以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
(第1の実施形態)
図1は、第1の実施形態に係るイメージセンサの概略構成を示すブロック図である。イメージセンサは、複数の画素1と、ロウデコーダ(Row Decoder)2と、信号変換部3と、出力部4と、を備える。これらの少なくとも一部を半導体集積回路として実装することができる。
画素1はマトリクス状に配置されており、水平(カラム)方向の画素数をn列および垂直(ロウ)方向の画素数をm行とする。各画素1は照射された光の強度に応じた電圧Vpixを生成する。そして、k列目に属する画素は、生成された電圧Vpixを信号線Vpix(k)に出力する(kは、0〜n−1)。なお、以下では、記号「Vpix(k)」等を、信号線(あるいは端子)の名称としても使用するし、当該信号線(あるいは端子)の電圧値としても使用する。
画素1は、いわゆる相関二重サンプリング(CDS:Correlated Double Sampling)を行うために、光が照射されない場合の電圧Vpix(以下、リセット電圧(第1電圧)Vrstと称す)、および、光が照射された場合の電圧Vpix(以下、信号電圧(第2電圧)Vsigと称す)を生成する。
ロウデコーダ2はm行のうちの1つを順繰りに選択する。これにより、選択された行に属するn個の画素が生成する電圧Vpix(k)が信号線Vpix(k)にそれぞれ読み出される。
信号変換部3は1列の画素につき1つ配置されており、合計n個配置されている。言い換えると、信号線Vpix(0)〜Vpix(n−1)に対応してそれぞれ信号変換部3(0)〜3(n−1)が設けられる。信号変換部3(k)は、画素1から読み出されたリセット電圧Vrstおよび信号電圧Vsigを、第2デジタル信号Dout_m(k)および第5デジタル信号Dout_l(k)に変換する。
出力部4は、第2デジタル信号Dout_m(k)および第5デジタル信号Dout_l(k)に基づいて、第1デジタル信号Doutを出力する。
信号変換部3と出力部4は、AD変換器として動作し、画素毎に、リセット電圧Vrstと信号電圧Vsigとの差を第1デジタル信号Doutに変換する。
図2は、画素1の内部構成の一例を示す回路図である。なお、図2に示す回路図はあくまで一例であり、種々の変形回路が考えられる。
画素1は、nMOSトランジスタQn1〜Qn4と、光電変換を行うフォトダイオードPDとを有する。トランジスタQn1は、ドレインが電源端子Vddに接続され、ゲートにリセット信号RESETが入力され、ソースがフローティングディフュージョンFDに接続されている。トランジスタQn2は、ドレインがフローティングディフュージョンFDに接続され、ゲートに読み出し信号READが入力され、ソースがフォトダイオードPDのカソードに接続されている。フォトダイオードPDのアノードは接地端子に接続されている。
トランジスタQn3は、ドレインが電源端子Vddに接続され、ゲートがフローティングディフュージョンFDに接続され、ソースがトランジスタQn4のドレインに接続されている。トランジスタQn4は、ゲートにアドレス信号ADDが入力され、ソースから電圧Vpixが生成される。トランジスタQn4のソースは信号線Vpix(k)と接続されており、電圧Vpixは信号線Vpix(k)に出力される。
アドレス信号ADD、リセット信号RESETおよび読み出し信号READは、例えばロウデコーダ2により生成される。
画素1は以下のように動作してリセット電圧Vrstおよび信号電圧Vsigを生成する。
まず、リセット信号RESETがハイに設定される。これによりトランジスタQn1がオンし、フローティングディフュージョンFDは所定の電圧に初期化される。その後、リセット信号RESETはロウに設定される。ここでアドレス信号ADDがハイに設定されると、トランジスタQn4がオンする。これにより、フローティングディフュージョンFDの電圧に応じたリセット電圧Vrstが信号線Vpix(k)に出力される。
信号電圧Vsigを生成するために、画素1に光が照射された状態で、読み出し信号READはハイに設定される。これによりトランジスタQn2がオンする。フォトダイオードPDには照射された光の強度(明るさ)に応じた電流が流れる。この電流は、光の強度が高いほど大きくなる。光の強度が高いほどフローティングディフュージョンFDの電圧は低くなる。その後、読み出し信号READはロウに設定される。ここでアドレス信号ADDがハイに設定されると、このフローティングディフュージョンFDの電圧に応じた信号電圧Vsigが信号線Vpix(k)に出力される。
図3は、信号変換部3(k)の構成を示す回路図である。信号変換部3(k)は、比較器11,12と、キャパシタ13と、キャパシタ部14と、第2キャパシタ15と、スイッチRST1,RST2と、エッジ検出器16と、第1制御部17と、第2制御部18と、を備える。
比較器11は、非反転入力ノード(第1入力ノード)11aと、反転入力ノード(第2入力ノード)11bと、反転出力ノード11cと、非反転出力ノード11dと、を有する。比較器11は、非反転入力ノード11aの電圧と反転入力ノード11bの第3電圧Vxとを比較して、比較結果を反転出力ノード11c及び非反転出力ノード11dから出力する。非反転入力ノード11aには、電圧Vpixとしてリセット電圧Vrst又は信号電圧Vsigが供給される。
比較器12は、反転出力ノード11cから反転入力ノード12aにキャパシタ13を介して供給される比較結果と、非反転出力ノード11dから非反転入力ノード12bに供給される比較結果と、を比較して、比較結果Compoを出力ノードから出力する。比較結果Compoは、比較器11の非反転出力ノード11dの比較結果と等しい。
スイッチRST1は、反転入力ノード11bと非反転出力ノード11dとの間に接続されている。スイッチRST2は、比較器12の反転入力ノード12aと出力ノードとの間に接続されている。
なお、比較器12、キャパシタ13及びスイッチRST2は、設けなくてもよい。この場合、比較器11は、反転出力ノード11cを有さず、非反転出力ノード11dから比較結果Compoを出力する。
キャパシタ部14は、第1キャパシタ21〜23と、スイッチS1〜S6と、を有する。キャパシタ部14は、3ビットの第2デジタル信号Dに応じて、スイッチS1〜S6を切り替え、第1キャパシタ21〜23のそれぞれに第1参照電圧Vref1又は第2参照電圧Vref2を供給する。
ここでは、一例として3ビットの第2デジタル信号Dについて説明するが、任意の複数ビットでもよい。第1キャパシタは、第2デジタル信号Dのビット数と同数設けられ、スイッチは、第1キャパシタの数の2倍設けられる。
第1キャパシタ21〜23は、反転入力ノード11bに接続された一端と、第1参照電圧Vref1又は第2参照電圧Vref2が供給される他端と、をそれぞれ有する。第1参照電圧Vref1は、第2参照電圧Vref2より高い。
第1キャパシタ21〜23の容量値は、単位容量値Cの2のべき乗倍に重み付けされている。第1キャパシタ21の容量値はCであり、第1キャパシタ22の容量値は2Cであり、第1キャパシタ23の容量値は4Cである。
各スイッチS1,S3,S5は、対応する第1キャパシタの他端に接続された一端と、第1参照電圧Vref1が供給される他端と、を有する。
各スイッチS2,S4,S6は、対応する第1キャパシタの他端に接続された一端と、第2参照電圧Vref2が供給される他端と、を有する。
スイッチS1,S2は、第2デジタル信号Dの1ビット目(最下位ビット)D[0]により制御される。スイッチS3,S4は、第2デジタル信号Dの2ビット目D[1]により制御される。スイッチS5,S6は、第2デジタル信号Dの3ビット目(最上位ビット)D[2]により制御される。
このような構成により、第2デジタル信号Dに応じて第3電圧Vxが変化する。つまり、キャパシタ部14は、キャパシタ型DACとして構成されている。
第2キャパシタ15は、第3参照電圧Vramp0又はランプ電圧Vrampが供給される一端と、反転入力ノード11bに接続された他端と、を有する。ランプ電圧Vrampは、時間経過に応じて増加又は減少する電圧である。第2キャパシタ15の容量値はCである。
エッジ検出器16は、比較結果Compoの立ち上がりエッジ又は立ち下がりエッジを検出して、出力信号の電圧レベルをハイレベル又はローレベルに切り替える。
第1制御部17は、シングルスロープAD変換を制御すると共に、CDSを行う。具体的には、第1制御部17は、エッジ検出器16の出力信号に基づいて、第3デジタル信号D3および第4デジタル信号D4を生成すると共に、第4デジタル信号D4と第3デジタル信号D3との差を第5デジタル信号Dout_l(k)として出力する。また、第1制御部17は、スイッチRST1,RST2を制御する。
第2制御部18は、逐次比較(SAR: Successive Approximation Resistor)AD変換を制御する。具体的には、第2制御部18は、エッジ検出器16の出力信号に基づいて第2デジタル信号Dを設定し、設定された第2デジタル信号Dを第2デジタル信号Dout_m(k)として出力する。
第1制御部17、第2制御部18及び出力部4は、比較結果Compoに基づいて第1デジタル信号Doutを生成するデジタル信号生成部として機能する。
次に、信号変換部3(k)のAD変換動作について説明する。
図4〜図6は、各動作段階における信号変換部3(k)の接続状態を示す図である。図4〜図6では、接続状態の説明に関連する構成を図示し、他の構成は図示を省略している。図7は、AD変換動作時の電圧Vpixと第3電圧Vxのタイミング図である。図7では、ランプ電圧Vrampは時間経過に応じて減少する。
図4(a)は、初期化(リセット)時の信号変換部3(k)の接続状態を示す図である。図4(a)は、図7の時刻t1以降、時刻t2までの接続状態を示す。
第2制御部18は、第2デジタル信号Dとして“111”を供給し、スイッチS1,S3,S5をオンさせ、スイッチS2,S4,S6をオフさせる。これにより、第1キャパシタ21〜23の一端には、第1参照電圧Vref1が供給される。
第1制御部17は、リセット電圧Vrst及び第3参照電圧Vramp0が供給された状態で、スイッチRST1,RST2を導通させる(時刻t1)。これにより、反転入力ノード11bにリセット電圧Vrstがサンプル・ホールドされる。よって、第3電圧Vxはリセット電圧Vrstと略等しくなる。
図4(b)は、リセット電圧VrstのシングルスロープAD変換時の信号変換部3(k)の接続状態を示す図である。図4(b)は、図7の時刻t2以降、時刻t5までの接続状態を示す。
第1制御部17は、スイッチRST1,RST2を非導通にさせる(時刻t2)。その後、リセット電圧Vrst及びランプ電圧Vrampが供給された状態で、第1制御部17は第3電圧Vxがリセット電圧Vrstに達するまでの経過時間に応じて第3デジタル信号D3を生成する。ランプ電圧Vrampの減少に応じて、第3電圧Vxも減少する。図7の例では、経過時間は、ランプ電圧Vrampが減少し始める時刻t3から、時刻t4までである。
これにより、画素からのノイズ、第1キャパシタ21〜23に蓄積された比較器11のオフセット電圧、及び、kTCノイズを含むリセット電圧VrstがAD変換される。
ここで、第1キャパシタ21〜23のミスマッチなどに対する冗長性を持たせるため、ランプ電圧Vrampの変化量は、第2デジタル信号Dの1LSBによる第3電圧Vxの変化量より大きい。ランプ電圧Vrampの最大値は、第3参照電圧Vramp0より高い。
時刻t5の後、電圧Vpixは変化して、時刻t6以降、信号電圧Vsigが供給される。時刻t6以降、時刻t9まで、逐次比較AD変換が行われる。
第2制御部18は、第3デジタル信号D3が生成された後、信号電圧Vsig及び第3参照電圧Vramp0が供給された状態で、比較結果Copmoに基づいて、第3電圧Vxが信号電圧Vsigに近づくように第2デジタル信号Dの各ビットを逐次設定する。
図5(a)は、信号電圧Vsigの逐次比較AD変換時(3ビット目判定時)の信号変換部3(k)の接続状態を示す図である。図5(a)は、図7の時刻t6以降、時刻t7までの接続状態を示す。
第2制御部18は、まず、第2デジタル信号Dの3ビット目D[2]を“0”に変更し、スイッチS5をオフに切り替え、スイッチS6をオンに切り替える(時刻t6)。これにより、第3電圧Vxは低下する。この例では、低下した第3電圧Vxは、信号電圧Vsigより高いとする。
図5(b)は、信号電圧Vsigの逐次比較AD変換時(2ビット目判定時)の信号変換部3(k)の接続状態を示す図である。図5(b)は、図7の時刻t7以降、時刻t8までの接続状態を示す。
第2制御部18は、第3電圧Vxが信号電圧Vsigより高かったため、第2デジタル信号Dの3ビット目D[2]を“0”に確定する。また、第2制御部18は、第2デジタル信号Dの2ビット目D[1]を“0”に変更し、スイッチS3をオフに切り替え、スイッチS4をオンに切り替える(時刻t7)。これにより、図7に示すように、時刻t7において第3電圧Vxは信号電圧Vsigより低くなる。
図6(a)は、信号電圧Vsigの逐次比較AD変換時(1ビット目判定時)の信号変換部3(k)の接続を示す図である。図6(a)は、図7の時刻t8以降、時刻t9までの接続状態を示す。
第2制御部18は、第3電圧Vxが信号電圧Vsigより低かったため、第2デジタル信号Dの2ビット目D[1]を“1”に確定し、スイッチS3をオンに戻し、スイッチS4をオフに戻す(時刻t8)。また、第2制御部18は、第2デジタル信号Dの1ビット目D[0]を“0”に変更し、スイッチS1をオフに切り替え、スイッチS2をオンに切り替える(時刻t8)。これにより、図7に示すように、時刻t8において第3電圧Vxは増加し、信号電圧Vsigより高くなる。
図6(b)は、信号電圧VsigのシングルスロープAD変換時の信号変換部3(k)の接続状態を示す図である。図6(b)は、図7の時刻t9以降、時刻t12までの接続状態を示す。
第2制御部18は、第2デジタル信号Dの1ビット目D[0]を“0”に確定する。よって、第2デジタル信号Dは“010”に設定され、第2デジタル信号Dout_m(k)として出力される。
第1制御部17は、第2デジタル信号Dが設定され、且つ、信号電圧Vsig及びランプ電圧Vrampが供給された状態で、第3電圧Vxが信号電圧Vsigに達するまでの経過時間に応じて第4デジタル信号D4を生成する。図7の例では、経過時間は、ランプ電圧Vrampが減少し始める時刻t10から、時刻t11までである。これにより、逐次比較AD変換による残差がAD変換される。残差とは、逐次比較AD変換後の第3電圧Vxと信号電圧Vsigとの差である。
第1制御部17は、第4デジタル信号D4と第3デジタル信号D3との差(第4デジタル信号D4から第3デジタル信号D3を減算した値)を第5デジタル信号Dout_l(k)として出力する。
時刻t12以降、電圧Vpixは変化して、次のロウの画素のリセット電圧Vrstが供給される。時刻t13以降、時刻t1以降と同様の処理が行われる。つまり、時刻t1から時刻13の期間は、画素1の1列分の処理を行う1水平期間(1H)と等しい。
なお、ランプ電圧Vrampが時間経過に応じて増加する場合には、図8に示す波形になる。この場合も、基本的な動作原理は上述したものと同じである。但し、第1制御部17は、第3デジタル信号D3から第4デジタル信号D4を減算した値を第5デジタル信号Dout_l(k)として出力する。
図9は、出力部4の構成を示すブロック図である。出力部4は、パラレル・シリアル変換部31と、オフセットコード算出部32と、SRAM33と、オフセット補正部(マージ部)34と、ゲインエラー算出部35と、SRAM36と、ゲインエラー補正部37と、を有する。
パラレル・シリアル変換部31は、第2デジタル信号Dout_m(0)〜Dout_m(n−1)及び第5デジタル信号Dout_l(0)〜Dout_l(n−1)の中から、指定されたカラムアドレスCADDに対応する第2デジタル信号Dout_m(a)及び第5デジタル信号Dout_l(a)を出力する。
オフセットコード算出部32は、第2デジタル信号Dout_m(a)及びカラムアドレスCADDに応じたオフセットコードが格納されているアドレスを算出し、SRAM33に供給する。
第1キャパシタ21〜23のミスマッチにより、第2デジタル信号Dout_m(a)のコード間で第3電圧Vxはオフセット電圧を含んでいるため、第2デジタル信号Dout_m(a)もオフセット電圧起因のオフセットコードを含んでいる。AD変換の精度を向上するためには、オフセットコードを補正する必要がある。そこで、SRAM33は、カラムアドレスCADD毎に、第1キャパシタ21〜23のミスマッチによるオフセットコードを記憶している。SRAM33は、オフセットコード算出部32からのアドレス指定に従ってオフセットコードを読み出し、オフセット補正部34に供給する。
オフセット補正部34は、第2デジタル信号Dout_m(a)と第5デジタル信号Dout_l(a)とオフセットコードとをマージして、第1デジタル信号Doutを生成する。具体的には、第1デジタル信号Doutは、{11・・・1(=Dout_m(a)のビット数だけ1が並んだデジタル値)−第2デジタル信号Dout_m(a)}×2^(第5デジタル信号Dout_l(a)のビット数)×3/4(=Dout_m(a)_演算値)と、第5デジタル信号Dout_l(a)との和からオフセットコードを減算することで得られる。得られた第1デジタル信号Doutは、リセット電圧Vrstと信号電圧Vsigとの差を表すが、ゲインエラーも含んでいる。
ゲインエラー算出部35は、カラムアドレスCADDに応じたゲインエラーコードが格納されているアドレスを算出し、SRAM36に供給する。
SRAM36は、カラムアドレスCADD毎にゲインエラーコードを記憶している。SRAM36は、アドレス指定に従ってゲインエラーコードを読み出し、ゲインエラー補正部37に供給する。
ゲインエラー補正部37は、ゲインエラーコードと第1デジタル信号Doutとを演算することにより、第1デジタル信号Doutに含まれるゲインエラーを補正する。得られた第1デジタル信号Doutは、リセット電圧Vrstと信号電圧Vsigとの差を表す。
カラムアドレスCADDを順次変更することにより、各画素からのリセット電圧Vrstと信号電圧Vsigとの差を第1デジタル信号Doutに順次変換できる。
第1キャパシタ21〜23のミスマッチによるオフセットコードは、予め次のように測定しておき、SRAM33に記憶しておく。
図10,11は、第1キャパシタ21,22間のオフセットコード測定時の各動作段階における信号変換部3(k)の接続状態を示す図である。図10,11では、第1キャパシタ21〜23は、それぞれミスマッチΔC0,ΔC1又はΔC2を含んでいる。図12は、図10,11に対応するAD変換動作時の電圧Vpixと第3電圧Vxのタイミング図である。
図10(a)は、初期化(リセット)時の信号変換部3(k)の接続状態を示す図である。図10(a)は、図12の時刻t22までの接続状態を示す。
第2制御部18は、第2デジタル信号Dとして“101”を供給する。これにより、第1キャパシタ21,23の一端には、第1参照電圧Vref1が供給され、第1キャパシタ22の一端には、第2参照電圧Vref2が供給される。
第1制御部17は、リセット電圧Vrst及び第3参照電圧Vramp0が供給された状態で、スイッチRST1,RST2を導通させる(時刻t21)。これにより、反転入力ノード11bにリセット電圧Vrstがサンプル・ホールドされる。
図10(b)は、参照電圧のシングルスロープAD変換時の信号変換部3(k)の接続を示す図である。図10(b)は、図12の時刻t22以降、時刻t25までの接続状態を示す。
第1制御部17は、スイッチRST1,RST2を非導通にさせる(時刻t22)。その後、リセット電圧Vrst及びランプ電圧Vrampが供給された状態で、第3電圧Vxがリセット電圧Vrstに達するまでの経過時間(時刻t23からt24)に応じて、第1制御部17は第3デジタル信号D3を生成する。
次に、時刻t26において、第2制御部18は、第2デジタル信号Dとして“110”を供給する。これにより、第1キャパシタ22,23の一端には、第1参照電圧Vref1が供給され、第1キャパシタ21の一端には、第2参照電圧Vref2が供給される。これにより、図12に示すように、時刻t26において第3電圧Vxは増加し、リセット電圧Vrstより高くなる。
図11は、第1キャパシタ21,22の差分のシングルスロープAD変換時の信号変換部3(k)の接続を示す図である。図11は、図12の時刻t27以降、時刻t30までの接続状態を示す。
第1制御部17は、ランプ電圧Vrampが供給された状態で、第3電圧Vxがリセット電圧Vrstに達するまでの経過時間(時刻t28からt29)に応じて第4デジタル信号D4を生成する。
得られた第4デジタル信号D4と第3デジタル信号D3との差は、第1キャパシタ22と第1キャパシタ21との間のミスマッチC+(ΔC1−ΔC0)に比例した値を表す。得られた差と、ミスマッチの無い理想的な場合の第4デジタル信号D4と第3デジタル信号D3との差との相違を、キャパシタ22とキャパシタ21との間のオフセットコードとして取得する。
このような一連の処理を、以下のように繰り返し行い、各第1キャパシタ21〜23により生じるオフセットコードを取得する。
図13は、各第1キャパシタ21〜23により生じるオフセットコードを取得する処理を示すフローチャートである。ここでは、第1キャパシタ21〜23の数がN+1の場合を説明する。
まず、I=Nに設定する(ステップST1)。
次に、第2デジタル信号D[N]〜D[I+1]=1,D[I]=0,D[I−1]〜D[0]=1に設定する(ステップST2)。I=Nの場合には、D[N]=D[I]=0とする。
次に、AD変換を行い、第3デジタル信号D3を生成する(ステップST3)。
次に、D[N]〜D[I]=1,D[I−1]〜D[0]=0に設定する(ステップST4)。
次に、AD変換を行い、第4デジタル信号D4を生成する(ステップST5)。
次に、第4デジタル信号D4と第3デジタル信号D3との差を計算する(ステップST6)。この差は、[C+{ΔCI−(ΔC(I−1)+・・・+ΔC0)}]に比例する。I=0の場合、この差は、C+ΔC0に比例する。
次に、I>0である場合(ステップST7;Yes)、I=I−1として(ステップST8)、ステップST2に戻る。I>0でない場合(ステップST7;No)、処理を終了する。
ステップST6で得られたN+1個の差に基づいて、ミスマッチΔC0、ΔC1、・・・、ΔC(N−1)、ΔCNに対応するオフセットコードが算出でき、算出されたオフセットコードがSRAM33に格納される。
ここで、比較例のAD変換器について説明する。
図14(a)は、第1の比較例のAD変換器の主要部の回路図であり、図14(b)は、このAD変換器のタイミング図である。
このAD変換器では、最初に傾きの大きいランプ電圧Vramp_cを用いてフルレンジをスイープし、電圧Vpix1又はVpix2を粗く判定する(図14(b)の第1ステップ)。次に、判定結果に基づいて、傾きの小さい複数のランプ電圧Vramp1〜Vramp3から1つを選択し、選択されたランプ電圧を用いて、電圧Vpix1又はVpix2を狭い範囲で細かくシングルスロープAD変換する(図14(b)の第2ステップ)。
これにより、ダイナミックレンジを広くできると共に、傾きの小さいランプ電圧でAD変換できるため、ノイズを低減できる。しかし、複数のランプ電圧Vramp1〜Vramp3を生成する必要があるため、面積と電力が大きい。
図15(a)は、第2の比較例のAD変換器の主要部の回路図であり、図15(b)は、このAD変換器のタイミング図である。
このAD変換器では、最初にスイッチSxを一定期間だけ導通させてキャパシタ型DAC14Xに電圧Vpixをサンプル・ホールドし、電圧VAと基準電圧Vref1との逐次比較動作を行いながらデジタル信号の各ビットを逐次設定する(時刻t1xまで)。次に、残差の電圧VAを、ランプ電圧Vrampを用いてシングルスロープAD変換する(時刻t1x以降)。最後に、逐次比較により設定されたデジタル信号と、シングルスロープAD変換によるデジタル信号とをマージすることで、電圧Vpixに対応するデジタル信号が得られる。このようなAD変換動作を、電圧Vpixがリセット電圧Vrstである場合と、信号電圧Vsigである場合とで行い、得られた2つのデジタル信号の差分を取る(CDS)。
この構成では、ダイナミックレンジを広くできると共にノイズを低減できる。また、1つのランプ電圧Vrampを生成すれば良いため、第1の比較例よりも面積と電力を小さくできる。
しかし、リセット電圧Vrstをサンプル・ホールドした時と、信号電圧Vsigをサンプル・ホールドした時とにおいて、互いに相関の無いkTCノイズVn_rst,Vn_sigがキャパシタ型DAC14Xのキャパシタに保持される。そのため、図16(a)に示すように、リセット電圧VrstをAD変換したデジタル信号AD[Vrst+Vn_rst]と、信号電圧VsigをAD変換したデジタル信号AD[Vsig+Vn_sig]との差分を取っても、kTCノイズVn_rst,Vn_sigはキャンセルできず、第1の比較例よりもノイズが増加する。kTCノイズを低減するためには、キャパシタ型DAC14Xのキャパシタの値を大きくする必要がある。
これに対して、本実施形態では、リセット電圧Vrst又は信号電圧Vsigは、比較器11の非反転入力ノード11aに供給されている。そして、スイッチRST1,RST2を導通させることで、リセット電圧Vrstは、反転入力ノード11bに接続されたキャパシタ部13にサンプル・ホールドされる。信号電圧VsigのAD変換は、信号電圧Vsigをサンプル・ホールドすることなく、キャパシタ部13にサンプル・ホールドされたリセット電圧Vrstを信号電圧Vsigに近づけることで行われる。つまり、リセット電圧Vrstと信号電圧Vsigの差を第1デジタル信号DoutにAD変換する間、リセット電圧Vrstのサンプル・ホールド時に1回だけkTCノイズVn_rstがサンプル・ホールドされる。
そのため、リセット電圧Vrstに基づく第3デジタル信号D3に含まれるkTCノイズVn_rstと、信号電圧Vsigに基づく第4デジタル信号D4に含まれるkTCノイズVn_rstは、等しい。よって、第4デジタル信号D4と第3デジタル信号D3との差分を取ることによって、kTCノイズVn_rstはキャンセルされる(図16(b))。従って、本実施形態では、第2の比較例よりもkTCノイズの分だけ、第1デジタル信号Doutのノイズを低減できる。
また、1つのランプ電圧を生成すればよいので、第1の比較例よりも面積と電力も小さくできる。従って、小面積、広ダイナミックレンジ且つ低ノイズでAD変換できる。
(第2の実施形態)
第2の実施形態では、比較器11の動作点を一定にする。
図17は、第2の実施形態に係る信号変換部3A(k)の構成を示す回路図である。図17では、第1の実施形態の図3と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
信号変換部3A(k)は、図3の構成に加え、入力キャパシタ19と、第2スイッチRST3と、を更に備える。比較器12、キャパシタ13、スイッチRST2、エッジ検出器16、第1制御部17、及び、第2制御部18は、図示を省略している。
入力キャパシタ19は、電圧Vpixとしてリセット電圧Vrst又は信号電圧Vsigが供給される一端を有する。
比較器11の反転入力ノード(第1入力ノード)11bは、入力キャパシタ19の他端に接続されている。比較器11は、反転入力ノード11bの第3電圧Vyと非反転入力ノード(第2入力ノード)11aの第4電圧Vxとを比較して、比較結果を出力する。
第2スイッチRST3は、非反転入力ノード11aと、第4参照電圧Vref3が供給される参照電圧ノードN1との間に接続されている。
第1キャパシタ21〜23と第2キャパシタ15の一端は、非反転入力ノード11aに接続されている。
第1制御部17は、リセット電圧Vrst及び第3参照電圧Vramp0が供給された状態で、第1及び第2スイッチRST1〜RST3を導通させた後、第1及び第2スイッチRST1〜RST3を非導通にさせる。これにより、キャパシタ部14に第4参照電圧Vref3がサンプル・ホールドされる。第1制御部17は、その後、リセット電圧Vrst及びランプ電圧Vrampが供給された状態で、第4電圧Vxが第3電圧Vyに達するまでの経過時間に応じて第3デジタル信号D3を生成する。
第2制御部18は、第3デジタル信号D3が生成された後、信号電圧Vsig及び第3参照電圧Vramp0が供給された状態で、第4電圧Vxが第3電圧Vyに近づくように第2デジタル信号Dの各ビットを逐次設定する。
そして、第1制御部17は、第2デジタル信号Dが設定され、且つ、信号電圧Vsig及びランプ電圧Vrampが供給された状態で、第4電圧Vxが第3電圧Vyに達するまでの経過時間に応じて第4デジタル信号D4を生成する。
その他の動作は、第1の実施形態と同一である。
第1の実施形態では、初期化時にリセット電圧Vrstをサンプル・ホールドしているため、リセット電圧Vrstが比較器11の動作点になる。リセット電圧Vrstは、画素のミスマッチにより、画素毎に異なる。そのため、測定する画素毎に、比較器11の動作点が変化して、比較器11の特性が変化する可能性がある。これにより、AD変換の精度が低下する可能性がある。
一方、本実施形態によれば、初期化時に第4参照電圧Vref3をサンプル・ホールドしているため、リセット電圧Vrstによらず、比較器11の動作点を一定にできる。従って、測定する画素1によらず比較器11の特性を一定にできるため、AD変換の精度をより高めることができる。
(第3の実施形態)
第3の実施形態では、複数回供給されたランプ電圧Vrampを用いて、シングルスロープAD変換を複数回行う。
図18は、第3の実施形態に係る信号変換部3B(k)の構成を示す回路図である。図18では、第1の実施形態の図3と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
信号変換部3B(k)は、図3の構成に加え、設定部41を更に備える。第1制御部17B、第2制御部18、設定部41及び出力部4は、デジタル信号生成部として機能する。また、ランプ電圧Vrampは2M回供給される(Mは1以上の整数)。以下、M=2の一例を説明する。
図19は、AD変換動作時の電圧Vpixと第3電圧Vxのタイミング図である。
時刻t41までの動作は、第1の実施形態と同じである。
時刻t41から時刻t42までの間、同じランプ電圧Vrampが繰り返し4回供給される。第1制御部17Bは、リセット電圧Vrstが供給された状態でランプ電圧Vrampが複数回供給された場合、第3デジタル信号D3を複数回生成する。第1制御部17Bは、ランプ電圧Vrampが供給される度に、第1の実施形態と同様に第3デジタル信号D3を生成する。従って、第3デジタル信号D3は、4回生成される。
時刻t43の後、信号電圧Vsigが供給される。図19では、リセット電圧Vrstに近い信号電圧Vsigが供給される暗時と、暗時の信号電圧Vsigより低い信号電圧Vsigが供給される明時と、を示している。
時刻t43から時刻t44の間、第2制御部18は、第1の実施形態と同様に、逐次比較AD変換によって第2デジタル信号Dを設定する。時刻t44において、例えば、暗時の第2デジタル信号Dは“111”に設定され、明時の第2デジタル信号Dは“001”に設定される。
時刻t45から時刻t47までの間、同じランプ電圧Vrampが繰り返し4回供給される。第1制御部17Bは、第2デジタル信号Dが設定された後、信号電圧Vsigが供給された状態でランプ電圧Vrampが複数回供給された場合、第4デジタル信号D4を、第2デジタル信号Dに応じて定められる生成回数生成する。第1制御部17Bは、ランプ電圧Vrampが供給される度に、第1の実施形態と同様に第4デジタル信号D4を生成する。
設定部41は、第2デジタル信号Dに応じて、リセット電圧Vrstと信号電圧Vsigとの差が大きい程、生成回数を少なく設定すると共にビットシフト量を大きく設定する。設定部41は、図20(a)に示すような対応関係を保持している。図20(a)は、第2デジタル信号Dと生成回数とビットシフト量との対応関係を示す図である。M=2の場合、暗時(D=“111”)の生成回数は4回であり、明時(D=“001”)の生成回数は1回である(図示せず)。
これにより、時刻t45から時刻t47の間に、暗時では、第4デジタル信号D4は4回生成され、明時では、第4デジタル信号D4は1回生成される。ランダムノイズに対する要求が厳しい暗時では、第4デジタル信号D4を4回生成することにより、ランダムノイズを抑制できる。明時では、ショットノイズが支配的なため、ランダムノイズに対する要求は緩い。そのため、第4デジタル信号D4を1回又は暗時よりも少ない回数だけ生成することで、消費電力を減らすことができる。
第1制御部17Bは、経過時間をカウントするカウンタ42を有する。第1制御部17Bは、第4デジタル信号D4が生成回数生成された後、カウンタ42及び比較器11,12の動作を停止させる。明時の場合、第4デジタル信号D4が1回生成された後の時刻t46から時刻t47の間、ランプ電圧Vrampに応じて第3電圧Vxは変化するが、カウンタ42及び比較器11,12は動作せず、消費電力を低減できる。
この後、第1制御部17Bは、第4デジタル信号D4の総和と第3デジタル信号D3の総和との差(第4デジタル信号D4の総和から第3デジタル信号D3の総和を減算した値)を第5デジタル信号Dout_l(k)として出力する。
第1の実施形態と同様に、オフセット補正部34は、第2デジタル信号Dout_m(k)と第5デジタル信号Dout_l(k)とオフセットコードとをマージして第1デジタル信号Doutを生成する。
リセット電圧VrstがシングルスロープAD変換される回数は、明時の信号電圧VsigがシングルスロープAD変換される回数より多い。そのため、第3デジタル信号D3の総和のビット数は、明時の第4デジタル信号D4のビット数より多い。そこで、これらのビット数を等しくする処理を行う。
第1制御部17Bは、第3デジタル信号D3の総和のビット数を、第2デジタル信号Dに応じて定められるビットシフト量だけ減らす。ビットシフト量は、図20(a)の対応関係に従って設定される。ビット数が減らされた第3デジタル信号D3の総和のビット数は、第4デジタル信号D4の総和のビット数と等しい。
第1制御部17Bは、第4デジタル信号D4の総和とビット数が減らされた第3デジタル信号D3の総和との差(第4デジタル信号D4の総和からビット数が減らされた第3デジタル信号D3の総和を減算した値)のビット数を、ビットシフト量だけ増やし、ビット数が増やされた差を第5デジタル信号Dout_l(k)として出力する。ビット数を増やす処理は、出力部4で行っても良い。
図20(b)は、M=2の場合のビットシフト例を示す図である。
この例では、1回に生成される第3デジタル信号D3及び第4デジタル信号D4は、それぞれ8ビットである。よって、4つの第3デジタル信号D3の総和は、10ビットである。
暗時(D=“111”)では、4つの第4デジタル信号D4の総和は、10ビットである。ビットシフト量は0である。従って、10ビットの第4デジタル信号D4の総和と、10ビットの第3デジタル信号D3の総和との差(CDS結果)は、10ビットである。
明時(D=“000”)では、1つの第4デジタル信号D4が生成される。ビットシフト量は、2である。そこで、10ビットの第3デジタル信号D3の総和を2ビット右にシフトして、8ビットにする。つまり、第3デジタル信号D3の総和の最下位から2ビットは、削除される。
従って、8ビットの第4デジタル信号D4の総和と、8ビットの第3デジタル信号D3の総和との差(CDS結果)は、8ビットである。
最後に、上記差を2ビット左にシフトして、10ビットにする。つまり、上記差の最下位から2ビットは、“00”になる。このようにして、明時においても、適切な第5デジタル信号Dout_l(k)を得ることができる。
このように、本実施形態では、シングルスロープAD変換を複数回行うので、第1の実施形態よりもノイズを低減できる。
また、ランプ電圧Vrampを供給する回数は、1水平期間内に収まる範囲で任意に設定できるため、ノイズの低減量の調整範囲が広い。
(第4の実施形態)
第4の実施形態では、第1キャパシタ23Cを複数の単位キャパシタ25,26に分割し、単位キャパシタ25,26に供給する電圧を切り替えることにより、シングルスロープAD変換を複数回行う。
図21は、第4の実施形態に係る信号変換部3C(k)の構成を示す回路図である。図21では、第3の実施形態の図18と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。比較器12、キャパシタ13、スイッチRST2、エッジ検出器16、第1制御部17B、第2制御部18、及び、設定部41は、図示を省略している。
キャパシタ部14Cは、第1キャパシタ24(容量値8C)を更に備える。即ち、第2デジタル信号Dは、4ビットである。単位容量値Cの4倍の容量値4Cを有する第1キャパシタ23Cは、単位容量値Cの2倍の容量値2Cをそれぞれ有する2つの単位キャパシタ25,26に分割されている。第1キャパシタ23Cは、図18のキャパシタ23に対応する。
各単位キャパシタ25,26は、反転入力ノード11bに接続された一端と、第1参照電圧Vref1又は第2参照電圧Vref2が供給される他端と、を有する。
各スイッチS5,S7は、対応する単位キャパシタの他端に接続された一端と、第1参照電圧Vref1が供給される他端と、を有する。各スイッチS6,S8は、対応する単位キャパシタの他端に接続された一端と、第2参照電圧Vref2が供給される他端と、を有する。
スイッチS9は、キャパシタ24の他端に接続された一端と、第1参照電圧Vref1が供給される他端と、を有する。スイッチS10は、キャパシタ24の他端に接続された一端と、第2参照電圧Vref2が供給される他端と、を有する。
図22,23は、シングルスロープAD変換の各動作段階における信号変換部3C(k)の接続状態を示す図である。図24は、AD変換動作時の電圧Vpixと第3電圧Vxのタイミング図である。
図22(a)は、1回目のシングルスロープAD変換時の信号変換部3C(k)の接続状態を示す図である。図22(a)は、図24の時刻t51以降、時刻t52までの接続状態を示す。
ランプ電圧Vramp(図示せず)は、時刻t51の後で増加を始め、時刻t55まで単調に増加し続ける。つまり、ランプ電圧Vrampは、この期間に1回だけ供給される。ランプ電圧Vrampの最小値は、第3参照電圧Vramp0より低い。
第1キャパシタ21,22,24及び単位キャパシタ25,26の一端には、第1参照電圧Vref1が供給されている。時刻t52までの動作は、第3の実施形態と同じであり、第3デジタル信号D3が生成される。
第1制御部17Bは、リセット電圧Vrst及びランプ電圧Vrampが供給された状態で、第3デジタル信号D3を生成した後、単位キャパシタ25,26と第1キャパシタ22との何れかの他端に供給される電圧を切り替えて第3デジタル信号D3を生成する処理を1回以上(ここでは3回)行う。
図22(b)は、2回目のシングルスロープAD変換時の信号変換部3C(k)の接続状態を示す図である。図22(b)は、図24の時刻t52以降、時刻t53までの接続状態を示す。
時刻t52において、第1キャパシタ22に供給される電圧を第1参照電圧Vref1より低い第2参照電圧Vref2に切り替え、第3電圧Vxを低下させる。時刻t52において低下した第3電圧Vxは、時刻t51の後の増加直前の第3電圧Vxと略等しい。第3電圧Vxは、再びリセット電圧Vrstより低くなるため、ランプ電圧Vrampの増加(即ち第3電圧Vxの増加)によって再びシングルスロープAD変換を行うことができる。
図23(a)は、3回目のシングルスロープAD変換時の信号変換部3C(k)の接続状態を示す図である。図23(a)は、図24の時刻t53以降、時刻t54までの接続状態を示す。
時刻t53において、単位キャパシタ25に供給される電圧を第2参照電圧Vref2に切り替え、第3電圧Vxを低下させる。単位キャパシタ25の容量値は第1キャパシタ22の容量値と略等しいため、時刻t53において低下した第3電圧Vxは、時刻t51の後の増加直前の第3電圧Vxと略等しい。これにより、再びシングルスロープAD変換を行うことができる。
図23(b)は、4回目のシングルスロープAD変換時の信号変換部3C(k)の接続状態を示す図である。図23(b)は、図24の時刻t54以降、時刻t55までの接続状態を示す。
時刻t54において、単位キャパシタ26に供給される電圧を第2参照電圧Vref2に切り替え、第3電圧Vxを低下させる。これにより、再びシングルスロープAD変換を行うことができる。
このようにして、1つのランプ電圧Vrampが供給されている間にシングルスロープAD変換を4回行い、4つの第3デジタル信号D3を生成することができる。時刻t55において、第1キャパシタ22及び単位キャパシタ25,26には、再度、第1参照電圧Vref1が供給される。
時刻t56以降、信号電圧Vsigが供給され、時刻t57まで、逐次比較AD変換が行われる。この時、スイッチS5,S7は同じ状態に制御され、スイッチS6,S8は同じ状態に制御される。これにより、第3の実施形態と同様に、容量値4Cのキャパシタ23Cの他端に第1参照電圧Vref1又は第2参照電圧Vref2が供給される。従って、逐次比較AD変換は、第3の実施形態と同様に行われる。このように、単位キャパシタ25,26は、レベルシフトと逐次比較AD変換の両者において用いられる。
図示する例では、暗時には、第2デジタル信号Dは“1111”に設定され、明時には、第2デジタル信号Dは“0001”に設定されている。
第1制御部17Bは、逐次比較AD変換により第2デジタル信号Dが設定された後、第4デジタル信号D4を、第2デジタル信号Dに応じて定められる生成回数生成する。シングルスロープAD変換できる回数(生成回数)は、設定された第2デジタル信号Dに応じて決まる。例えば、第2デジタル信号Dが“0000”の場合、単位キャパシタ25,26及び第1キャパシタ22には第2参照電圧Vref2が供給されている。よって、スイッチS3〜S8を切り替えても第3電圧Vxを低下させることはできないため、シングルスロープAD変換は1回だけ行える。そのため、生成回数は、例えば、図25の対応関係に従って設定される。
図25は、第2デジタル信号Dと生成回数とビットシフト量との対応関係を示す図である。暗時(D=“1111”)の生成回数は4回であり、明時(D=“0001”)の生成回数は1回である。
第1制御部17Bは、生成回数が複数の場合、信号電圧Vsig及びランプ電圧Vrampが供給された状態で、第4デジタル信号D4を生成した後、単位キャパシタ25,26と第1キャパシタ22との何れかの他端に供給される電圧を切り替えて第4デジタル信号D4を生成する処理を1回以上行う。
ランプ電圧Vramp(図示せず)は、時刻t58の後で増加を始め、時刻t60まで単調に増加し続ける。つまり、ランプ電圧Vrampは、この期間に1回だけ供給される。
暗時(D=“1111”)には、時刻t58以降、時刻t60まで、シングルスロープAD変換を4回行い、第4デジタル信号D4を4回生成する。この時の動作は、時刻t51からt55までと同じである。
明時(D=“0001”)には、時刻t58以降、時刻t59まで、シングルスロープAD変換を1回行い、第4デジタル信号D4を1回生成する。この後の時刻t59から時刻t60の間、カウンタ42及び比較器11,12を停止させ、消費電力を低減できる。単位キャパシタ25,26及び第1キャパシタ22の他端に供給される電圧も切り替えなくてよい。なお、時刻t59から時刻t60まで、第3電圧Vxの波形の一部の図示を省略している。
この後、第3の実施形態と同様に、明時におけるビット数の調整、CDS、及び、マージが行われ、第1デジタル信号Doutが生成される。
図26は、単位キャパシタ25,26による第3電圧Vxのシフト量と、第2デジタル信号Dの1LSBによる第3電圧Vxの変化量との関係を示す図である。単位キャパシタ25,26による第3電圧Vxのシフト量は、第2デジタル信号Dの1LSBによる第3電圧Vxの変化量の2倍である。これにより、第1キャパシタ21,22,23C,24のミスマッチなどに対する冗長性を持たせ、確実にシングルスロープAD変換できる。
本実施形態によれば、第3の実施形態と同様に、シングルスロープAD変換を複数回行うので、ノイズを低減できる。
また、1つの第1キャパシタ23Cを複数の単位キャパシタ25,26に分割し、キャパシタを追加していないので、第3の実施形態と同等の面積を保つことができる。
また、第3の実施形態と比較して、短時間でシングルスロープAD変換を複数回行うことができると共に、第3電圧Vxを線形に増加させることができる。
第3の実施形態では、図示しないランプ電圧生成回路がランプ電圧Vrampを複数回供給する際に、ランプ電圧生成回路の特性により、あるランプ電圧Vrampから次のランプ電圧Vrampに切り替える時に所定時間待つ必要がある(図19参照)。そのため、シングルスロープAD変換を同じ回数行うために、本実施形態よりも長時間を要する。また、第3の実施形態では、十分な時間待たずに次のランプ電圧Vrampを供給する場合には、ランプ電圧生成回路の特性により、ランプ電圧Vrampが非線形になる。よって、第3電圧Vxが非線形に増加し、AD変換精度が悪化する可能性がある。
なお、容量値が4Cである第1キャパシタ23Cを単位キャパシタ25,26に分割する一例について説明したが、容量値が8Cである第1キャパシタ24も4つの単位キャパシタに分割すれば、シングルスロープAD変換を8回行うことができる。また、更に大きい容量値の第1キャパシタを設け、これも単位キャパシタに分割してもよい。つまり、単位容量値Cの4倍以上の容量値を有する第1キャパシタの少なくとも何れかは、単位容量値Cの2倍の容量値をそれぞれ有する複数の単位キャパシタを含んでもよい。単位キャパシタの数は、目標とするノイズと面積とのトレードオフに応じて決定すればよい。
また、第1キャパシタ24は設けなくてもよい。
また、シングルスロープAD変換を複数回行う際、第1キャパシタ22及び単位キャパシタ25,26に供給される電圧を切り替える順番は、特に限定されない。
(第5の実施形態)
第5の実施形態では、レベルシフト用の第3キャパシタ28を追加し、第3キャパシタ28に供給する電圧を切り替えることにより、シングルスロープAD変換を複数回行う。
図27は、第5の実施形態に係る信号変換部3D(k)の構成を示す回路図である。図27では、図18と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。比較器12、キャパシタ13、スイッチRST2、エッジ検出器16、第1制御部17B、第2制御部18、及び、設定部41は、図示を省略している。
信号変換部3D(k)は、第3キャパシタ28と、スイッチS7,S8と、を更に備える。第3キャパシタ28は、反転入力ノード11bに接続された一端と、第1参照電圧Vref1又は第2参照電圧Vref2が供給される他端と、を有する。第3キャパシタ28の容量値は、αCである(αは1より大きい数)。
スイッチS7は、第3キャパシタ28の他端に接続された一端と、第1参照電圧Vref1が供給される他端と、を有する。スイッチS8は、第3キャパシタ28の他端に接続された一端と、第2参照電圧Vref2が供給される他端と、を有する。
ここでは、1つの第3キャパシタ28を備える一例について説明するが、複数の第3キャパシタ28を備えても良い。この場合、複数の第3キャパシタ28は、反転入力ノード11bに接続された一端と、第1参照電圧Vref1又は第2参照電圧Vref2が供給される他端と、をそれぞれ有する。各第3キャパシタ28の容量値は、単位容量値Cより大きい。第3キャパシタ28の数を増やす程、シングルスロープAD変換の回数を増やすことができる。
図28は、AD変換動作時の電圧Vpixと第3電圧Vxのタイミング図である。第3の実施形態との相違点を中心に説明する。
ランプ電圧Vramp(図示せず)は、時刻t61の後で減少を始め、時刻t63まで単調に減少し続ける。時刻t62までの動作は、第3の実施形態と同じであり、第3デジタル信号D3が生成される。この間、第3キャパシタ28には、第2参照電圧Vref2が供給されている。
第1制御部17Bは、リセット電圧Vrst及びランプ電圧Vrampが供給された状態で、第3デジタル信号D3を生成した後、何れかの第3キャパシタ28の他端に供給される電圧を切り替えて第3デジタル信号D3を生成する処理を1回以上(ここでは1回)行う。
つまり、時刻t62において、第3キャパシタ28に供給される電圧を第2参照電圧Vref2より高い第1参照電圧Vref1に切り替え、第3電圧Vxを増加させ、再びシングルスロープAD変換を行う。
このようにして、1つのランプ電圧Vrampが供給されている間にシングルスロープAD変換を2回行い、2つの第3デジタル信号D3を生成することができる。時刻t63において、第3キャパシタ28には、再度、第1参照電圧Vref1が供給される。
時刻t64以降、信号電圧Vsigが供給され、時刻t65まで、逐次比較AD変換が行われ、第2デジタル信号Dが設定される。逐次比較AD変換の間、第3キャパシタ28に供給される電圧は切り替えられない。
ランプ電圧Vramp(図示せず)は、時刻t66の後で減少を始め、時刻t68まで単調に減少し続ける。
第1制御部17Bは、第2デジタル信号Dが設定された後、第4デジタル信号D4を、第2デジタル信号Dに応じて定められる生成回数生成する。第1制御部17Bは、生成回数が複数の場合、信号電圧Vsig及びランプ電圧Vrampが供給された状態で、第4デジタル信号D4を生成した後、何れかの第3キャパシタ28の他端に供給される電圧を切り替えて第4デジタル信号D4を生成する処理を1回以上(ここでは1回)行う。
暗時(D=“111”)には、時刻t66以降、時刻t68まで、シングルスロープAD変換を2回行い、第4デジタル信号D4を2回生成する。この時の動作は、時刻t61からt63までと同じである。
明時(D=“001”)には、時刻t66以降、時刻t67まで、シングルスロープAD変換を1回行い、第4デジタル信号D4を1回生成する。時刻t67から時刻t68の間、カウンタ42及び比較器11,12を停止させる。第3キャパシタ28の他端に供給される電圧も切り替えなくてよい。
この後、第3の実施形態と同様に、明時におけるビット数の調整、CDS、及び、マージが行われ、第1デジタル信号Doutが生成される。
図29は、第3キャパシタ28による第3電圧Vxのシフト量と、第2デジタル信号Dの1LSBによる第3電圧Vxの変化量との関係を示す図である。第3キャパシタ28の容量値はαCであるため、第3キャパシタ28による第3電圧Vxのシフト量は、第2デジタル信号Dの1LSBによる第3電圧Vxの変化量のα倍である。これにより、第1キャパシタ21〜23のミスマッチなどに対する冗長性を持たせ、確実にシングルスロープAD変換できる。
本実施形態によれば、第4の実施形態と同様の効果を得られる。
なお、第2の実施形態を、第3から第5の実施形態と組み合わせても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。