JP2000349636A - アナログ−デジタル変換回路 - Google Patents
アナログ−デジタル変換回路Info
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Abstract
(57)【要約】
【課題】 多段構成のアナログ−デジタル変換回路にお
いて差分アンプに要求されるスルーレート特性を緩和す
ること。 【解決手段】Ａ／Ｄコンバータ１は、サンプルホールド
回路２、１段目〜４段目の回路３〜６、ラッチ回路７、
出力回路８から構成されている。１段目〜３段目の回路
３〜５は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ
１０、差分アンプ１１を備える。４段目の回路６はサブ
Ａ／Ｄコンバータ９だけを備える。１段目〜３段目の回
路３〜５では差分アンプ１１のサンプリング時点を、同
じ段の回路３〜５のサブＡ／Ｄコンバータ９のサンプリ
ング時点よりも後に設定している。
いて差分アンプに要求されるスルーレート特性を緩和す
ること。 【解決手段】Ａ／Ｄコンバータ１は、サンプルホールド
回路２、１段目〜４段目の回路３〜６、ラッチ回路７、
出力回路８から構成されている。１段目〜３段目の回路
３〜５は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ
１０、差分アンプ１１を備える。４段目の回路６はサブ
Ａ／Ｄコンバータ９だけを備える。１段目〜３段目の回
路３〜５では差分アンプ１１のサンプリング時点を、同
じ段の回路３〜５のサブＡ／Ｄコンバータ９のサンプリ
ング時点よりも後に設定している。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ−デジタ
ル変換回路（Ａ／Ｄコンバータ）に係り、詳しくは、多
段パイプライン（ステップフラッシュ）構成をとるＡ／
Ｄコンバータに関するものである。
ル変換回路（Ａ／Ｄコンバータ）に係り、詳しくは、多
段パイプライン（ステップフラッシュ）構成をとるＡ／
Ｄコンバータに関するものである。
【０００２】
【従来の技術】近年、ビデオ信号のデジタル処理技術の
進歩に伴い、ビデオ信号処理用のＡ／Ｄコンバータの需
要が大きくなっている。ビデオ信号処理用のＡ／Ｄコン
バータには高速変換動作が要求されるため、従来、２ス
テップフラッシュ（２ステップパラレル）方式が広く用
いられていた。
進歩に伴い、ビデオ信号処理用のＡ／Ｄコンバータの需
要が大きくなっている。ビデオ信号処理用のＡ／Ｄコン
バータには高速変換動作が要求されるため、従来、２ス
テップフラッシュ（２ステップパラレル）方式が広く用
いられていた。
【０００３】しかし、変換ビット数の増大に伴い、２ス
テップフラッシュ方式では十分な変換精度が得られなく
なってきた。分解能を表すＬＳＢ（Least Significant
Bit）は、式（１）に示すように、アナログ入力信号の
入力電圧範囲（ＦＳＲ；FullScale Range）とビット数
Ｎとを用いて表される。 １ＬＳＢ＝ＦＳＲ／２N ………（１） 例えば、ビット数が１０ビットでＦＳＲが２Ｖの場合、
式（１）からＬＳＢは２ｍＶとなる。このようにＬＳＢ
が小さくなると、２ステップフラッシュ方式Ａ／Ｄコン
バータを構成する各コンパレータの分解能が限界とな
り、十分な変換精度を得ることが難しくなる。実際問題
として、２ステップフラッシュ方式で９ビット以上を得
ることは現実的でない。
テップフラッシュ方式では十分な変換精度が得られなく
なってきた。分解能を表すＬＳＢ（Least Significant
Bit）は、式（１）に示すように、アナログ入力信号の
入力電圧範囲（ＦＳＲ；FullScale Range）とビット数
Ｎとを用いて表される。 １ＬＳＢ＝ＦＳＲ／２N ………（１） 例えば、ビット数が１０ビットでＦＳＲが２Ｖの場合、
式（１）からＬＳＢは２ｍＶとなる。このようにＬＳＢ
が小さくなると、２ステップフラッシュ方式Ａ／Ｄコン
バータを構成する各コンパレータの分解能が限界とな
り、十分な変換精度を得ることが難しくなる。実際問題
として、２ステップフラッシュ方式で９ビット以上を得
ることは現実的でない。
【０００４】そこで、各段がＡ／Ｄコンバータとデジタ
ル−アナログ変換回路（Ｄ／Ａコンバータ）と差分アン
プとから成る多段パイプライン構成をとるＡ／Ｄコンバ
ータが開発された。その動作は、まず、アナログ入力信
号に対して、１段目のＡ／Ｄコンバータを用いてＡ／Ｄ
変換を行う。次に、１段目のＡ／ＤコンバータのＡ／Ｄ
変換結果を１段目のＤ／Ａコンバータに加え、Ｄ／Ａ変
換を行う。続いて、１段目のＤ／ＡコンバータのＤ／Ａ
変換結果とアナログ入力信号とを１段目の差分アンプに
加え、差分を増幅する。その１段目の差分アンプの出力
に対して、２段目のＡ／Ｄコンバータを用いてＡ／Ｄ変
換を行う。次に、２段目のＡ／ＤコンバータのＡ／Ｄ変
換結果を２段目のＤ／Ａコンバータに加え、Ｄ／Ａ変換
を行う。
ル−アナログ変換回路（Ｄ／Ａコンバータ）と差分アン
プとから成る多段パイプライン構成をとるＡ／Ｄコンバ
ータが開発された。その動作は、まず、アナログ入力信
号に対して、１段目のＡ／Ｄコンバータを用いてＡ／Ｄ
変換を行う。次に、１段目のＡ／ＤコンバータのＡ／Ｄ
変換結果を１段目のＤ／Ａコンバータに加え、Ｄ／Ａ変
換を行う。続いて、１段目のＤ／ＡコンバータのＤ／Ａ
変換結果とアナログ入力信号とを１段目の差分アンプに
加え、差分を増幅する。その１段目の差分アンプの出力
に対して、２段目のＡ／Ｄコンバータを用いてＡ／Ｄ変
換を行う。次に、２段目のＡ／ＤコンバータのＡ／Ｄ変
換結果を２段目のＤ／Ａコンバータに加え、Ｄ／Ａ変換
を行う。
【０００５】続いて、２段目のＤ／ＡコンバータのＤ／
Ａ変換結果と１段目の差分アンプの出力とを２段目の差
分アンプに加え、差分を増幅する。この後は、同様の動
作を各段で順次行う。但し、最後段はＡ／Ｄコンバータ
だけから構成され、前段の差分アンプの出力をＡ／Ｄ変
換する。例えば、３段パイプライン構成で、１〜３段目
のＡ／Ｄコンバータのビット数（ビット構成）がそれぞ
れａ，ｂ，ｃの場合には、１段目のＡ／Ｄコンバータか
ら上位ａビット、２段目のＡ／Ｄコンバータから中位ｂ
ビット、３段目のＡ／Ｄコンバータから下位ｃビットの
デジタル出力が得られる。
Ａ変換結果と１段目の差分アンプの出力とを２段目の差
分アンプに加え、差分を増幅する。この後は、同様の動
作を各段で順次行う。但し、最後段はＡ／Ｄコンバータ
だけから構成され、前段の差分アンプの出力をＡ／Ｄ変
換する。例えば、３段パイプライン構成で、１〜３段目
のＡ／Ｄコンバータのビット数（ビット構成）がそれぞ
れａ，ｂ，ｃの場合には、１段目のＡ／Ｄコンバータか
ら上位ａビット、２段目のＡ／Ｄコンバータから中位ｂ
ビット、３段目のＡ／Ｄコンバータから下位ｃビットの
デジタル出力が得られる。
【０００６】ところで、パイプライン動作では、ｍ段目
のＡ／ＤコンバータがＡ／Ｄ変換のサンプリングを行っ
ている時、ｍ＋１段目のＤ／ＡコンバータはＤ／Ａ変換
を行う。つまり、パイプライン動作では、隣合う各段の
動作が異なり、奇数段と偶数段が別の動作を行う。尚、
各段において、Ａ／ＤコンバータとＤ／Ａコンバータの
ビット数（ビット構成）ｎは同じに設定されている。ま
た、各段のＡ／Ｄコンバータは、Ａ／Ｄコンバータ全体
と区別するため、サブＡ／Ｄコンバータと呼ばれる。そ
して、サブＡ／Ｄコンバータには、高速変換動作が可能
な全並列比較（フラッシュ）方式が用いられる。
のＡ／ＤコンバータがＡ／Ｄ変換のサンプリングを行っ
ている時、ｍ＋１段目のＤ／ＡコンバータはＤ／Ａ変換
を行う。つまり、パイプライン動作では、隣合う各段の
動作が異なり、奇数段と偶数段が別の動作を行う。尚、
各段において、Ａ／ＤコンバータとＤ／Ａコンバータの
ビット数（ビット構成）ｎは同じに設定されている。ま
た、各段のＡ／Ｄコンバータは、Ａ／Ｄコンバータ全体
と区別するため、サブＡ／Ｄコンバータと呼ばれる。そ
して、サブＡ／Ｄコンバータには、高速変換動作が可能
な全並列比較（フラッシュ）方式が用いられる。
【０００７】また、差分アンプは、アナログ入力信号ま
たは前段の差分アンプの出力と、同じ段のＤ／Ａコンバ
ータのＤ／Ａ変換結果との差分を増幅する。Ｄ／Ａ変換
結果は、アナログ入力信号または前段の差分アンプの出
力が、その段に入力された後に生成される。そのため、
差分アンプは、Ｄ／Ａ変換結果が得られるまでの間、ア
ナログ入力信号または前段の差分アンプの出力をサンプ
リングして保持する。その差分アンプのサンプリング時
点は、同じ段のサブＡ／Ｄコンバータのサンプリング時
点と同じである。
たは前段の差分アンプの出力と、同じ段のＤ／Ａコンバ
ータのＤ／Ａ変換結果との差分を増幅する。Ｄ／Ａ変換
結果は、アナログ入力信号または前段の差分アンプの出
力が、その段に入力された後に生成される。そのため、
差分アンプは、Ｄ／Ａ変換結果が得られるまでの間、ア
ナログ入力信号または前段の差分アンプの出力をサンプ
リングして保持する。その差分アンプのサンプリング時
点は、同じ段のサブＡ／Ｄコンバータのサンプリング時
点と同じである。
【０００８】このように、多段パイプライン構成をとれ
ば、各段において、アナログ入力信号または前段の差分
アンプの出力と、その段のデジタル出力のＤ／Ａ変換結
果との差分が、その段の差分アンプによって増幅され
る。そのため、変換ビット数が増大してＬＳＢが小さく
なっても、Ａ／Ｄコンバータを構成する各コンパレータ
の分解能を実質的に向上させることが可能になり、十分
な変換精度が得られる。
ば、各段において、アナログ入力信号または前段の差分
アンプの出力と、その段のデジタル出力のＤ／Ａ変換結
果との差分が、その段の差分アンプによって増幅され
る。そのため、変換ビット数が増大してＬＳＢが小さく
なっても、Ａ／Ｄコンバータを構成する各コンパレータ
の分解能を実質的に向上させることが可能になり、十分
な変換精度が得られる。
【０００９】
【発明が解決しようとする課題】多段パイプライン構成
をとるＡ／Ｄコンバータには以下の問題点がある。 差分アンプの特性がＡ／Ｄ変換に大きな影響を及ぼ
す。従って、ゲインが一定で安定度が高く高精度で高速
動作が可能な差分アンプが必要である。 上記のような差分アンプをＣＭＯＳロジックで構成
するには、カスケード方式のオペアンプを用いる必要が
ある。しかし、カスケード方式では電源電圧を高くしな
ければならず、低消費電力化が難しくなる。
をとるＡ／Ｄコンバータには以下の問題点がある。 差分アンプの特性がＡ／Ｄ変換に大きな影響を及ぼ
す。従って、ゲインが一定で安定度が高く高精度で高速
動作が可能な差分アンプが必要である。 上記のような差分アンプをＣＭＯＳロジックで構成
するには、カスケード方式のオペアンプを用いる必要が
ある。しかし、カスケード方式では電源電圧を高くしな
ければならず、低消費電力化が難しくなる。
【００１０】高精度な差分アンプを具体化するには、
オペアンプを用いて、その負帰還容量のバラツキを小さ
くする必要がある。Ａ／Ｄコンバータをオンチップ化す
る場合、負帰還容量のバラツキを小さくするには、十分
な膜厚の層間絶縁膜を備えた２層ポリシリコン構造を採
用し、ポリシリコン層間に負帰還容量を形成しなければ
ならない。なぜなら、１層ポリシリコン構造を採用した
場合、負帰還容量はポリシリコン層とメタル層の間に形
成しなければならず、ポリシリコン層とメタル層の間の
層間絶縁膜の膜厚は薄いため、負帰還容量のバラツキを
小さくするのが難しいためである。２層ポリシリコン構
造を採用するとなると、製造工程が複雑化してコストが
増大する。
オペアンプを用いて、その負帰還容量のバラツキを小さ
くする必要がある。Ａ／Ｄコンバータをオンチップ化す
る場合、負帰還容量のバラツキを小さくするには、十分
な膜厚の層間絶縁膜を備えた２層ポリシリコン構造を採
用し、ポリシリコン層間に負帰還容量を形成しなければ
ならない。なぜなら、１層ポリシリコン構造を採用した
場合、負帰還容量はポリシリコン層とメタル層の間に形
成しなければならず、ポリシリコン層とメタル層の間の
層間絶縁膜の膜厚は薄いため、負帰還容量のバラツキを
小さくするのが難しいためである。２層ポリシリコン構
造を採用するとなると、製造工程が複雑化してコストが
増大する。
【００１１】差分アンプのサンプリング時点が、同じ
段のサブＡ／Ｄコンバータのサンプリング時点と同じで
ある。そのため、差分アンプには大きなスルーレートが
要求される。 パイプライン動作では奇数段と偶数段が別の動作を行
うため、レファレンス電圧線にノイズが生じやすく、レ
ファレンス電圧が不安定になりやすい。レファレンス電
圧が不安定になると、Ａ／Ｄ変換精度が低下する。すな
わち、各段のサブＡ／ＤコンバータおよびＤ／Ａコンバ
ータには、共通のレファレンス電圧線からレファレンス
電圧が供給されている。従って、奇数段（または偶数
段）のＤ／ＡコンバータのＤ／Ａ変換動作によってレフ
ァレンス電圧線に生じるノイズが、偶数段（または奇数
段）のサブＡ／ＤコンバータのＡ／Ｄ変換動作に悪影響
を及ぼすことがある。また、奇数段（または偶数段）の
サブＡ／ＤコンバータのＡ／Ｄ変換動作によってレファ
レンス電圧線に生じるノイズが、偶数段（または奇数
段）のＤ／ＡコンバータのＤ／Ａ変換動作に悪影響を及
ぼすこともある。
段のサブＡ／Ｄコンバータのサンプリング時点と同じで
ある。そのため、差分アンプには大きなスルーレートが
要求される。 パイプライン動作では奇数段と偶数段が別の動作を行
うため、レファレンス電圧線にノイズが生じやすく、レ
ファレンス電圧が不安定になりやすい。レファレンス電
圧が不安定になると、Ａ／Ｄ変換精度が低下する。すな
わち、各段のサブＡ／ＤコンバータおよびＤ／Ａコンバ
ータには、共通のレファレンス電圧線からレファレンス
電圧が供給されている。従って、奇数段（または偶数
段）のＤ／ＡコンバータのＤ／Ａ変換動作によってレフ
ァレンス電圧線に生じるノイズが、偶数段（または奇数
段）のサブＡ／ＤコンバータのＡ／Ｄ変換動作に悪影響
を及ぼすことがある。また、奇数段（または偶数段）の
サブＡ／ＤコンバータのＡ／Ｄ変換動作によってレファ
レンス電圧線に生じるノイズが、偶数段（または奇数
段）のＤ／ＡコンバータのＤ／Ａ変換動作に悪影響を及
ぼすこともある。
【００１２】この問題は、サブＡ／Ｄコンバータのフラ
ッシュ方式を用いた場合に特に顕著に表れる。すなわ
ち、ビット数ｎのフラッシュ方式Ａ／Ｄコンバータは
（２n−１）個のコンパレータを備えるが、この多数の
コンパレータが同時に動作するため、レファレンス電圧
線にノイズが生じやすい。加えて、コンパレータにチョ
ッパ方式や差動チョッパ方式を用いた場合には、コンパ
レータが備えるチョッパ容量の充放電電流がレファレン
ス電圧線に流れるため、非常に大きなノイズが生じる恐
れがある。このノイズを低減するには、フラッシュ方式
Ａ／Ｄコンバータの内部でレファレンス電圧線間に直列
に接続されるレファレンス抵抗を小さくすればよい。し
かし、レファレンス抵抗を小さくするとレファレンス電
圧線間に流れる貫通電流が大きくなり、消費電力が増大
する。
ッシュ方式を用いた場合に特に顕著に表れる。すなわ
ち、ビット数ｎのフラッシュ方式Ａ／Ｄコンバータは
（２n−１）個のコンパレータを備えるが、この多数の
コンパレータが同時に動作するため、レファレンス電圧
線にノイズが生じやすい。加えて、コンパレータにチョ
ッパ方式や差動チョッパ方式を用いた場合には、コンパ
レータが備えるチョッパ容量の充放電電流がレファレン
ス電圧線に流れるため、非常に大きなノイズが生じる恐
れがある。このノイズを低減するには、フラッシュ方式
Ａ／Ｄコンバータの内部でレファレンス電圧線間に直列
に接続されるレファレンス抵抗を小さくすればよい。し
かし、レファレンス抵抗を小さくするとレファレンス電
圧線間に流れる貫通電流が大きくなり、消費電力が増大
する。
【００１３】本発明は、多段構成のアナログ−デジタル
変換回路において、上記の問題点を解決することをそ
の目的とする。
変換回路において、上記の問題点を解決することをそ
の目的とする。
【００１４】
【課題を解決するための手段】請求項１のアナログ−デ
ジタル変換回路は、最終段を除く各段がアナログ−デジ
タル変換回路とデジタル−アナログ変換回路と差分アン
プとからなると共に最終段が少なくともアナログ−デジ
タル変換回路からなる多段パイプライン構成をとり、任
意の段の差分アンプのサンプリング時点が、同じ段のア
ナログ−デジタル変換回路のサンプリング時点よりも後
に設定されていることをその要旨とする。
ジタル変換回路は、最終段を除く各段がアナログ−デジ
タル変換回路とデジタル−アナログ変換回路と差分アン
プとからなると共に最終段が少なくともアナログ−デジ
タル変換回路からなる多段パイプライン構成をとり、任
意の段の差分アンプのサンプリング時点が、同じ段のア
ナログ−デジタル変換回路のサンプリング時点よりも後
に設定されていることをその要旨とする。
【００１５】請求項２のアナログ−デジタル変換回路
は、前記任意の段の差分アンプのサンプリング時点が、
同じ段のアナログ−デジタル変換回路からデジタル−ア
ナログ変換回路にデータが転送された時点以降に設定さ
れていることをその要旨とする。請求項３のアナログ−
デジタル変換回路は、請求項１又は２の発明において、
初段のビット構成が２段以降のそれより、２ビット以上
大きく設定されたことをその要旨とする。
は、前記任意の段の差分アンプのサンプリング時点が、
同じ段のアナログ−デジタル変換回路からデジタル−ア
ナログ変換回路にデータが転送された時点以降に設定さ
れていることをその要旨とする。請求項３のアナログ−
デジタル変換回路は、請求項１又は２の発明において、
初段のビット構成が２段以降のそれより、２ビット以上
大きく設定されたことをその要旨とする。
【００１６】請求項４のアナログ−デジタル変換回路
は、請求項１又は２の発明において、初段のビット構成
が２段以降のそれより２ビット以上大きく設定され、２
段から最終段のビット構成が等しく均等分割されたこと
をその要旨とする。請求項５のアナログ−デジタル変換
回路は、請求項１乃至４のいずれか１項の発明におい
て、前記各段のアナログ−デジタル変換回路とデジタル
−アナログ変換回路とに印加されるリファレンス電圧
が、リファレンス電圧線から直接供給されることをその
要旨とする。
は、請求項１又は２の発明において、初段のビット構成
が２段以降のそれより２ビット以上大きく設定され、２
段から最終段のビット構成が等しく均等分割されたこと
をその要旨とする。請求項５のアナログ−デジタル変換
回路は、請求項１乃至４のいずれか１項の発明におい
て、前記各段のアナログ−デジタル変換回路とデジタル
−アナログ変換回路とに印加されるリファレンス電圧
が、リファレンス電圧線から直接供給されることをその
要旨とする。
【００１７】請求項６のアナログ−デジタル変換回路
は、請求項１乃至４のいずれか１項の発明において、前
記初段にリファレンス電圧を印加するリファレンス電圧
線と、２段目にリファレンス電圧を印加するリファレン
ス電圧線とを分離したことをその要旨とする。請求項７
のアナログ−デジタル変換回路は、請求項５又は６の発
明において、前記リファレンス電圧線がデカップリング
されたことをその要旨とする。
は、請求項１乃至４のいずれか１項の発明において、前
記初段にリファレンス電圧を印加するリファレンス電圧
線と、２段目にリファレンス電圧を印加するリファレン
ス電圧線とを分離したことをその要旨とする。請求項７
のアナログ−デジタル変換回路は、請求項５又は６の発
明において、前記リファレンス電圧線がデカップリング
されたことをその要旨とする。
【００１８】
【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面に従って説明する。図１に、本実施形態の１
０ビット４段パイプライン構成をとるＡ／Ｄコンバータ
１のブロック回路を示す。Ａ／Ｄコンバータ１は、サン
プルホールド回路２、１段目〜４段目の回路３〜６、ラ
ッチ回路７、出力回路８から構成されている。１段目〜
３段目の回路３〜５は、サブＡ／Ｄコンバータ９、Ｄ／
Ａコンバータ１０、差分アンプ１１を備える。４段目
（最終段）の回路６はサブＡ／Ｄコンバータ９だけを備
える。
形態を図面に従って説明する。図１に、本実施形態の１
０ビット４段パイプライン構成をとるＡ／Ｄコンバータ
１のブロック回路を示す。Ａ／Ｄコンバータ１は、サン
プルホールド回路２、１段目〜４段目の回路３〜６、ラ
ッチ回路７、出力回路８から構成されている。１段目〜
３段目の回路３〜５は、サブＡ／Ｄコンバータ９、Ｄ／
Ａコンバータ１０、差分アンプ１１を備える。４段目
（最終段）の回路６はサブＡ／Ｄコンバータ９だけを備
える。
【００１９】１段目（初段）の回路３は４ビット構成、
２〜４段目の回路４〜６はそれぞれ２ビット構成であ
る。１〜３段目の回路３〜５において、サブＡ／Ｄコン
バータ９およびＤ／Ａコンバータ１０のビット数（ビッ
ト構成）ｎは同じに設定されている。次に、Ａ／Ｄコン
バータ１の動作を説明する。
２〜４段目の回路４〜６はそれぞれ２ビット構成であ
る。１〜３段目の回路３〜５において、サブＡ／Ｄコン
バータ９およびＤ／Ａコンバータ１０のビット数（ビッ
ト構成）ｎは同じに設定されている。次に、Ａ／Ｄコン
バータ１の動作を説明する。
【００２０】サンプルホールド回路２は、アナログ入力
信号Ｖinをサンプリングして一定時間保持する。サンプ
ルホールド回路２から出力されたアナログ入力信号Ｖin
は、１段目の回路３へ転送される。１段目の回路３にお
いて、サブＡ／Ｄコンバータ９はアナログ入力信号Ｖin
に対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９の
Ａ／Ｄ変換結果である上位４ビットのデジタル出力（２
9,２8,２7,２6）は、Ｄ／Ａコンバータ１０へ転送され
ると共に、４つのラッチ回路７を介して出力回路８へ転
送される。差分アンプ１１は、Ｄ／Ａコンバータ１０の
Ｄ／Ａ変換結果とアナログ入力信号Ｖinとの差分を増幅
する。その差分アンプ１１の出力は、２段目の回路４へ
転送される。
信号Ｖinをサンプリングして一定時間保持する。サンプ
ルホールド回路２から出力されたアナログ入力信号Ｖin
は、１段目の回路３へ転送される。１段目の回路３にお
いて、サブＡ／Ｄコンバータ９はアナログ入力信号Ｖin
に対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９の
Ａ／Ｄ変換結果である上位４ビットのデジタル出力（２
9,２8,２7,２6）は、Ｄ／Ａコンバータ１０へ転送され
ると共に、４つのラッチ回路７を介して出力回路８へ転
送される。差分アンプ１１は、Ｄ／Ａコンバータ１０の
Ｄ／Ａ変換結果とアナログ入力信号Ｖinとの差分を増幅
する。その差分アンプ１１の出力は、２段目の回路４へ
転送される。
【００２１】２段目の回路４においては、１段目の回路
３の差分アンプ１１の出力に対して、１段目の回路３と
同様の動作が行われる。また、３段目の回路５において
は、２段目の回路４の差分アンプ１１の出力に対して、
１段目の回路３と同様の動作が行われる。そして、２段
目の回路４から中上位２ビットのデジタル出力（２5,２
4）が得られ、３段目の回路５から中下位２ビットのデ
ジタル出力（２3,２2）が得られる。
３の差分アンプ１１の出力に対して、１段目の回路３と
同様の動作が行われる。また、３段目の回路５において
は、２段目の回路４の差分アンプ１１の出力に対して、
１段目の回路３と同様の動作が行われる。そして、２段
目の回路４から中上位２ビットのデジタル出力（２5,２
4）が得られ、３段目の回路５から中下位２ビットのデ
ジタル出力（２3,２2）が得られる。
【００２２】４段目の回路６においては、３段目の回路
５の差分アンプ１１の出力に対して、サブＡ／Ｄコンバ
ータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出
力（２1,２0）が得られる。１〜４段目の回路３〜６の
デジタル出力は、各ラッチ回路７を経て同時に出力回路
８に到達する。すなわち、各ラッチ回路７は各回路３〜
６のデジタル出力の同期をとるために設けられている。
５の差分アンプ１１の出力に対して、サブＡ／Ｄコンバ
ータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出
力（２1,２0）が得られる。１〜４段目の回路３〜６の
デジタル出力は、各ラッチ回路７を経て同時に出力回路
８に到達する。すなわち、各ラッチ回路７は各回路３〜
６のデジタル出力の同期をとるために設けられている。
【００２３】出力回路８は、アナログ入力信号Ｖinの１
０ビットのデジタル出力Ｄout をパラレル出力する。と
ころで、差分アンプ１１はオペアンプによって構成され
るが、その精度パラメータはゲインエラーGEとオフセッ
トOFから規定される。従って、ｉ段目の回路３〜６のオ
ーバーレンジ量Ｘは、式（２）に示すように、ゲインエ
ラーGEおよびオフセットOFと、その回路２〜６の差分ア
ンプ１１のゲイン（閉ループゲイン）Ａi と、その回路
２〜６のＬＳＢi とから表される。また、直線性誤差Ｙ
は、式（３）に示すように、ゲインエラーGEとゲインＡ
i とＬＳＢi とから表される。
０ビットのデジタル出力Ｄout をパラレル出力する。と
ころで、差分アンプ１１はオペアンプによって構成され
るが、その精度パラメータはゲインエラーGEとオフセッ
トOFから規定される。従って、ｉ段目の回路３〜６のオ
ーバーレンジ量Ｘは、式（２）に示すように、ゲインエ
ラーGEおよびオフセットOFと、その回路２〜６の差分ア
ンプ１１のゲイン（閉ループゲイン）Ａi と、その回路
２〜６のＬＳＢi とから表される。また、直線性誤差Ｙ
は、式（３）に示すように、ゲインエラーGEとゲインＡ
i とＬＳＢi とから表される。
【００２４】 Ｘ＝Ａi ×OF＋ＬＳＢi ×Ａi ×GE ………（２） Ｙ＝〔ＬＳＢ1 ＋ＬＳＢ2 ／Ａ1 ＋ＬＳＢ3 ／（Ａ2 ×Ａ1 ）＋ＬＳＢ4 ／ （Ａ3 ×Ａ2 ）〕×GE ………（３） オーバーレンジ量Ｘは小さい方が良いため、式（２）か
ら、ゲインＡi およびＬＳＢi は小さい方が良いことが
わかる。ところで、ミスコード耐性を向上させるには、
ＬＳＢi を大きくした方が良い。従って、ゲインＡi を
できるだけ小さくする必要がある。各段の回路３〜６の
ゲインＡi を小さくすることは、多段パイプライン構成
の段数を多くした上で、各段の回路３〜６のビット数を
大きくすることに他ならない。
ら、ゲインＡi およびＬＳＢi は小さい方が良いことが
わかる。ところで、ミスコード耐性を向上させるには、
ＬＳＢi を大きくした方が良い。従って、ゲインＡi を
できるだけ小さくする必要がある。各段の回路３〜６の
ゲインＡi を小さくすることは、多段パイプライン構成
の段数を多くした上で、各段の回路３〜６のビット数を
大きくすることに他ならない。
【００２５】従って、２段や３段で構成した場合に比べ
て、本実施形態のように４段で構成した場合の方がオー
バーレンジ量Ｘを小さくすることができる。ところで、
５段以上で構成した場合には、Ａ／Ｄコンバータ全体の
回路規模が大きくなり過ぎる恐れがある。また、式
（３）から、１段目の回路３のＬＳＢ1 を小さくした場
合には、２〜４段目の回路４〜６のＬＳＢ2 〜ＬＳＢ4
を小さくした場合よりも、直線性誤差Ｙの低減効果が大
きくなることがわかる。１段目の回路３のＬＳＢ1 を小
さくすることは、１段目の回路３のビット数（ビット構
成）を大きくすることに他ならない。従って、１段目の
回路３を１〜３ビットにした場合に比べて、本実施形態
のように４ビットにした場合の方が直線性誤差Ｙを小さ
くすることができる。
て、本実施形態のように４段で構成した場合の方がオー
バーレンジ量Ｘを小さくすることができる。ところで、
５段以上で構成した場合には、Ａ／Ｄコンバータ全体の
回路規模が大きくなり過ぎる恐れがある。また、式
（３）から、１段目の回路３のＬＳＢ1 を小さくした場
合には、２〜４段目の回路４〜６のＬＳＢ2 〜ＬＳＢ4
を小さくした場合よりも、直線性誤差Ｙの低減効果が大
きくなることがわかる。１段目の回路３のＬＳＢ1 を小
さくすることは、１段目の回路３のビット数（ビット構
成）を大きくすることに他ならない。従って、１段目の
回路３を１〜３ビットにした場合に比べて、本実施形態
のように４ビットにした場合の方が直線性誤差Ｙを小さ
くすることができる。
【００２６】ところで、１段目の回路３を５ビット以上
にすると、ＬＳＢ1 が小さくなり過ぎて十分な変換精度
を得ることが難しくなり、多段パイプライン構成にした
意味が薄れる。実際問題として、１段目の回路３を９ビ
ット以上にするのは現実的でない。尚、各段の回路３〜
６のビット数（ビット構成）を等しくすれば、各回路３
〜６が同一構成となるため、ＣＭＯＳロジックによるオ
ンチップ化が容易になる。
にすると、ＬＳＢ1 が小さくなり過ぎて十分な変換精度
を得ることが難しくなり、多段パイプライン構成にした
意味が薄れる。実際問題として、１段目の回路３を９ビ
ット以上にするのは現実的でない。尚、各段の回路３〜
６のビット数（ビット構成）を等しくすれば、各回路３
〜６が同一構成となるため、ＣＭＯＳロジックによるオ
ンチップ化が容易になる。
【００２７】以上の結果をまとめると、１０ビットＡ／
Ｄコンバータを具体化するには、本実施形態のように、
４段パイプラインで、１段目の回路３を４ビット構成、
２〜４段目の回路４〜６を２ビット構成とする（以下、
４−２−２−２構成という）のが望ましいことがわか
る。例えば、４段パイプラインで３−３−３−２構成を
とった場合には、オーバーレンジ量Ｘは小さくなるもの
の、直線性誤差Ｙが大きくなる。また、３段パイプライ
ンで４−３−３構成をとった場合には、直線性誤差Ｙは
小さくなるものの、オーバーレンジ量Ｘが大きくなる。
そして、４段パイプラインで４−３−２−１構成をとっ
た場合には、各段の内部回路構成が全て異なるため、設
計効率が悪くなる。
Ｄコンバータを具体化するには、本実施形態のように、
４段パイプラインで、１段目の回路３を４ビット構成、
２〜４段目の回路４〜６を２ビット構成とする（以下、
４−２−２−２構成という）のが望ましいことがわか
る。例えば、４段パイプラインで３−３−３−２構成を
とった場合には、オーバーレンジ量Ｘは小さくなるもの
の、直線性誤差Ｙが大きくなる。また、３段パイプライ
ンで４−３−３構成をとった場合には、直線性誤差Ｙは
小さくなるものの、オーバーレンジ量Ｘが大きくなる。
そして、４段パイプラインで４−３−２−１構成をとっ
た場合には、各段の内部回路構成が全て異なるため、設
計効率が悪くなる。
【００２８】図２に、サブＡ／Ｄコンバータ９の内部回
路を示す。サブＡ／Ｄコンバータ９はフラッシュ方式を
とり、レファレンス抵抗Ｒ、コンパレータ２１、エンコ
ーダ２２から構成される。レファレンス抵抗Ｒは全て同
じ抵抗値であり、高電位側レファレンス電圧線Ｖrb1 お
よび低電位側レファレンス電圧線Ｖrt1 （または、高電
位側レファレンス電圧線Ｖrb2 および低電位側レファレ
ンス電圧線Ｖrt2 ）間に直列に接続されている。ビット
数（ビット構成）ｎのサブＡ／Ｄコンバータ９は（２n
−１）個のコンパレータ２１を備える。
路を示す。サブＡ／Ｄコンバータ９はフラッシュ方式を
とり、レファレンス抵抗Ｒ、コンパレータ２１、エンコ
ーダ２２から構成される。レファレンス抵抗Ｒは全て同
じ抵抗値であり、高電位側レファレンス電圧線Ｖrb1 お
よび低電位側レファレンス電圧線Ｖrt1 （または、高電
位側レファレンス電圧線Ｖrb2 および低電位側レファレ
ンス電圧線Ｖrt2 ）間に直列に接続されている。ビット
数（ビット構成）ｎのサブＡ／Ｄコンバータ９は（２n
−１）個のコンパレータ２１を備える。
【００２９】各コンパレータ２１は、レファレンス抵抗
Ｒによって生成されたレファレンス電圧の分圧電圧と入
力信号（アナログ入力信号Ｖinまたは前段の回路３〜５
の差分アンプ１１の出力）とを比較する。エンコーダ２
２は、各コンパレータ２１の比較結果に基づいて、入力
信号のＡ／Ｄ変換結果であるデジタル出力を生成する。
Ｒによって生成されたレファレンス電圧の分圧電圧と入
力信号（アナログ入力信号Ｖinまたは前段の回路３〜５
の差分アンプ１１の出力）とを比較する。エンコーダ２
２は、各コンパレータ２１の比較結果に基づいて、入力
信号のＡ／Ｄ変換結果であるデジタル出力を生成する。
【００３０】尚、２〜４段目の回路４〜６のサブＡ／Ｄ
コンバータ９は、１ビット以上の冗長ビットを備えるた
め、その冗長ビット分だけのレファレンス抵抗Ｒおよび
コンパレータ２１を余分に有している。図３に、１〜４
段目の回路３〜６とレファレンス電圧線Ｖrb1,Ｖrt1,Ｖ
rb2,Ｖrt2 の接続関係を示す。
コンバータ９は、１ビット以上の冗長ビットを備えるた
め、その冗長ビット分だけのレファレンス抵抗Ｒおよび
コンパレータ２１を余分に有している。図３に、１〜４
段目の回路３〜６とレファレンス電圧線Ｖrb1,Ｖrt1,Ｖ
rb2,Ｖrt2 の接続関係を示す。
【００３１】１段目および３段目の回路３，５はレファ
レンス電圧線Ｖrb1,Ｖrt1 に接続され、２段目および４
段目の回路４，６はレファレンス電圧線Ｖrb2,Ｖrt2 に
接続されている。すなわち、奇数段の回路３，５と偶数
段の回路４，６では、レファレンス電圧線が分離されて
いる。各段の回路３〜６のサブＡ／Ｄコンバータ９およ
びＤ／Ａコンバータ１０には、各回路３〜６に接続され
たレファレンス電圧線からレファレンス電圧が供給され
ている。
レンス電圧線Ｖrb1,Ｖrt1 に接続され、２段目および４
段目の回路４，６はレファレンス電圧線Ｖrb2,Ｖrt2 に
接続されている。すなわち、奇数段の回路３，５と偶数
段の回路４，６では、レファレンス電圧線が分離されて
いる。各段の回路３〜６のサブＡ／Ｄコンバータ９およ
びＤ／Ａコンバータ１０には、各回路３〜６に接続され
たレファレンス電圧線からレファレンス電圧が供給され
ている。
【００３２】１〜４段目の回路３〜６は１つの半導体チ
ップ３１上に形成されてオンチップ化されている。２本
の高電位側レファレンス電圧線Ｖrb1,Ｖrb2 は電源パッ
ド３２の近傍で接続され、その接続点はコンデンサ３３
でデカップリングされている。また、２本の低電位側レ
ファレンス電圧線Ｖrt1,Ｖrt2 は電源パッド３４の近傍
で接続され、その接続点はコンデンサ３５でデカップリ
ングされている。
ップ３１上に形成されてオンチップ化されている。２本
の高電位側レファレンス電圧線Ｖrb1,Ｖrb2 は電源パッ
ド３２の近傍で接続され、その接続点はコンデンサ３３
でデカップリングされている。また、２本の低電位側レ
ファレンス電圧線Ｖrt1,Ｖrt2 は電源パッド３４の近傍
で接続され、その接続点はコンデンサ３５でデカップリ
ングされている。
【００３３】パイプライン動作では、奇数段の回路３，
５のサブＡ／Ｄコンバータ９がＡ／Ｄ変換を行っている
時、偶数段の回路４，６のＤ／Ａコンバータ１０はＤ／
Ａ変換を行う。また、奇数段の回路３，５のＤ／Ａコン
バータ１０がＤ／Ａ変換を行っている時、偶数段の回路
４，６のサブＡ／Ｄコンバータ９はＡ／Ｄ変換を行う。
５のサブＡ／Ｄコンバータ９がＡ／Ｄ変換を行っている
時、偶数段の回路４，６のＤ／Ａコンバータ１０はＤ／
Ａ変換を行う。また、奇数段の回路３，５のＤ／Ａコン
バータ１０がＤ／Ａ変換を行っている時、偶数段の回路
４，６のサブＡ／Ｄコンバータ９はＡ／Ｄ変換を行う。
【００３４】サブＡ／Ｄコンバータ９は多数のコンパレ
ータ２１を備え、その多数のコンパレータが同時に動作
するため、レファレンス電圧線にノイズが生じやすい。
特に、コンパレータ２１にチョッパ方式や差動チョッパ
方式を用いた場合には、コンパレータ２１が備えるチョ
ッパ容量の充放電電流がレファレンス電圧線に流れるた
め、非常に大きなノイズが生じる恐れがある。
ータ２１を備え、その多数のコンパレータが同時に動作
するため、レファレンス電圧線にノイズが生じやすい。
特に、コンパレータ２１にチョッパ方式や差動チョッパ
方式を用いた場合には、コンパレータ２１が備えるチョ
ッパ容量の充放電電流がレファレンス電圧線に流れるた
め、非常に大きなノイズが生じる恐れがある。
【００３５】しかし、本実施形態においては、奇数段の
回路３，５と偶数段の回路４，６でレファレンス電圧線
が分離されている。従って、奇数段（または偶数段）の
サブＡ／Ｄコンバータ９のＡ／Ｄ変換動作によってレフ
ァレンス電圧線に生じるノイズが、偶数段（または奇数
段）のＤ／Ａコンバータ１０のＤ／Ａ変換動作に悪影響
を及ぼす恐れはない。その結果、レファレンス電圧を安
定化することができる。
回路３，５と偶数段の回路４，６でレファレンス電圧線
が分離されている。従って、奇数段（または偶数段）の
サブＡ／Ｄコンバータ９のＡ／Ｄ変換動作によってレフ
ァレンス電圧線に生じるノイズが、偶数段（または奇数
段）のＤ／Ａコンバータ１０のＤ／Ａ変換動作に悪影響
を及ぼす恐れはない。その結果、レファレンス電圧を安
定化することができる。
【００３６】また、レファレンス電圧線は各コンデンサ
３３，３５でデカップリングされているため、レファレ
ンス電圧は各コンデンサ３３，３５の容量によって固定
化される。従って、コンパレータ２１にチョッパ方式や
差動チョッパ方式を用いた場合でも、コンパレータ２１
が備えるチョッパ容量の充放電電流は各コンデンサ３
３，３５によって吸収される。逆に言えば、コンパレー
タ２１に差動方式を用いた場合には、レファレンス電圧
線に生じるノイズが少ないため、各コンデンサ３３，３
５の容量を小さくしてもよく、ノイズが非常に少なけれ
ば各コンデンサ３３，３５を省くことも可能である。
３３，３５でデカップリングされているため、レファレ
ンス電圧は各コンデンサ３３，３５の容量によって固定
化される。従って、コンパレータ２１にチョッパ方式や
差動チョッパ方式を用いた場合でも、コンパレータ２１
が備えるチョッパ容量の充放電電流は各コンデンサ３
３，３５によって吸収される。逆に言えば、コンパレー
タ２１に差動方式を用いた場合には、レファレンス電圧
線に生じるノイズが少ないため、各コンデンサ３３，３
５の容量を小さくしてもよく、ノイズが非常に少なけれ
ば各コンデンサ３３，３５を省くことも可能である。
【００３７】ところで、差分アンプ１１は、アナログ入
力信号Ｖinまたは前段の回路３，４の差分アンプ１１の
出力と、同じ段の回路３〜５のＤ／Ａコンバータ１０の
Ｄ／Ａ変換結果との差分を増幅する。Ｄ／Ａ変換結果
は、アナログ入力信号Ｖinまたは前段の回路３，４の差
分アンプ１１の出力が、その段の回路３〜５に入力され
た後に生成される。そのため、差分アンプ１１は、Ｄ／
Ａ変換結果が得られるまでの間、アナログ入力信号Ｖin
または前段の回路３，４の差分アンプ１１の出力をサン
プリングして保持する。
力信号Ｖinまたは前段の回路３，４の差分アンプ１１の
出力と、同じ段の回路３〜５のＤ／Ａコンバータ１０の
Ｄ／Ａ変換結果との差分を増幅する。Ｄ／Ａ変換結果
は、アナログ入力信号Ｖinまたは前段の回路３，４の差
分アンプ１１の出力が、その段の回路３〜５に入力され
た後に生成される。そのため、差分アンプ１１は、Ｄ／
Ａ変換結果が得られるまでの間、アナログ入力信号Ｖin
または前段の回路３，４の差分アンプ１１の出力をサン
プリングして保持する。
【００３８】従来は、図４に示すように、差分アンプ１
１のサンプリング時点（図示Ａ）と、同じ段の回路３〜
５のサブＡ／Ｄコンバータ９のサンプリング時点（図示
Ｂ）とを同じに設定していた。これは、同じ段の回路３
〜５において、差分アンプ１１のサンプル電圧とサブＡ
／Ｄコンバータ９のサンプル電圧とを等しくするためで
ある。両者のサンプル電圧に差が生じると、Ａ／Ｄ変換
精度が低下する。
１のサンプリング時点（図示Ａ）と、同じ段の回路３〜
５のサブＡ／Ｄコンバータ９のサンプリング時点（図示
Ｂ）とを同じに設定していた。これは、同じ段の回路３
〜５において、差分アンプ１１のサンプル電圧とサブＡ
／Ｄコンバータ９のサンプル電圧とを等しくするためで
ある。両者のサンプル電圧に差が生じると、Ａ／Ｄ変換
精度が低下する。
【００３９】本実施形態では、図５に示すように、差分
アンプ１１のサンプリング時点（図示Ａ）を、同じ段の
回路３〜５のサブＡ／Ｄコンバータ９のサンプリング時
点（図示Ｂ）よりも後に設定している。その結果、同じ
段の回路３〜５において、差分アンプ１１のサンプル電
圧とサブＡ／Ｄコンバータ９のサンプル電圧とに若干の
差が生じる。しかし、２段目および３段目の回路４，５
のビット構成は２ビットと小さいため、そのサンプル電
圧に生じる差はＬＳＢi に対してごく僅かである。従っ
て、そのサンプル電圧に生じる差によってＡ／Ｄ変換精
度が低下することはほとんどない。
アンプ１１のサンプリング時点（図示Ａ）を、同じ段の
回路３〜５のサブＡ／Ｄコンバータ９のサンプリング時
点（図示Ｂ）よりも後に設定している。その結果、同じ
段の回路３〜５において、差分アンプ１１のサンプル電
圧とサブＡ／Ｄコンバータ９のサンプル電圧とに若干の
差が生じる。しかし、２段目および３段目の回路４，５
のビット構成は２ビットと小さいため、そのサンプル電
圧に生じる差はＬＳＢi に対してごく僅かである。従っ
て、そのサンプル電圧に生じる差によってＡ／Ｄ変換精
度が低下することはほとんどない。
【００４０】また、前記したように、２〜４段目の各回
路４〜６のサブＡ／Ｄコンバータ９は１ビット以上の冗
長ビットを備える。その冗長ビットによってサンプル電
圧に生じる差が吸収されるため、Ａ／Ｄ変換精度の低下
を防止することができる。尚、サンプル電圧に生じる差
を吸収するのに要する冗長ビット数は１ビットもあれば
十分である。
路４〜６のサブＡ／Ｄコンバータ９は１ビット以上の冗
長ビットを備える。その冗長ビットによってサンプル電
圧に生じる差が吸収されるため、Ａ／Ｄ変換精度の低下
を防止することができる。尚、サンプル電圧に生じる差
を吸収するのに要する冗長ビット数は１ビットもあれば
十分である。
【００４１】このように、本実施形態によれば、以下の
作用および効果を得ることができる。 (1) 多段パイプライン構成をとることで、各段の回路３
〜５において、アナログ入力信号Ｖinまたは前段の回路
３，４の差分アンプ１１の出力と、その段の回路３〜５
のデジタル出力のＤ／Ａ変換結果との差分が、差分アン
プ１１によって増幅される。そのため、変換ビット数が
増大してＬＳＢが小さくなっても、サブＡ／Ｄコンバー
タ９を構成する各コンパレータ２１の分解能を実質的に
向上させることが可能になり、十分な変換精度が得られ
る。
作用および効果を得ることができる。 (1) 多段パイプライン構成をとることで、各段の回路３
〜５において、アナログ入力信号Ｖinまたは前段の回路
３，４の差分アンプ１１の出力と、その段の回路３〜５
のデジタル出力のＤ／Ａ変換結果との差分が、差分アン
プ１１によって増幅される。そのため、変換ビット数が
増大してＬＳＢが小さくなっても、サブＡ／Ｄコンバー
タ９を構成する各コンパレータ２１の分解能を実質的に
向上させることが可能になり、十分な変換精度が得られ
る。
【００４２】(2) 差分アンプ１１の特性が劣っている場
合でも、十分な変換精度が得られる。従って、前記した
およびの問題を回避することができる。すなわち、
差分アンプ１１をカスケード方式のオペアンプで構成す
る必要がない。また、差分アンプ１１の負帰還容量のバ
ラツキについてはそれほど留意しなくてもよいため、半
導体チップ３１に１層ポリシリコン構造を採用すること
ができる。その結果、Ａ／Ｄコンバータ１の消費電力お
よびコストを共に低減することができる。
合でも、十分な変換精度が得られる。従って、前記した
およびの問題を回避することができる。すなわち、
差分アンプ１１をカスケード方式のオペアンプで構成す
る必要がない。また、差分アンプ１１の負帰還容量のバ
ラツキについてはそれほど留意しなくてもよいため、半
導体チップ３１に１層ポリシリコン構造を採用すること
ができる。その結果、Ａ／Ｄコンバータ１の消費電力お
よびコストを共に低減することができる。
【００４３】(3) 差分アンプ１１のサンプリング時点
を、同じ段の回路３〜５のサブＡ／Ｄコンバータ９のサ
ンプリング時点よりも後に設定しているため、差分アン
プ１１のスルーレートを大きくする必要がない。つま
り、差分アンプ１１に要求されるスルーレート特性が緩
和される。従って、前記したの問題を回避することが
できる。
を、同じ段の回路３〜５のサブＡ／Ｄコンバータ９のサ
ンプリング時点よりも後に設定しているため、差分アン
プ１１のスルーレートを大きくする必要がない。つま
り、差分アンプ１１に要求されるスルーレート特性が緩
和される。従って、前記したの問題を回避することが
できる。
【００４４】(4) レファレンス電圧が安定化されるた
め、Ａ／Ｄコンバータ１の変換精度が向上する。従っ
て、前記したの問題を回避することができる。すなわ
ち、レファレンス抵抗Ｒを小さくする必要がないため、
レファレンス電圧線間に流れる貫通電流を小さくするこ
とが可能になり、消費電力を低減することができる。 (5) Ａ／Ｄコンバータ１をＣＭＯＳロジックで構成して
オンチップ化することができる。
め、Ａ／Ｄコンバータ１の変換精度が向上する。従っ
て、前記したの問題を回避することができる。すなわ
ち、レファレンス抵抗Ｒを小さくする必要がないため、
レファレンス電圧線間に流れる貫通電流を小さくするこ
とが可能になり、消費電力を低減することができる。 (5) Ａ／Ｄコンバータ１をＣＭＯＳロジックで構成して
オンチップ化することができる。
【００４５】尚、上記実施形態は、以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）４本のレファレンス電圧線Ｖrb1,Ｖrt1,Ｖrb2,Ｖ
rt2 をそれぞれ別個のコンデンサでデカップリングす
る。このようにすれば、レファレンス電圧がさらに安定
化する。
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）４本のレファレンス電圧線Ｖrb1,Ｖrt1,Ｖrb2,Ｖ
rt2 をそれぞれ別個のコンデンサでデカップリングす
る。このようにすれば、レファレンス電圧がさらに安定
化する。
【００４６】（２）１〜４段目の各回路３〜６毎に別個
のレファレンス電圧線を設ける。このようにすれば、レ
ファレンス電圧がさらに安定化する。 （３）サブＡ／Ｄコンバータ９をフラッシュ方式以外の
方法で具体化する。以上、各実施形態について説明した
が、各実施形態から把握できる請求項以外の技術的思想
について、以下にそれらの効果と共に記載する。
のレファレンス電圧線を設ける。このようにすれば、レ
ファレンス電圧がさらに安定化する。 （３）サブＡ／Ｄコンバータ９をフラッシュ方式以外の
方法で具体化する。以上、各実施形態について説明した
が、各実施形態から把握できる請求項以外の技術的思想
について、以下にそれらの効果と共に記載する。
【００４７】（イ）請求項１〜７のいずれか１項に記載
のアナログ−デジタル変換回路において、各段のビット
構成が８ビット以下であるアナログ−デジタル変換回
路。このようにすれば、Ａ／Ｄ変換精度が向上する。 （ロ）各段がアナログ−デジタル変換回路とデジタル−
アナログ変換回路と差分アンプとから成る多段パイプラ
イン構成をとり、奇数段と偶数段で別個のレファレンス
電圧線を備え、各レファレンス電圧線は高電位側配線と
低電位側配線から構成され、各レファレンス電圧線がそ
れぞれ別個にデカップリングされたアナログ−デジタル
変換回路。
のアナログ−デジタル変換回路において、各段のビット
構成が８ビット以下であるアナログ−デジタル変換回
路。このようにすれば、Ａ／Ｄ変換精度が向上する。 （ロ）各段がアナログ−デジタル変換回路とデジタル−
アナログ変換回路と差分アンプとから成る多段パイプラ
イン構成をとり、奇数段と偶数段で別個のレファレンス
電圧線を備え、各レファレンス電圧線は高電位側配線と
低電位側配線から構成され、各レファレンス電圧線がそ
れぞれ別個にデカップリングされたアナログ−デジタル
変換回路。
【００４８】このようにすれば、レファレンス電圧がさ
らに安定化する。
らに安定化する。
【００４９】
【発明の効果】以上詳述したように本発明によれば、多
段構成のアナログ−デジタル変換回路において差分アン
プに要求されるスルーレート特性を緩和することができ
る。
段構成のアナログ−デジタル変換回路において差分アン
プに要求されるスルーレート特性を緩和することができ
る。
【図１】一実施形態のブロック回路図。
【図２】一実施形態を構成するコンパレータの回路図。
【図３】一実施形態のレファレンス電圧線の接続関係を
示す回路図。
示す回路図。
【図４】従来のタイミングチャート。
【図５】一実施形態のタイミングチャート。
３…１段目の回路 ４…２段目の回路 ５…３段目の回路 ６…４段目の回路 ９…サブＡ／Ｄコンバータ １０…Ｄ／Ａコンバータ １１…差分アンプ Ｖrb1,Ｖrb2 …高電位側レファレンス電圧線 Ｖrt1,Ｖrt2 …低電位側レファレンス電圧線 ３３，３５…コンデンサ
Claims (7)
- 【請求項１】 最終段を除く各段がアナログ−デジタル
変換回路とデジタル−アナログ変換回路と差分アンプと
からなると共に最終段が少なくともアナログ−デジタル
変換回路からなる多段パイプライン構成をとり、任意の
段の差分アンプのサンプリング時点が、同じ段のアナロ
グ−デジタル変換回路のサンプリング時点よりも後に設
定されていることを特徴としたアナログ−デジタル変換
回路。 - 【請求項２】 前記任意の段の差分アンプのサンプリン
グ時点が、同じ段のアナログ−デジタル変換回路からデ
ジタル−アナログ変換回路にデータが転送された時点以
降に設定されていることを特徴とした請求項１に記載の
アナログ−デジタル変換回路。 - 【請求項３】 初段のビット構成が２段以降のそれよ
り、２ビット以上大きく設定されたことを特徴とした請
求項１又は２に記載のアナログ−デジタル変換回路。 - 【請求項４】 初段のビット構成が２段以降のそれより
２ビット以上大きく設定され、２段から最終段のビット
構成が等しく均等分割されたことを特徴とした請求項１
又は２に記載のアナログ−デジタル変換回路。 - 【請求項５】 前記各段のアナログ−デジタル変換回路
とデジタル−アナログ変換回路とに印加されるリファレ
ンス電圧が、リファレンス電圧線から直接供給されるこ
とを特徴とした請求項１乃至４のいずれか１項に記載の
アナログ−デジタル変換回路。 - 【請求項６】 前記初段にリファレンス電圧を印加する
リファレンス電圧線と、２段目にリファレンス電圧を印
加するリファレンス電圧線とを分離したことを特徴とす
る請求項１乃至４のいずれか１項に記載のアナログ−デ
ジタル変換回路。 - 【請求項７】 前記リファレンス電圧線がデカップリン
グされたことを特徴とする請求項５又は６に記載のアナ
ログ−デジタル変換回路。
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|---|---|---|---|
| JP2000151772A JP3138262B2 (ja) | 2000-05-23 | 2000-05-23 | アナログ−デジタル変換回路 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000151772A JP3138262B2 (ja) | 2000-05-23 | 2000-05-23 | アナログ−デジタル変換回路 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07224257A Division JP3086636B2 (ja) | 1995-08-31 | 1995-08-31 | アナログ−デジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349636A true JP2000349636A (ja) | 2000-12-15 |
| JP3138262B2 JP3138262B2 (ja) | 2001-02-26 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2000151772A Expired - Fee Related JP3138262B2 (ja) | 2000-05-23 | 2000-05-23 | アナログ−デジタル変換回路 |
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| JP (1) | JP3138262B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010068444A (ja) * | 2008-09-12 | 2010-03-25 | Asahi Kasei Electronics Co Ltd | パイプライン型ａ／ｄコンバータ及びパイプライン型ａ／ｄコンバータの制御方法 |
-
2000
- 2000-05-23 JP JP2000151772A patent/JP3138262B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010068444A (ja) * | 2008-09-12 | 2010-03-25 | Asahi Kasei Electronics Co Ltd | パイプライン型ａ／ｄコンバータ及びパイプライン型ａ／ｄコンバータの制御方法 |
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