JP2010226357A - Ａ／ｄ変換器およびその制御方法 - Google Patents
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Abstract
【課題】サンプルホールド回路を必要としない新規なパイプライン型のＡ／Ｄ変換器およびその制御方法の提供。
【解決手段】パイプライン型Ａ／Ｄ変換器であって、その初段のステージは、アナログ入力信号をサンプリングする回路と、そのサンプリング動作タイミングを決定するスイッチと、アナログ入力信号の値を反転する回路と、反転した値を第１のデジタル信号に変換するＡ／Ｄ変換回路と、アナログ入力信号の値を第１のデジタル信号の値に応じて調整する第１の調整回路とを備え、かつ前記Ａ／Ｄ変換回路は、調整後の第１のデジタル信号を第２のデジタル信号に変換し、さらに前記調整後の第１のデジタル信号を第２のデジタル信号の値に応じて調整する第２の調整回路と、調整後の第２のデジタル信号を他のステージに出力するスイッチとを備える。これによって従来のサンプルホールド回路を省略できるため、コンパクト化と省電力化、低ノイズ化を達成できる。
【選択図】 図１
Description
本発明は、デジタル機器の入力回路などに適用されるＡ／Ｄ変換器に係り、特に高速で動作するパイプライン型のＡ／Ｄ変換器（Ａ／Ｄコンバータ）およびその制御方法に関する。
従来のパイプライン型Ａ／Ｄコンバータは、例えば以下の特許文献１に示すようなものが提案されている。
図２４は、この特許文献１に記載された従来のパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。
このパイプライン型Ａ／Ｄコンバータは、アナログ入力信号ＡｉｎをＮビットのデジタル出力Ｄｏｕｔに変換するため、アナログ入力信号Ａｉｎをサンプルホールドする入力サンプルホールド回路（Ｓ／Ｈ）と、各ビットを決定するための縦列接続されたｋ個のステージＳ１、Ｓ２、…Ｓｋと、各ステージにおいて決定されたｎ桁のデジタル値ｄｊ（ｊは１、２、…ｋ）を格納するメモリ１０２と、メモリ１０２に格納されたデジタル値ｄｊ（ｊは１、２、…ｋ）に基づいてアナログ入力信号ＡｉｎのＡ／Ｄ変換値Ｄｏｕｔを演算する演算回路１０１とを有している。
図２４は、この特許文献１に記載された従来のパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。
このパイプライン型Ａ／Ｄコンバータは、アナログ入力信号ＡｉｎをＮビットのデジタル出力Ｄｏｕｔに変換するため、アナログ入力信号Ａｉｎをサンプルホールドする入力サンプルホールド回路（Ｓ／Ｈ）と、各ビットを決定するための縦列接続されたｋ個のステージＳ１、Ｓ２、…Ｓｋと、各ステージにおいて決定されたｎ桁のデジタル値ｄｊ（ｊは１、２、…ｋ）を格納するメモリ１０２と、メモリ１０２に格納されたデジタル値ｄｊ（ｊは１、２、…ｋ）に基づいてアナログ入力信号ＡｉｎのＡ／Ｄ変換値Ｄｏｕｔを演算する演算回路１０１とを有している。
また、図２５によれば、サンプルホールド回路Ｓ／ＨとステージＳ１の回路２４０３は、アナログ連続入力信号Ａｉｎに基づいてアナログ出力Ｖｏｕｔを出力する回路であって、Ａｉｎに基づいてその値をステージ１へ転送するためのサンプルキャップＣａｐ２５０６ｃと、前記サンプルホールド回路Ｓ／Ｈの出力であり、サンプルキャップＣａｐ２５０６ｃに離散化されたＡｉｎに基づいたその値を後段へ転送するためのサンプルキャップＣＡＰ２５０６ａ、Ｃａｐ２５０６ｂと、離散化されたＡｉｎに基づいたその値をＡ／Ｄ変換するＡ／Ｄ変換回路２５０２と、サンプルキャップＣａｐ２５０６ｂの出力をそれぞれ所定の多値出力に振り分ける多値出力回路２５０７と、Ａｉｎに基づいてその値をステージＳ１へ転送するための増幅器２５１０と、サンプルホールド回路Ｓ／Ｈの出力であり、サンプルキャップＣａｐ２５０６ｃに離散化されたＡｉｎに基づいたその値をＡ／Ｄ変換回路２５０２のデジタル出力のビット数に応じた所定のゲインＧで増幅する増幅器２５０３とを有している。
パイプライン型Ａ／Ｄ変換器では、増幅器２５０３のゲインＧを、入力されたＡ／Ｄ変換回路２５０２のデジタル出力信号ｄｊの桁数がｎのとき、２の（ｎ−１）乗としなければならない。
パイプライン型Ａ／Ｄ変換器では、増幅器２５０３のゲインＧを、入力されたＡ／Ｄ変換回路２５０２のデジタル出力信号ｄｊの桁数がｎのとき、２の（ｎ−１）乗としなければならない。
なお、図２５に示されている各アナログスイッチＳＷ２５０５ａ、ＳＷ２５０５ｂ、ＳＷ２５０５ｃ、ＳＷ２５０５ｄ、ＳＷ２５０５ｅ、ＳＷ２５０５ｆ、ＳＷ２５０５ｇ、ＳＷ２５０５ｈ、ＳＷ２５０５ｉ、ＳＷ２５０５ｊ、ＳＷ２５０５ｊ、ＳＷ２５０５ｋ、ＳＷ２５０５ｌは図示しない制御回路により、開閉動作を行う。
図２５において、クロックφ１とφ２は、共に信号値Ｈｉｇｈ（Ｈ）とならない区間を持つノンオーバーラップクロックであり、クロックがＨのときに該アナログスイッチがオン状態となり、クロックが信号値Ｌｏｗ（Ｌ）のときに該アナログスイッチがオフ状態となる。
図２５において、クロックφ１とφ２は、共に信号値Ｈｉｇｈ（Ｈ）とならない区間を持つノンオーバーラップクロックであり、クロックがＨのときに該アナログスイッチがオン状態となり、クロックが信号値Ｌｏｗ（Ｌ）のときに該アナログスイッチがオフ状態となる。
すなわち、クロックφ２がＨであるとき、図２５のサンプルホールド回路Ｓ／Ｈはサンプル動作を行い、ステージＳ１はホールド動作を行う。クロックφ２がＨであるとき、アナログスイッチＳＷ２５０５ｌがオンされてアナログ連続入力信号ＡｉｎがサンプルキャップＣａｐ２５０６ｃに導かれる。さらに、アナログスイッチ２５０５ｊがオンするので、サンプルキャップＣａｐ２５０６ｃに電荷がチャージされてサンプル動作が行われる。また、クロックφ２がＨであるとき、アナログスイッチＳＷ２５０５ｂ、２５０５ｅのオンにより１周期前にサミングノード２５０４に保存された電荷に対し、サンプルキャップＣａｐ２５０６ａ、２５０６ｂで公知の方法により演算が行われ、ステージＳ２に転送される。転送の結果、アナログ出力信号Ｖｏｕｔが目標値としてステージＳ２に出力される。
一方、クロックφ１がＨであるとき、図２５のサンプルホールド回路Ｓ／Ｈはホールド動作を行い、ステージＳ１はサンプル動作を行う。クロックφ１がＨであるとき、アナログスイッチＳＷ２５０５ｋのオンにより、前記クロックφ２においてサンプルキャップ２Ｃａｐ５０６ｃにサンプルされた電荷がステージＳ１に転送される。また、クロックφ１がＨであるとき、アナログスイッチＳＷ２５０５ｃがオンされて、前記クロックφ２においてサンプルキャップＣａｐ２５０６ｃにサンプルされた電荷がサンプルキャップＣａｐ２５０６ａに導かれる。また、アナログスイッチＳＷ２５０５ｄがオンされて、前記クロックφ２においてサンプルキャップＣａｐ２５０６ｃにサンプルされた電荷がサンプルキャップＣａｐ２５０６ｂに導かれる。さらに、アナログスイッチＳＷ２５０５ａがオンするので、サンプルキャップＣａｐ２５０６ａ、２５０６ｂに電荷がチャージされてサンプル動作が行われる。さらに、アナログスイッチＳＷ２５０５ｉがオンされて、前記クロックφ２においてサンプルキャップＣａｐ２５０６ｃにサンプルされた電荷がＡ／Ｄ変換回路２５０２に導かれる。
以上、図２５のステージＳ１は１．５ｂｉｔのＡ／Ｄ変換回路２５０２を含むステージの構成について説明した。（ｍ＋０．５）ｂｉｔＡ／Ｄ変換器（ｍは自然数）の場合は、コンパレータが（２の（ｍ＋１）乗−２）個必要であり、その基準電圧は（±１、±３、±５、…、±（２の（ｍ＋１）乗−３））／（２の（ｍ＋１）乗）としなければならない。また、（ｍ＋０．５）ｂｉｔＡ／Ｄ変換器（ｍは自然数）の場合は、アナログスイッチＳＷ２５０５ｄ〜２５０５ｈと、サンプルキャップＣａｐ２５０６ｂと、多値出力回路２５０７を含む回路構成２５０９＿２を、（２のｍ乗−１）個、図中に示すノード２５０８とサミングノード２５０４の間に並列に接続しなければならない。
また、ステージＳ２、ステージＳ３、…ステージＳｋの回路構成は全てステージＳ１と同じであり、各アナログスイッチを動作させるクロックはステージＳ１、ステージＳ３、…の奇数番目のステージは同じであり、ステージＳ２、ステージＳ４、…の偶数番目のステージはステージＳ１のクロックφ１をクロックφ２に、クロックφ２をクロックφ１にしたものである。
また、ステージＳ２、ステージＳ３、…ステージＳｋの回路構成は全てステージＳ１と同じであり、各アナログスイッチを動作させるクロックはステージＳ１、ステージＳ３、…の奇数番目のステージは同じであり、ステージＳ２、ステージＳ４、…の偶数番目のステージはステージＳ１のクロックφ１をクロックφ２に、クロックφ２をクロックφ１にしたものである。
このように従来のパイプライン型Ａ／Ｄコンバータは、サンプルホールド回路Ｓ／Ｈの出力であってサンプルキャップｃａｐ２５０６ｃで離散化されたアナログ連続入力信号Ａｉｎに基づいたその値を、ステージＳ１のサンプルキャップｃａｐ２５０６ａ、２５０６ｂと、Ａ／Ｄ変換回路２５０２との２経路に転送している。特にアナログ連続入力信号Ａｉｎが高周波帯域成分を含む場合、サンプルホールド回路Ｓ／Ｈでアナログ連続入力信号Ａｉｎを離散化する必要がある。
そのため、従来のパイプライン型Ａ／Ｄコンバータでは、このサンプルホールド回路Ｓ／Ｈが必要となっているが、このサンプルホールド回路Ｓ／Ｈを備えることによってコンバータ全体の消費電力やレイアウトエリアの増大、およびノイズの増大を招くという不都合がある。
そこで本発明はこれらの課題を解決するために案出されたものであり、その目的はサンプルホールド回路を必要としない新規なパイプライン型のＡ／Ｄ変換器およびその制御方法を提供することを目的とする。
そこで本発明はこれらの課題を解決するために案出されたものであり、その目的はサンプルホールド回路を必要としない新規なパイプライン型のＡ／Ｄ変換器およびその制御方法を提供することを目的とする。
前記課題を解決するために第１の発明は、
ステージを複数多段に備え、前記ステージは、アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力する、Ａ／Ｄ変換器であって、
前記複数のステージのうち少なくとも初段のステージは、
前記アナログ入力信号をサンプリングキャパシタにサンプリングするサンプリング回路と、前記サンプリング回路のサンプリング動作タイミングを決定するタイミング切替スイッチと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を反転する反転回路と、前記反転した値を第１のデジタル信号に変換して出力するＡ／Ｄ変換回路と、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を、前記第１のデジタル信号の値に応じて調整する第１のサンプリング値調整回路とを備え、かつ前記Ａ／Ｄ変換回路は、前記第１のサンプリング値調整回路による調整後の信号を第２のデジタル信号に変換し、さらに前記第１のサンプリング値調整回路による調整後の信号を前記第２のデジタル信号の値に応じて調整する第２のサンプリング値調整回路と、前記第２のサンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチと、を備えることを特徴とするＡ／Ｄ変換器である。
ステージを複数多段に備え、前記ステージは、アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力する、Ａ／Ｄ変換器であって、
前記複数のステージのうち少なくとも初段のステージは、
前記アナログ入力信号をサンプリングキャパシタにサンプリングするサンプリング回路と、前記サンプリング回路のサンプリング動作タイミングを決定するタイミング切替スイッチと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を反転する反転回路と、前記反転した値を第１のデジタル信号に変換して出力するＡ／Ｄ変換回路と、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を、前記第１のデジタル信号の値に応じて調整する第１のサンプリング値調整回路とを備え、かつ前記Ａ／Ｄ変換回路は、前記第１のサンプリング値調整回路による調整後の信号を第２のデジタル信号に変換し、さらに前記第１のサンプリング値調整回路による調整後の信号を前記第２のデジタル信号の値に応じて調整する第２のサンプリング値調整回路と、前記第２のサンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチと、を備えることを特徴とするＡ／Ｄ変換器である。
また、第２の発明は、
第１の発明において、前記初段のステージは、前記サンプリングキャパシタが接続され、前記サンプリング回路によってサンプリングされた前記アナログ入力信号を保存するサミングノードをさらに含み、前記Ａ／Ｄ変換回路は、前記サミングノードにかかる電圧をＡ／Ｄ変換することを特徴とするＡ／Ｄ変換器である。
また、第３の発明は、
第１または第２の発明において、前記反転回路は、サンプリング時は前記アナログ入力信号を前記サンプリング回路に入力し、反転時は基準電圧を前記サンプリング回路に入力して、前記サンプリングキャパシタの電荷を反転させることを特徴とするＡ／Ｄ変換器である。
また、第４の発明は、
第１乃至第３の発明において、前記後段のステージの構成は、前記初段のステージの構成と同じであることを特徴とするＡ／Ｄ変換器である。
第１の発明において、前記初段のステージは、前記サンプリングキャパシタが接続され、前記サンプリング回路によってサンプリングされた前記アナログ入力信号を保存するサミングノードをさらに含み、前記Ａ／Ｄ変換回路は、前記サミングノードにかかる電圧をＡ／Ｄ変換することを特徴とするＡ／Ｄ変換器である。
また、第３の発明は、
第１または第２の発明において、前記反転回路は、サンプリング時は前記アナログ入力信号を前記サンプリング回路に入力し、反転時は基準電圧を前記サンプリング回路に入力して、前記サンプリングキャパシタの電荷を反転させることを特徴とするＡ／Ｄ変換器である。
また、第４の発明は、
第１乃至第３の発明において、前記後段のステージの構成は、前記初段のステージの構成と同じであることを特徴とするＡ／Ｄ変換器である。
また、第５の発明は、
ステージを複数備え、前記ステージは、アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力する、Ａ／Ｄ変換器であって、
前記複数のステージのうち少なくとも初段のステージは、
前記アナログ入力信号をサンプリングキャパシタにサンプリングするサンプリング回路と、前記サンプリング回路のサンプリング動作タイミングを決定するタイミング切替スイッチと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を反転する反転回路と、増幅器を含み、前記反転した値を第１のデジタル信号に変換して出力するＡ／Ｄ変換部と、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を前記第１のデジタル信号の値に応じて調整する第１のサンプリング値調整回路とを備え、かつ前記Ａ／Ｄ変換部は前記第１のサンプリング値調整回路による調整後の信号を第２のデジタル信号に変換するようになっており、さらに前記第１のサンプリング値調整回路による調整後の信号を前記第２のデジタル信号の値に応じて調整する第２のサンプリング値調整回路と、前記第２のサンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチとを備え、前記増幅器は、前記第２のサンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する際にその信号をバッファリングすることを特徴とするＡ／Ｄ変換器。
ステージを複数備え、前記ステージは、アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力する、Ａ／Ｄ変換器であって、
前記複数のステージのうち少なくとも初段のステージは、
前記アナログ入力信号をサンプリングキャパシタにサンプリングするサンプリング回路と、前記サンプリング回路のサンプリング動作タイミングを決定するタイミング切替スイッチと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を反転する反転回路と、増幅器を含み、前記反転した値を第１のデジタル信号に変換して出力するＡ／Ｄ変換部と、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を前記第１のデジタル信号の値に応じて調整する第１のサンプリング値調整回路とを備え、かつ前記Ａ／Ｄ変換部は前記第１のサンプリング値調整回路による調整後の信号を第２のデジタル信号に変換するようになっており、さらに前記第１のサンプリング値調整回路による調整後の信号を前記第２のデジタル信号の値に応じて調整する第２のサンプリング値調整回路と、前記第２のサンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチとを備え、前記増幅器は、前記第２のサンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する際にその信号をバッファリングすることを特徴とするＡ／Ｄ変換器。
第６の発明は、
Ａ／Ｄ変換とＤ／Ａ変換を行うステージを複数多段に備えたパイプライン型のＡ／Ｄ変換器の制御方法であって、前記ステージのうち少なくとも初段のステージにおける処理を、
アナログ入力信号をタイミング切替スイッチによりサンプリング回路のサンプリングキャパシタにサンプリングするサンプルフェイズと、前記サンプリングキャパシタにサンプリングした前記アナログ入力信号を反転回路で反転すると共に、反転した値をＡ／Ｄ変換回路で第１のデジタル出力信号に変換して出力するコンパレート第１フェイズと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を第１のサンプリング値調整回路によって第１のデジタル信号の値に応じて調整すると共に、調整した第１のデジタル信号を前記Ａ／Ｄ変換回路で第２のデジタル出力信号に変換して出力するコンパレート第２フェイズと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を第２のサンプリング値調整回路によって前記第２のデジタル信号の値に応じて調整すると共に、調整したアナログ信号を後段の他のステージに出力するホールドフェイズとの順に切り替えて繰り返し行うことを特徴とするＡ／Ｄ変換器の制御方法である。
Ａ／Ｄ変換とＤ／Ａ変換を行うステージを複数多段に備えたパイプライン型のＡ／Ｄ変換器の制御方法であって、前記ステージのうち少なくとも初段のステージにおける処理を、
アナログ入力信号をタイミング切替スイッチによりサンプリング回路のサンプリングキャパシタにサンプリングするサンプルフェイズと、前記サンプリングキャパシタにサンプリングした前記アナログ入力信号を反転回路で反転すると共に、反転した値をＡ／Ｄ変換回路で第１のデジタル出力信号に変換して出力するコンパレート第１フェイズと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を第１のサンプリング値調整回路によって第１のデジタル信号の値に応じて調整すると共に、調整した第１のデジタル信号を前記Ａ／Ｄ変換回路で第２のデジタル出力信号に変換して出力するコンパレート第２フェイズと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を第２のサンプリング値調整回路によって前記第２のデジタル信号の値に応じて調整すると共に、調整したアナログ信号を後段の他のステージに出力するホールドフェイズとの順に切り替えて繰り返し行うことを特徴とするＡ／Ｄ変換器の制御方法である。
また、第７の発明は、
Ａ／Ｄ変換とＤ／Ａ変換を行うステージを複数多段に備えたパイプライン型のＡ／Ｄ変換器の制御方法であって、前記ステージのうち少なくとも初段のステージにおける処理を、
アナログ入力信号をタイミング切替スイッチによりサンプリング回路のサンプリングキャパシタにサンプリングするサンプルフェイズと、前記サンプリングキャパシタにサンプリングした前記アナログ入力信号を反転回路で反転すると共に、反転した値をＡ／Ｄ変換回路で第１のデジタル出力信号に変換して出力するコンパレート第１フェイズと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を第１のサンプリング値調整回路によって第１のデジタル信号の値に応じて調整すると共に、調整した第１のデジタル信号を前記Ａ／Ｄ変換回路で第２のデジタル出力信号に変換して出力するコンパレート第２フェイズと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を第２のサンプリング値調整回路によって前記第２のデジタル信号の値に応じて調整すると共に、調整したアナログ信号を後段の他のステージに出力するホールドフェイズとの順に切り替えて繰り返し行い、かつ、前記第２のサンプリング値調整回路による調整後のアナログ信号を後段の他のステージに出力する際に前記Ａ／Ｄ変換回路の増幅器でその信号をバッファリングすることを特徴とするＡ／Ｄ変換器の制御方法である。
Ａ／Ｄ変換とＤ／Ａ変換を行うステージを複数多段に備えたパイプライン型のＡ／Ｄ変換器の制御方法であって、前記ステージのうち少なくとも初段のステージにおける処理を、
アナログ入力信号をタイミング切替スイッチによりサンプリング回路のサンプリングキャパシタにサンプリングするサンプルフェイズと、前記サンプリングキャパシタにサンプリングした前記アナログ入力信号を反転回路で反転すると共に、反転した値をＡ／Ｄ変換回路で第１のデジタル出力信号に変換して出力するコンパレート第１フェイズと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を第１のサンプリング値調整回路によって第１のデジタル信号の値に応じて調整すると共に、調整した第１のデジタル信号を前記Ａ／Ｄ変換回路で第２のデジタル出力信号に変換して出力するコンパレート第２フェイズと、前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を第２のサンプリング値調整回路によって前記第２のデジタル信号の値に応じて調整すると共に、調整したアナログ信号を後段の他のステージに出力するホールドフェイズとの順に切り替えて繰り返し行い、かつ、前記第２のサンプリング値調整回路による調整後のアナログ信号を後段の他のステージに出力する際に前記Ａ／Ｄ変換回路の増幅器でその信号をバッファリングすることを特徴とするＡ／Ｄ変換器の制御方法である。
本発明のＡ／Ｄ変換器は、従来のパイプライン型のＡ／Ｄコンバータのようなサンプルホールド回路を用いることなく、従来と同等以上のＡ／Ｄ変換機能を発揮できる。
この結果、消費電力やレイアウトエリアの増大、およびノイズの増大を回避でき、コンパクトで省電力および低ノイズ化を達成することができる。
この結果、消費電力やレイアウトエリアの増大、およびノイズの増大を回避でき、コンパクトで省電力および低ノイズ化を達成することができる。
以下、本発明の実施の一形態を添付図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明に係るパイプライン型のＡ／Ｄ変換器１００の第１の実施の形態を示したブロック図である。
図示するようにこのＡ／Ｄ変換器１００は、アナログ連続入力信号ＡｉｎをＮビットのデジタル出力信号Ｄｏｕｔに変換して出力するものである。
このＡ／Ｄ変換器１００は、各ビットを決定するための縦列接続されたｋ個のステージＦＳ１、Ｓ２…Ｓｋと、これら各ステージＦＳ１〜Ｓｋにおいて決定された２桁のデジタル出力信号ｄｉｊ（ｉは１〜ｋ、ｊは１〜ｎ）を格納するメモリ１０２と、このメモリ１０２に格納されたデジタル出力信号ｄｉｊに基づいてアナログ連続入力信号ＡｉｎのＡ／Ｄ変換値をデジタル出力信号Ｄｏｕｔを演算する演算回路１０１と、から主に構成されている。
（第１の実施形態）
図１は、本発明に係るパイプライン型のＡ／Ｄ変換器１００の第１の実施の形態を示したブロック図である。
図示するようにこのＡ／Ｄ変換器１００は、アナログ連続入力信号ＡｉｎをＮビットのデジタル出力信号Ｄｏｕｔに変換して出力するものである。
このＡ／Ｄ変換器１００は、各ビットを決定するための縦列接続されたｋ個のステージＦＳ１、Ｓ２…Ｓｋと、これら各ステージＦＳ１〜Ｓｋにおいて決定された２桁のデジタル出力信号ｄｉｊ（ｉは１〜ｋ、ｊは１〜ｎ）を格納するメモリ１０２と、このメモリ１０２に格納されたデジタル出力信号ｄｉｊに基づいてアナログ連続入力信号ＡｉｎのＡ／Ｄ変換値をデジタル出力信号Ｄｏｕｔを演算する演算回路１０１と、から主に構成されている。
ステージＦＳ１〜Ｓｋは互いに直列（シリアル）に多段に接続されており、各々入力されるアナログ入力信号Ｖｉｎに基づいて２桁のデジタル出力信号ｄｉｊをメモリ１０２に送出する。また、これら各ステージＦＳ１〜Ｓｋでは、入力されたアナログ入力信号Ｖｉｎがデジタル出力信号ｄｉｊのＤ／Ａ変換結果に基づいて変換され、アナログ出力信号Ｖｏｕｔとして次のステージに出力される。
メモリ１０２は、ｋ個のステージＦＳ１〜Ｓｋの各々から２桁のデジタル出力信号ｄｉｊを入力し、格納する。このため、メモリ１０２には、少なくとも、２ビットのアドレスを（ｋ×ｎ）個格納できる半導体メモリ等が用いられる。
演算回路１０１は、メモリ１０２に格納されたデジタル出力信号ｄｉｊに基づいて演算し、Ｎ桁のデジタル出力信号Ｄｏｕｔを出力する。デジタル出力信号Ｄｏｕｔを算出するための演算は、次のように行われる。
メモリ１０２は、ｋ個のステージＦＳ１〜Ｓｋの各々から２桁のデジタル出力信号ｄｉｊを入力し、格納する。このため、メモリ１０２には、少なくとも、２ビットのアドレスを（ｋ×ｎ）個格納できる半導体メモリ等が用いられる。
演算回路１０１は、メモリ１０２に格納されたデジタル出力信号ｄｉｊに基づいて演算し、Ｎ桁のデジタル出力信号Ｄｏｕｔを出力する。デジタル出力信号Ｄｏｕｔを算出するための演算は、次のように行われる。
すなわち、演算回路１０１は、ステージＳｋのデジタル出力ｄｋｎにおいて、ｄｋｎの最上位の桁と、ｄｋ（ｎ−１）の最下位の桁を２進法で加算する。さらに、加算の結果（加算値）に基づいて、ｄｋ（ｎ−１）の最上位桁と、ｄｋ（ｎ−２）の最下位桁を、同じく２進法で加算する。また、ステージ間の処理も同様で、加算の結果（加算値）に基づいて、ｄｋ１の最上位桁と、ｄ（ｋ−１）ｎの最下位桁を、同じく２進法で加算する。
このような処理を繰り返し、ステージＦＳ１のデジタル出力ｄ１１の最下位桁とステージＳ１のデジタル出力ｄ１２の最上位桁までを足し合わせる。足し合わされた最終的な結果は、デジタル出力信号Ｄｏｕｔとして出力される。
このような処理を繰り返し、ステージＦＳ１のデジタル出力ｄ１１の最下位桁とステージＳ１のデジタル出力ｄ１２の最上位桁までを足し合わせる。足し合わされた最終的な結果は、デジタル出力信号Ｄｏｕｔとして出力される。
図２は、このようなデジタル出力信号Ｄｏｕｔを算出する演算を例示するための図である。図２の例では、４個のステージがあって、各ステージが、２桁のデジタル出力ｄ１１、ｄ１２、ｄ２１、ｄ２２、ｄ３１、ｄ３２、ｄ４１、ｄ４２をそれぞれ図１に示したメモリ１０２に出力するものとする。より具体的には、デジタル出力ｄ１１、ｄ１２、ｄ２１、ｄ２２、ｄ３１、ｄ３２、ｄ４１、ｄ４２の値を、以下のように定める。
ｄ１１＝０１、ｄ１２＝１０、ｄ２１＝００、ｄ２２＝０１、ｄ３１＝０１、ｄ３２＝１０、ｄ４１＝００、ｄ４２＝１０
図２の例では、隣接するデジタル出力によって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Ｄｏｕｔとして、「１００１０００１０」の値が得られる。
ｄ１１＝０１、ｄ１２＝１０、ｄ２１＝００、ｄ２２＝０１、ｄ３１＝０１、ｄ３２＝１０、ｄ４１＝００、ｄ４２＝１０
図２の例では、隣接するデジタル出力によって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Ｄｏｕｔとして、「１００１０００１０」の値が得られる。
（ステージＳ１の回路構成）
次に、図３は、前述したｋ個のステージＦＳ１〜Ｓｋのうち、少なくとも初段に位置するステージＦＳ１の回路構成を示したものであり、本発明のパイプライン型のＡ／Ｄ変換器１００における新規で特徴をなす部分である。なお、このステージＦＳ１〜Ｓｋの各々は、同一の回路構成を有しているから、図３によるステージＦＳ１の説明を、全てのステージＦＳ１〜Ｓｋの説明に代えるものとする。したがって、この初段のステージＦＳ１〜Ｓｋの後段に位置するステージＳ２〜Ｓｋの入力は、図３においてアナログ連続入力信号Ａｉｎを、前段で離散化されたアナログ離散入力信号Ｖｉｎに置き換えたものとする。また、任意のステージＳｋの回路構成に、従来技術と同じ構造を用いても良い。
図示するようにこのステージＦＳ１は、アナログ連続入力信号Ａｉｎを入力し、デジタル出力信号ｄ１１、ｄ１２を出力すると共に、後段のステージ２にアナログ離散出力信号Ｖｏｕｔを出力するものである。
次に、図３は、前述したｋ個のステージＦＳ１〜Ｓｋのうち、少なくとも初段に位置するステージＦＳ１の回路構成を示したものであり、本発明のパイプライン型のＡ／Ｄ変換器１００における新規で特徴をなす部分である。なお、このステージＦＳ１〜Ｓｋの各々は、同一の回路構成を有しているから、図３によるステージＦＳ１の説明を、全てのステージＦＳ１〜Ｓｋの説明に代えるものとする。したがって、この初段のステージＦＳ１〜Ｓｋの後段に位置するステージＳ２〜Ｓｋの入力は、図３においてアナログ連続入力信号Ａｉｎを、前段で離散化されたアナログ離散入力信号Ｖｉｎに置き換えたものとする。また、任意のステージＳｋの回路構成に、従来技術と同じ構造を用いても良い。
図示するようにこのステージＦＳ１は、アナログ連続入力信号Ａｉｎを入力し、デジタル出力信号ｄ１１、ｄ１２を出力すると共に、後段のステージ２にアナログ離散出力信号Ｖｏｕｔを出力するものである。
このステージＦＳ１は、入力されたアナログ連続入力信号ＡｉｎをサンプリングするサンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃと、アナログ入力信号Ａｉｎをデジタル出力信号ｄ１１、ｄ１２に変換するＡ／Ｄ変換回路３０２と、サンプルキャップＣａｐ３０６ｂの出力を所定の多値出力に振り分ける第１の多値出力回路３０７Ａと、サンプルキャップＣａｐ３０６ｃの出力を所定の多値出力に振り分ける第２の多値出力回路３０７Ｂと、アナログ入力信号Ａｉｎに基づいた値をＡ／Ｄ変換回路３０２のデジタル出力の数に応じた所定のゲインＧで増幅する増幅器３０３とから主に構成されている。なお、一般にパイプライン型Ａ／Ｄ変換器では、増幅器３０３のゲインＧを、入力されたＡ／Ｄ変換回路３０２のデジタル出力信号ｄｉｊの数がｎのとき、２の（ｎ−１）乗としなければならない。また、サンプルキャップＣａｐ３０６ａと３０６ｂの容量は共にＣであり、サンプルキャップＣａｐ３０６ｃはその容量が倍の２Ｃである。また、図中に符号３０４を付して示した箇所は、サミングノードであり、電荷を保存することができる。
また、このステージＦＳ１は、クロックφ１にしたがって開閉するアナログスイッチＳＷ３０５ｃ、クロックφ２にしたがって開閉するアナログスイッチＳＷ３０５ｂ、クロックφＨにしたがって開閉するアナログスイッチＳＷ３０５ｆ、３０５ｇ、クロックφＳにしたがって開閉するアナログスイッチＳＷ３０５ａ、３０５ｄ、３０５ｅ、３０５ｎ、クロックφＣにしたがって開閉するアナログスイッチＳＷ３０５ｏを有している。
第１の多値出力回路３０７Ａに含まれるアナログスイッチＳＷ３０５ｈ、３０５ｉ、３０５ｊの開閉は、Ａ／Ｄ変換回路３０２の出力結果にしたがって行われ、第２の多値出力回路３０７Ｂに含まれるアナログスイッチＳＷ３０５ｋ、３０５ｌ、３０５ｍの開閉は、Ａ／Ｄ変換回路３０２の出力結果にしたがって行われる。
この第１の多値出力回路３０７Ａは、デジタル出力信号ｄ１２をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能し、第２の多値出力回路３０７Ｂはデジタル出力信号ｄ１１をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。
また、本実施の形態では制御回路３０１をさらに有し、この制御回路３０１から前記各アナログスイッチＳＷを開閉制御するための７種類のクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２が出力される。
この第１の多値出力回路３０７Ａは、デジタル出力信号ｄ１２をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能し、第２の多値出力回路３０７Ｂはデジタル出力信号ｄ１１をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。
また、本実施の形態では制御回路３０１をさらに有し、この制御回路３０１から前記各アナログスイッチＳＷを開閉制御するための７種類のクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２が出力される。
図５は、この７種類のクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２の出力タイミングを説明するためのタイミングチャートであり、縦軸に信号値Ｈｉｇｈ（Ｈ）、Ｌｏｗ（Ｌ）を、横軸に時間ｔを示している。そして、図５（ａ）は、クロックφ１のタイミングチャートであり、図５（ｂ）は、クロックφ２のタイミングチャートである。また、図５（ｃ）はクロックφＨのタイミングチャートであり、図５（ｄ）はクロックφＳのタイミングチャートである。さらに、図５（ｅ）はクロックφＣのタイミングチャートであり、図５（ｆ）はクロックφＣ１のタイミングチャート、図５（ｇ）はクロックφＣ２のタイミングチャートである。
本発明のＡ／Ｄ変換器１００では、クロックφＳがＨである期間がサンプルフェイズとなり、また、クロックφＣがＨである期間がコンパレートフェイズとなる。そして、このコンパレートフェイズに含まれるクロックφＣ１がＨである区間がコンパレート第１フェイズであり、クロックφＣ２がＨである区間がコンパレート第２フェイズである。また、クロックφ２がＨである区間がホールドフェイズとなる。
また、図中に示したｔ１、ｔ２、ｔ３、ｔ４は、いずれもこのＡ／Ｄ変換器１００の動作タイミングを示すものであって、ｔ１はサンプルフェイズに含まれる任意のタイミングである。また、ｔ２はコンパレート第１フェイズに含まれる任意のタイミングである。また、ｔ３はコンパレート第２フェイズに含まれる任意のタイミングである。また、ｔ４はホールドフェイズに含まれる任意のタイミングである。
また、本実施の形態では、クロックφ１の立ち上がりと、クロックφＳの立ち上がりが同時であり、クロックφ１の立ち下がりと、クロックφＣの立ち下がりが同時である。また、クロックφＳとクロックφＣは、同時にＨにならないノンオーバーラップクロックとなっている。また、クロックφＣの立ち上がりとクロックφＣ１の立ち上がりが同時であり、クロックφＣの立ち下がりとクロックφＣ２の立ち下がりが同時である。また、クロックφＣ１とクロックφＣ２は、同時にＨにならないノンオーバーラップクロックとなっている。また、クロックφＨの立ち上がりとクロックφＣの立ち上がりが同時であり、クロックφＨの立ち下がりとクロックφ２の立ち下がりが同時である。なお、クロックφ１とクロックφ２は、従来技術と同様に同時にＨにならないノンオーバーラップクロックとなっている。
次に、図４は、このＡ／Ｄ変換回路３０２の一例を説明するためのブロック図である。
符号４０２はサミングノードであり、このサミングノード４０２には、図３のサミングノード３０４の電圧が印加されるものとする。
このＡ／Ｄ変換回路３０２は、サンプリングトリガφＣ１を入力し、サンプリングトリガφＣ１の立下がりに同期してサミングノード４０２の電圧と、予め設定されている基準電圧（１／８）Ｖｒ、（−１／８）Ｖｒとを比較し、結果をデジタル出力信号ｄ１１として出力する。
符号４０２はサミングノードであり、このサミングノード４０２には、図３のサミングノード３０４の電圧が印加されるものとする。
このＡ／Ｄ変換回路３０２は、サンプリングトリガφＣ１を入力し、サンプリングトリガφＣ１の立下がりに同期してサミングノード４０２の電圧と、予め設定されている基準電圧（１／８）Ｖｒ、（−１／８）Ｖｒとを比較し、結果をデジタル出力信号ｄ１１として出力する。
サミングノード４０２の電圧が（１／８）Ｖｒより大きい場合はデジタル出力信号ｄ１１＝００を出力し、サミングノード４０２の電圧が（−１／８）Ｖｒより大きく、（１／８）Ｖｒより小さい場合はデジタル出力信号ｄ１１＝０１を出力し、サミングノード４０２の電圧が（−１／８）Ｖｒより小さい場合はデジタル出力信号ｄ１１＝１０を出力する。デジタル出力信号ｄ１１は、多値出力回路３０７Ｂに入力されてＳＷ３０５ｋ〜３０５ｍを制御する。
また、このＡ／Ｄ変換回路３０２は、サンプリングトリガφＣ２を入力し、サンプリングトリガφＣ２の立下がりに同期してサミングノード４０２の電圧と、予め設定されている基準電圧（１／８）Ｖｒ、（−１／８）Ｖｒとを比較し、結果をデジタル出力信号ｄ１２として出力する。
サミングノード４０２の電圧が（１／８）Ｖｒより大きい場合はデジタル出力信号ｄ１２＝００を出力し、サミングノード４０２の電圧が（−１／８）Ｖｒより大きく、（１／８）Ｖｒより小さい場合はデジタル出力信号ｄ１２＝０１を出力し、サミングノード４０２の電圧が（−１／８）Ｖｒより小さい場合はデジタル出力信号ｄ１２＝１０を出力する。デジタル出力信号ｄ１２は、多値出力回路３０７Ａに入力されてＳＷ３０５ｈ〜３０５ｊを制御する。
サミングノード４０２の電圧が（１／８）Ｖｒより大きい場合はデジタル出力信号ｄ１２＝００を出力し、サミングノード４０２の電圧が（−１／８）Ｖｒより大きく、（１／８）Ｖｒより小さい場合はデジタル出力信号ｄ１２＝０１を出力し、サミングノード４０２の電圧が（−１／８）Ｖｒより小さい場合はデジタル出力信号ｄ１２＝１０を出力する。デジタル出力信号ｄ１２は、多値出力回路３０７Ａに入力されてＳＷ３０５ｈ〜３０５ｊを制御する。
図４は、ステージＦＳ１が２個のデジタル出力信号ｄ１１、ｄ１２を出力する場合のコンパレータ４０１ａ、４０１ｂの構成を表している。ステージＦＳ１がｍ個のデジタル出力信号ｄ１１、ｄ１２、…ｄ１ｍを出力する構造を持つ場合は、コンパレータを動作させるｍ個のトリガφＣ１、φＣ２、…φＣｍが必要であり、コンパレータ４０１ａの出力分岐用のｍ個のスイッチＳＷ４０３Ｃ１［０］、ＳＷ４０３Ｃ２［０］、…ＳＷ４０３Ｃｍ［０］が必要であり、コンパレータ４０１ｂの出力分岐用のｍ個のスイッチＳＷ４０３Ｃ１［１］、ＳＷ４０３Ｃ２［１］、…、ＳＷ４０３Ｃｍ［１］が必要であり、コンパレータ４０１ａの基準電圧は（１／（２の（ｍ＋１）乗））とし、コンパレータ４０１ｂの基準電圧は（−１／（２の（ｍ＋１）乗））としなければならない。
（動作）
次に、このような構成をしたステージＦＳ１の動作を説明する。
先ず、図３に示すようにアナログ連続入力信号Ａｉｎは、アナログスイッチＳＷ３０５ｎ、３０５ｃのオンによってサンプルキャップＣａｐ３０６ａに導かれ、アナログスイッチＳＷ３０５ｎ、３０５ｄのオンによってサンプルキャップＣａｐ３０６ｂに導かれ、アナログスイッチＳＷ３０５ｎ、３０５ｅのオンによってサンプルキャップ３０６ｃに導かれる。サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃは、アナログ連続入力信号Ａｉｎの電荷をチャージしてサンプリング（サンプル動作とも記す）を行う。サンプリングされた電荷はサミングノード３０４に保存される。
次に、このような構成をしたステージＦＳ１の動作を説明する。
先ず、図３に示すようにアナログ連続入力信号Ａｉｎは、アナログスイッチＳＷ３０５ｎ、３０５ｃのオンによってサンプルキャップＣａｐ３０６ａに導かれ、アナログスイッチＳＷ３０５ｎ、３０５ｄのオンによってサンプルキャップＣａｐ３０６ｂに導かれ、アナログスイッチＳＷ３０５ｎ、３０５ｅのオンによってサンプルキャップ３０６ｃに導かれる。サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃは、アナログ連続入力信号Ａｉｎの電荷をチャージしてサンプリング（サンプル動作とも記す）を行う。サンプリングされた電荷はサミングノード３０４に保存される。
次に、保存された電荷に対し、コンパレート第１フェイズ（図５中クロックφＣ１がＨ）においてアナログスイッチＳＷ３０５ｏ、３０５ｆ、３０５ｇのオンによって、アナログスイッチＳＷ３０５ａ、３０５ｄ、３０５ｅ、３０５ｎはオフしているので、サミングノード３０４の電圧は−ＡｉｎＶとなる。ここで、コンパレート第１フェイズにおいて、多値出力回路３０７Ａ、３０７ＢはそれぞれＶＣ（ＶＣ：アナログコモングラウンド電圧）に接続されている。コンパレート第１フェイズにおいて、Ａ／Ｄ変換回路３０２によって、サミングノード３０４の電圧値−Ａｉｎがデジタル出力信号ｄ１１に変換される。デジタル出力信号ｄ１１は、図１に示したメモリ１０２に出力され、また、分岐されて多値出力回路３０７Ｂを介し、アナログスイッチＳＷ３０５ｋ〜３０５ｍに導かれる。
ここで、Ａ／Ｄ変換回路３０２では公知の方法によって演算がされ、デジタル出力信号ｄ１１の値が決定する。多値出力回路３０７Ｂでは、デジタル出力信号ｄ１１の値が１０の場合、アナログスイッチＳＷ３０５ｋがオン状態となり、アナログスイッチＳＷ３０５ｌ、ＳＷ３０５ｍがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）（Ｖｒ：Ａｉｎ、ＡｉｎＰ、ＡｉｎＮの最大入力レンジ、Ｖｒ＞０）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１１の値が０１の場合、アナログスイッチＳＷ３０５ｌがオン状態となり、アナログスイッチＳＷ３０５ｋ、ＳＷ３０５ｍがそれぞれオフ状態となり、電圧値（ＶＣ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１１の値が００の場合、ＳＷ３０５ｍがオン状態となり、ＳＷ３０５ｋ、ＳＷ３０５ｌがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。ここでは、デジタル出力信号ｄ１１＝１０が出力されるアナログ連続入力信号Ａｉｎが入力されたとする。
また、デジタル出力信号ｄ１１の値が００の場合、ＳＷ３０５ｍがオン状態となり、ＳＷ３０５ｋ、ＳＷ３０５ｌがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。ここでは、デジタル出力信号ｄ１１＝１０が出力されるアナログ連続入力信号Ａｉｎが入力されたとする。
サミングノード３０４に保存された電荷に対し、コンパレート第２フェイズ（図５中φＣ２がＨ）においてアナログスイッチＳＷ３０５ｋのオン、アナログスイッチＳＷ３０５ｌ、３０５ｍのオフによって、サミングノード３０４の電圧は（−Ａｉｎ＋（１／２）・Ｖｒ）Ｖとなる。コンパレート第２フェイズにおいて、Ａ／Ｄ変換回路３０２によって、サミングノード３０４の電圧値（−Ａｉｎ＋（１／２）・Ｖｒ）がデジタル出力信号ｄ１２に変換される。デジタル出力信号ｄ１２は、図１に示したメモリ１０２に出力され、また、分岐されて多値出力回路３０７Ａを介し、アナログスイッチＳＷ３０５ｈ〜３０５ｊに導かれる。
ここで、Ａ／Ｄ変換回路３０２では公知の方法によって演算がされ、デジタル出力信号ｄ１２の値が決定する。多値出力回路３０７Ａでは、デジタル出力信号ｄ１２の値が１０の場合、ＳＷ３０５ｈがオン状態となり、アナログスイッチＳＷ３０５ｉ、ＳＷ３０５ｊがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１２の値が０１の場合、アナログスイッチＳＷ３０５ｉがオン状態となり、アナログスイッチＳＷ３０５ｈ、ＳＷ３０５ｊがそれぞれオフ状態となり、電圧値（ＶＣ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１２の値が０１の場合、アナログスイッチＳＷ３０５ｉがオン状態となり、アナログスイッチＳＷ３０５ｈ、ＳＷ３０５ｊがそれぞれオフ状態となり、電圧値（ＶＣ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１２の値が００の場合、アナログスイッチＳＷ３０５ｊがオン状態となり、アナログスイッチＳＷ３０５ｈ、ＳＷ３０５ｉがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。ここでは、デジタル出力信号ｄ１２＝００が出力されるアナログ連続入力信号Ａｉｎが入力されたとする。
ホールドフェイズ（図５中クロックφ２がＨ）では、アナログスイッチＳＷ３０５ｂのオンにより、アナログスイッチＳＷ３０５ｃはオフしているので、サミングノード３０４に保存された電荷に対し、サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃで公知の方法により演算が行われ、ステージＳ２に転送される。転送の結果、アナログ出力信号Ｖｏｕｔが目標値としてステージＳ２に出力される。
ホールドフェイズ（図５中クロックφ２がＨ）では、アナログスイッチＳＷ３０５ｂのオンにより、アナログスイッチＳＷ３０５ｃはオフしているので、サミングノード３０４に保存された電荷に対し、サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃで公知の方法により演算が行われ、ステージＳ２に転送される。転送の結果、アナログ出力信号Ｖｏｕｔが目標値としてステージＳ２に出力される。
次に、図５に示したｔ１〜ｔ４のタイミングにおける本実施の形態のステージＦＳ１の動作を順を追って説明する。
〈ｔ１：サンプルフェイズ（Ｓａｍｐｌｅ ｐｈａｓｅ）〉
先ず図３は、図５に示したｔ１のタイミング、すなわちサンプルフェイズにおけるステージＦＳ１の状態を表した図である。
このサンプルフェイズでは、アナログスイッチＳＷ３０５ｎ、３０５ｃがオンされてアナログ連続入力信号ＡｉｎがサンプルキャップＣａｐ３０６ａに導かれる。また、アナログスイッチＳＷ３０５ｎ、３０５ｄがオンされて、アナログ連続入力信号ＡｉｎがサンプルキャップＣａｐ３０６ｂに導かれる。また、アナログスイッチＳＷ３０５ｎ、３０５ｅがオンされて、アナログ連続入力信号ＡｉｎがサンプルキャップＣａｐ３０６ｃに導かれる。さらに、アナログスイッチＳＷ３０５ａがオンするので、サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃに電荷がチャージされてサンプル動作が行われる。
〈ｔ１：サンプルフェイズ（Ｓａｍｐｌｅ ｐｈａｓｅ）〉
先ず図３は、図５に示したｔ１のタイミング、すなわちサンプルフェイズにおけるステージＦＳ１の状態を表した図である。
このサンプルフェイズでは、アナログスイッチＳＷ３０５ｎ、３０５ｃがオンされてアナログ連続入力信号ＡｉｎがサンプルキャップＣａｐ３０６ａに導かれる。また、アナログスイッチＳＷ３０５ｎ、３０５ｄがオンされて、アナログ連続入力信号ＡｉｎがサンプルキャップＣａｐ３０６ｂに導かれる。また、アナログスイッチＳＷ３０５ｎ、３０５ｅがオンされて、アナログ連続入力信号ＡｉｎがサンプルキャップＣａｐ３０６ｃに導かれる。さらに、アナログスイッチＳＷ３０５ａがオンするので、サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃに電荷がチャージされてサンプル動作が行われる。
〈ｔ２：コンパレート第１フェイズ（Ｃｏｍｐａｒｅ１ ｐｈａｓｅ）〉
次に図６は、図５中ｔ２のタイミング、すなわちコンパレート第１フェイズにおけるステージＦＳ１の状態を表した図である。
このコンパレート第１フェイズでは、アナログスイッチＳＷ３０５ａ、３０５ｄ、３０５ｅ、３０５ｎがオフされる。このため、サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃにサンプリングされたアナログ連続入力信号Ａｉｎの電荷がサミングノード３０４に保存、確定される。また、アナログスイッチＳＷ３０５ｏ、３０５ｆ、３０５ｇがオンされる。
ここで、コンパレート第１フェイズにおいて、多値出力回路３０７Ａ、３０７ＢはそれぞれＶＣに接続されている。このため、サミングノード３０４の電圧が−ＡｉｎＶとなり、−ＡｉｎＶに対してＡ／Ｄ変換回路３０２で公知の方法によって演算がされ、デジタル出力信号ｄ１１の値が決定する。ここでは、ｄ１１＝１０が出力されるアナログ連続入力信号Ａｉｎが入力されたとする。
次に図６は、図５中ｔ２のタイミング、すなわちコンパレート第１フェイズにおけるステージＦＳ１の状態を表した図である。
このコンパレート第１フェイズでは、アナログスイッチＳＷ３０５ａ、３０５ｄ、３０５ｅ、３０５ｎがオフされる。このため、サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃにサンプリングされたアナログ連続入力信号Ａｉｎの電荷がサミングノード３０４に保存、確定される。また、アナログスイッチＳＷ３０５ｏ、３０５ｆ、３０５ｇがオンされる。
ここで、コンパレート第１フェイズにおいて、多値出力回路３０７Ａ、３０７ＢはそれぞれＶＣに接続されている。このため、サミングノード３０４の電圧が−ＡｉｎＶとなり、−ＡｉｎＶに対してＡ／Ｄ変換回路３０２で公知の方法によって演算がされ、デジタル出力信号ｄ１１の値が決定する。ここでは、ｄ１１＝１０が出力されるアナログ連続入力信号Ａｉｎが入力されたとする。
〈ｔ３：コンパレート第２フェイズ（Ｃｏｍｐａｒｅ２ ｐｈａｓｅ）〉
次に図７は、図５中ｔ３のタイミング、すなわちコンパレート２フェイズにおけるステージＦＳ１の状態を表した図である。
コンパレート２フェイズでは、デジタル出力信号ｄ１１の結果に基づき、多値出力回路３０７Ｂの接続先が変更される。
ここでは、デジタル出力信号ｄ１１＝１０なので、アナログスイッチＳＷ３０５ｋがオン状態、アナログスイッチＳＷ３０５ｌ、３０５ｍがオフ状態となる。このため、サミングノード３０４の電圧が（−Ａｉｎ＋（１／２）・Ｖｒ）Ｖとなり、（−Ａｉｎ＋（１／２）・Ｖｒ）Ｖに対してＡ／Ｄ変換回路３０２で公知の方法によって演算がされ、デジタル出力信号ｄ１２の値が決定する。ここでは、デジタル出力信号ｄ１２＝００が出力されるアナログ連続入力信号Ａｉｎが入力されたとする。
以上、クロックφＣ１とクロックφＣ２によってステージ１は逐次比較動作を行い、アナログ入力信号Ａｉｎをデジタル出力信号ｄ１１、ｄ１２に変換する。
次に図７は、図５中ｔ３のタイミング、すなわちコンパレート２フェイズにおけるステージＦＳ１の状態を表した図である。
コンパレート２フェイズでは、デジタル出力信号ｄ１１の結果に基づき、多値出力回路３０７Ｂの接続先が変更される。
ここでは、デジタル出力信号ｄ１１＝１０なので、アナログスイッチＳＷ３０５ｋがオン状態、アナログスイッチＳＷ３０５ｌ、３０５ｍがオフ状態となる。このため、サミングノード３０４の電圧が（−Ａｉｎ＋（１／２）・Ｖｒ）Ｖとなり、（−Ａｉｎ＋（１／２）・Ｖｒ）Ｖに対してＡ／Ｄ変換回路３０２で公知の方法によって演算がされ、デジタル出力信号ｄ１２の値が決定する。ここでは、デジタル出力信号ｄ１２＝００が出力されるアナログ連続入力信号Ａｉｎが入力されたとする。
以上、クロックφＣ１とクロックφＣ２によってステージ１は逐次比較動作を行い、アナログ入力信号Ａｉｎをデジタル出力信号ｄ１１、ｄ１２に変換する。
〈ｔ４：ホールドフェイズ（Ｈｏｌｄ ｐｈａｓｅ）〉
図８は、図５中ｔ４のタイミング、すなわちホールドフェイズにおけるステージＦＳ１の状態を表した図である。
このホールドフェイズでは、サミングノード３０４に保存された電荷に対し、サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃで公知の方法により演算が行われ、後段のステージＳ２に転送される。転送の結果、アナログ出力信号Ｖｏｕｔが目標値としてステージＳ２に出力される。
図８は、図５中ｔ４のタイミング、すなわちホールドフェイズにおけるステージＦＳ１の状態を表した図である。
このホールドフェイズでは、サミングノード３０４に保存された電荷に対し、サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃで公知の方法により演算が行われ、後段のステージＳ２に転送される。転送の結果、アナログ出力信号Ｖｏｕｔが目標値としてステージＳ２に出力される。
以上、図３、図６、図７、図８はステージＦＳ１が２個のデジタル出力信号ｄ１１、ｄ１２を出力する場合のステージＦＳ１の構成について説明した。
したがって、ステージＦＳ１がｍ個のデジタル出力信号ｄ１１、ｄ１２、…ｄ１ｍを出力する構造を持つ場合は、クロックφＣ１の立ち上がりと、クロックφＣの立ち上がりが同時であり、クロックφＣｍの立ち下がりとクロックφＣの立ち下がりが同時であり、２つ以上Ｈとなる区間を持たないノンオーバーラップクロック、φＣ１、φＣ２、・・・、φＣｍを導入し、ステージＦＳ１が逐次比較動作を行うコンパレートフェイズの中にそれぞれのクロックに対応する動作状態、コンパレート第１フェイズ、コンパレート第２フェイズ、…、コンパレートｍフェイズを持たせる必要がある。
したがって、ステージＦＳ１がｍ個のデジタル出力信号ｄ１１、ｄ１２、…ｄ１ｍを出力する構造を持つ場合は、クロックφＣ１の立ち上がりと、クロックφＣの立ち上がりが同時であり、クロックφＣｍの立ち下がりとクロックφＣの立ち下がりが同時であり、２つ以上Ｈとなる区間を持たないノンオーバーラップクロック、φＣ１、φＣ２、・・・、φＣｍを導入し、ステージＦＳ１が逐次比較動作を行うコンパレートフェイズの中にそれぞれのクロックに対応する動作状態、コンパレート第１フェイズ、コンパレート第２フェイズ、…、コンパレートｍフェイズを持たせる必要がある。
また、アナログスイッチＳＷ３０５ｄ、３０５ｆと、サンプルキャップＣａｐ３０６ｂと、多値出力回路３０７Ａを含む回路構成３０９Ａと同型の回路構成を図中に示すノード３０８とサミングノード３０４の間に並列にｍ個接続し、回路構成３０９ｍに含まれるサンプルキャップの容量は（２の（ｍ−１）乗）・Ｃとしなければならない。また、デジタル出力信号ｄ１１は多値出力回路３０７ｍに接続し、デジタル出力信号ｄ１２は多値出力回路３０７（ｍ−１）に接続し、…、デジタル出力信号ｄ１ｍは多値出力回路３０７Ａに接続しなければならない。
以上は、ステージＦＳ１の動作の時系列に沿った説明である。なお、図５に示したｔ５はクロックφ２の立ち上がり時刻であり、ｔ５以降のホールドフェイズは、図１に示した後段のステージＳ２においてサンプルフェイズとなる。ステージＳ２、Ｓ４、…の偶数番目のステージは図３と同様の回路構成を持ち、そのアナログスイッチを駆動するクロックのタイミングチャートはφ１の立ち上がり時刻がｔ５となり、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２のφ１に対する相対関係は全て図５と同様であるクロックによって駆動され、本実施の形態と同様に動作する。また、ステージＳ３、Ｓ５、…の奇数番目のステージは図３と同様の回路構成を持ち、そのアナログスイッチを駆動するクロックのタイミングチャートは全て図５と同様であるクロックによって駆動され、本実施の形態と同様に動作する。
（第１の実施形態の効果）
本実施の形態によれば、従来のようなサンプルホールド回路Ｓ／Ｈを必要としないため、消費電力の削減とレイアウトエリアの削減およびノイズの削減を達成することが可能となる。
また、本実施の形態の構成により、ステージＦＳ１の入力経路がサンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃの１経路となる効果、換言すれば、アナログ連続入力信号ＡｉｎをサンプリングするトリガがアナログスイッチＳＷ３０５ａのみとなる効果も得られる。
また、ステージの出力として３値出力ｄｉｊを出力するため、デジタル出力信号が冗長性を持つことになり、従来の冗長性無しの逐次比較Ａ／Ｄ変換器に用いられるコンパレータよりも、Ａ／Ｄ変換回路３０２に要求される判定精度が低くて済むという効果もある。
本実施の形態によれば、従来のようなサンプルホールド回路Ｓ／Ｈを必要としないため、消費電力の削減とレイアウトエリアの削減およびノイズの削減を達成することが可能となる。
また、本実施の形態の構成により、ステージＦＳ１の入力経路がサンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃの１経路となる効果、換言すれば、アナログ連続入力信号ＡｉｎをサンプリングするトリガがアナログスイッチＳＷ３０５ａのみとなる効果も得られる。
また、ステージの出力として３値出力ｄｉｊを出力するため、デジタル出力信号が冗長性を持つことになり、従来の冗長性無しの逐次比較Ａ／Ｄ変換器に用いられるコンパレータよりも、Ａ／Ｄ変換回路３０２に要求される判定精度が低くて済むという効果もある。
なお、前記課題を解決するための手段に示した本発明のＡ／Ｄ変換器を構成するサンプリングキャパシタおよびサンプリング回路は、図３などに示すサンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃなどに対応し、タイミング切替スイッチは、アナログスイッチＳＷ３０５ｎ、ＳＷ３０５ｏ、ＳＷ３０５ａ、ＳＷ３０５ｃ、ＳＷ３０５ｄ、ＳＷ３０５ｅなどに対応する。また、同じく反転回路は、サミングノード３０４やアナログスイッチＳＷ３０５ａ、ＳＷ３０５ｏなどに対応し、また、Ａ／Ｄ変換回路は、Ａ／Ｄ変換回路３０２などに対応する。さらに、第１および第２のサンプリング値調整回路は、それぞれ多値出力回路３０７Ａ、３０７Ｂなどに対応し、転送スイッチは、サミングノード３０４やサンプルキャップＣａｐ３０６ａ〜８０６Ｃ、増幅器３０３などに対応する（以下の実施形態についても同じである）。
（第２の実施形態）
次に、本発明に係るパイプライン型のＡ／Ｄ変換器１００の第２の実施形態を図９〜図１３を参照しながら説明する。
本実施の形態は前述した第１の実施形態の変形例であり、前述した第１の実施形態がシングルエンド信号を扱うものであることに対し、本実施の形態は差動信号を扱うものである。
そのため、全体構成は前記第１の実施形態と同じであり、入力信号Ａｉｎが差動入力信号ＡｉｎＰとＡｉｎＮの差分と等しく、出力信号Ｖｏｕｔが差動出力信号ＶｏｕｔＰとＶｏｕｔＮの差分と等しくなる。
次に、本発明に係るパイプライン型のＡ／Ｄ変換器１００の第２の実施形態を図９〜図１３を参照しながら説明する。
本実施の形態は前述した第１の実施形態の変形例であり、前述した第１の実施形態がシングルエンド信号を扱うものであることに対し、本実施の形態は差動信号を扱うものである。
そのため、全体構成は前記第１の実施形態と同じであり、入力信号Ａｉｎが差動入力信号ＡｉｎＰとＡｉｎＮの差分と等しく、出力信号Ｖｏｕｔが差動出力信号ＶｏｕｔＰとＶｏｕｔＮの差分と等しくなる。
（ステージＦＳ１の回路構成）
図９は、本実施の形態に係る差動パイプライン型Ａ／Ｄ変換器１００のステージＦＳ１の回路構成を示す図である。なお、図１に示したステージＦＳ１〜Ｓｋの各々は、同一の回路構成を有しているから、図９によるステージの説明を、全てのステージＦＳ１〜Ｓｋの説明に代えるものとする。ここで、ステージＳ２〜Ｓｋの入力は、図９においてアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮを、前段で離散化されたアナログ離散入力信号ＶｉｎＰ、ＶｉｎＮに置き換えたものとする。また、任意のステージＳｋの回路構成に、従来技術と同じ構造を用いても良い。
図９は、本実施の形態に係る差動パイプライン型Ａ／Ｄ変換器１００のステージＦＳ１の回路構成を示す図である。なお、図１に示したステージＦＳ１〜Ｓｋの各々は、同一の回路構成を有しているから、図９によるステージの説明を、全てのステージＦＳ１〜Ｓｋの説明に代えるものとする。ここで、ステージＳ２〜Ｓｋの入力は、図９においてアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮを、前段で離散化されたアナログ離散入力信号ＶｉｎＰ、ＶｉｎＮに置き換えたものとする。また、任意のステージＳｋの回路構成に、従来技術と同じ構造を用いても良い。
図９に示すようにこのステージＦＳ１は、２つのアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮを入力し、デジタル出力信号ｄ１１、ｄ１２を出力すると共に、後段のステージＳ２に２つのアナログ差動離散出力信号ＶｏｕｔＰ、ＶｏｕｔＮを出力する回路である。
このためにステージＦＳ１は、入力されたアナログ差動連続入力信号ＡｉｎＰをサンプリングするサンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃと、入力されたアナログ差動連続入力信号ＡｉｎＮをサンプリングするサンプルキャップＣａｐ９０６ｎａ、９０６ｎｂ、９０６ｎｃと、アナログ差動入力信号ＡｉｎＰとアナログ差動入力信号ＡｉｎＮの差分ＡｉｎＰ−ＡｉｎＮをデジタル出力信号ｄ１１、ｄ１２に変換するＡ／Ｄ変換回路９０２とを有している。
このためにステージＦＳ１は、入力されたアナログ差動連続入力信号ＡｉｎＰをサンプリングするサンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃと、入力されたアナログ差動連続入力信号ＡｉｎＮをサンプリングするサンプルキャップＣａｐ９０６ｎａ、９０６ｎｂ、９０６ｎｃと、アナログ差動入力信号ＡｉｎＰとアナログ差動入力信号ＡｉｎＮの差分ＡｉｎＰ−ＡｉｎＮをデジタル出力信号ｄ１１、ｄ１２に変換するＡ／Ｄ変換回路９０２とを有している。
また、このステージＦＳ１は、サンプルキャップＣａｐ９０６ｐｂの出力を所定の多値出力に振り分ける多値出力回路９０７Ａｐと、サンプルキャップＣａｐ９０６ｐｃの出力を所定の多値出力に振り分ける多値出力回路９０７Ｂｐと、サンプルキャップＣａｐ９０６ｎｂの出力を所定の多値出力に振り分ける多値出力回路９０７Ａｎと、サンプルキャップＣａｐ９０６ｎｃの出力を所定の多値出力に振り分ける多値出力回路９０７Ｂｎと、アナログ差動入力信号ＡｉｎＰとアナログ差動入力信号ＡｉｎＮの差分ＡｉｎＰ−ＡｉｎＮに基づいた値をＡ／Ｄ変換回路９０２のデジタル出力のビット数に応じた所定のゲインＧで増幅する増幅器９０３とを有している。
パイプライン型Ａ／Ｄ変換器では、増幅器９０３のゲインＧを、入力されたＡ／Ｄ変換回路９０２のデジタル出力信号ｄｉｊの数がｎのとき、２の（ｎ−１）乗としなければならない。サンプルキャップＣａｐ９０６ｐａと９０６ｎａと９０６ｐｂと９０６ｎｂの容量は全てＣであり、サンプルキャップＣａｐ９０６ｐｃと９０６ｎｃの容量は共に２Ｃである。
また、さらにこのステージＦＳ１は、クロックφ１にしたがって開閉するアナログスイッチＳＷ９０５ｐｃ、９０５ｎｃ、クロックφ２にしたがって開閉するアナログスイッチＳＷ９０５ｐｂ、９０５ｎｂ、クロックφＨにしたがって開閉するアナログスイッチＳＷ９０５ｐｆ、９０５ｐｇ、９０５ｎｆ、９０５ｎｇ、クロックφＳにしたがって開閉するアナログスイッチＳＷ９０５ｐａ、９０５ｐｄ、９０５ｐｅ、９０５ｐｎ、９０５ｎａ、９０５ｎｄ、９０５ｎｅ、９０５ｎｎ、クロックφＣにしたがって開閉するアナログスイッチＳＷ９０５ｐｏ、９０５ｎｏを有している。
また、多値出力回路９０７Ａｐに含まれるアナログスイッチＳＷ９０５ｐｈ、９０５ｐｉ、９０５ｐｊの開閉は、Ａ／Ｄ変換回路９０２の出力結果にしたがって行われ、多値出力回路９０７Ａｎに含まれるアナログスイッチＳＷ９０５ｎｈ、９０５ｎｉ、９０５ｎｊの開閉は、Ａ／Ｄ変換回路９０２の出力結果にしたがって行われる。また、多値出力回路９０７Ｂｐに含まれるアナログスイッチＳＷ９０５ｐｋ、９０５ｐｌ、９０５ｐｍの開閉は、Ａ／Ｄ変換回路９０２の出力結果にしたがって行われ、多値出力回路９０７Ｂｎに含まれるアナログスイッチＳＷ９０５ｎｋ、９０５ｎｌ、９０５ｎｍの開閉は、Ａ／Ｄ変換回路９０２の出力結果にしたがって行われる。
なお、本実施の形態においても、第１の実施の形態と同様にさらに制御回路３０１を有し、この制御回路３０１から７種類のクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２が出力されるものとする。
また、図中に符号９０４ｐを付して示した箇所は、サミングノードであり、電荷を保存することができ、図中に符号９０４ｎを付して示した箇所は、サミングノードであり、電荷を保存することができる。
また、図中に符号９０４ｐを付して示した箇所は、サミングノードであり、電荷を保存することができ、図中に符号９０４ｎを付して示した箇所は、サミングノードであり、電荷を保存することができる。
また、多値出力回路９０７Ａｐはデジタル出力信号ｄ１２をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能し、多値出力回路９０７Ｂｐはデジタル出力信号ｄ１１をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。また、多値出力回路９０７Ａｎはデジタル出力信号ｄ１２をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能し、多値出力回路９０７Ｂｎはデジタル出力信号ｄ１１をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。
次に、図１０は、図９に示したＡ／Ｄ変換回路９０２の一例を説明するためのブロック図である。サミングノード１００２には、図９のサミングノード９０４ｐの電圧と、サミングノード９０４ｎの電圧の差分の電圧が印加されるものとする。
このＡ／Ｄ変換回路９０２は、サンプリングトリガφＣ１を入力し、サンプリングトリガφＣ１の立下がりに同期してサミングノード１００２の電圧と、予め設定されている基準電圧（１／８）Ｖｒ、（−１／８）Ｖｒとを比較し、結果をデジタル出力信号ｄ１１として出力する。サミングノード１００２の電圧が（１／８）Ｖｒより大きい場合はデジタル出力信号ｄ１１＝００を出力し、サミングノード１００２の電圧が（−１／８）Ｖｒより大きく、（１／８）Ｖｒより小さい場合はデジタル出力信号ｄ１１＝０１を出力し、サミングノード１００２の電圧が（−１／８）Ｖｒより小さい場合はデジタル出力信号ｄ１１＝１０を出力する。
このＡ／Ｄ変換回路９０２は、サンプリングトリガφＣ１を入力し、サンプリングトリガφＣ１の立下がりに同期してサミングノード１００２の電圧と、予め設定されている基準電圧（１／８）Ｖｒ、（−１／８）Ｖｒとを比較し、結果をデジタル出力信号ｄ１１として出力する。サミングノード１００２の電圧が（１／８）Ｖｒより大きい場合はデジタル出力信号ｄ１１＝００を出力し、サミングノード１００２の電圧が（−１／８）Ｖｒより大きく、（１／８）Ｖｒより小さい場合はデジタル出力信号ｄ１１＝０１を出力し、サミングノード１００２の電圧が（−１／８）Ｖｒより小さい場合はデジタル出力信号ｄ１１＝１０を出力する。
デジタル出力信号ｄ１１は、多値出力回路９０７Ｂｐに入力されてアナログスイッチＳＷ９０５ｐｋ〜９０５ｐｍを制御し、また、デジタル出力信号ｄ１１は、多値出力回路９０７Ｂｎに入力されてアナログスイッチＳＷ９０５ｎｋ〜９０５ｎｍを制御する。
また、Ａ／Ｄ変換回路９０２は、サンプリングトリガφＣ２を入力し、サンプリングトリガφＣ２の立下がりに同期してサミングノード１００２の電圧と、予め設定されている基準電圧（１／８）Ｖｒ、（−１／８）Ｖｒとを比較し、結果をデジタル出力信号ｄ１２として出力する。
また、Ａ／Ｄ変換回路９０２は、サンプリングトリガφＣ２を入力し、サンプリングトリガφＣ２の立下がりに同期してサミングノード１００２の電圧と、予め設定されている基準電圧（１／８）Ｖｒ、（−１／８）Ｖｒとを比較し、結果をデジタル出力信号ｄ１２として出力する。
サミングノード１００２の電圧が（１／８）Ｖｒより大きい場合はデジタル出力信号ｄ１２＝００を出力し、サミングノード１００２の電圧が（−１／８）Ｖｒより大きく、（１／８）Ｖｒより小さい場合はデジタル出力信号ｄ１２＝０１を出力し、サミングノード１００２の電圧が（−１／８）Ｖｒより小さい場合はデジタル出力信号ｄ１２＝１０を出力する。
デジタル出力信号ｄ１２は、多値出力回路３０７Ａｐに入力されてアナログスイッチＳＷ９０５ｐｈ〜９０５ｐｊを制御し、また、デジタル出力信号ｄ１２は、多値出力回路３０７Ａｎに入力されてアナログスイッチＳＷ９０５ｎｈ〜９０５ｎｊを制御する。
なお、図１０は、ステージＦＳ１が２個のデジタル出力信号ｄ１１、ｄ１２を出力する場合のコンパレータ１００１ａ、１００１ｂの構成を表している。
デジタル出力信号ｄ１２は、多値出力回路３０７Ａｐに入力されてアナログスイッチＳＷ９０５ｐｈ〜９０５ｐｊを制御し、また、デジタル出力信号ｄ１２は、多値出力回路３０７Ａｎに入力されてアナログスイッチＳＷ９０５ｎｈ〜９０５ｎｊを制御する。
なお、図１０は、ステージＦＳ１が２個のデジタル出力信号ｄ１１、ｄ１２を出力する場合のコンパレータ１００１ａ、１００１ｂの構成を表している。
したがって、ステージＦＳ１がｍ個のデジタル出力信号ｄ１１、ｄ１２、…ｄ１ｍを出力する構造を持つ場合は、コンパレータを動作させるｍ個のトリガφＣ１、φＣ２、…φＣｍが必要であり、コンパレータ１００１ａの出力分岐用のｍ個のスイッチＳＷ１００３Ｃ１［０］、ＳＷ１００３Ｃ２［０］、…ＳＷ１００３Ｃｍ［０］が必要であり、コンパレータ１００１ｂの出力分岐用のｍ個のスイッチＳＷ１００３Ｃ１［０］、ＳＷ１００３Ｃ２［０］、…ＳＷ１００３Ｃｍ［０］が必要であり、コンパレータ１００１ａの基準電圧は（１／（２のｍ乗））とし、コンパレータ１００１ｂの基準電圧は（−１／（２のｍ乗））としなければならない。
また、図９、図１１〜図１３中に示したクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２は、図５（ａ）〜（ｇ）に示したクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２であり、その出力タイミングは図５のタイミングチャートに従って出力される。
また、図９、図１１〜図１３中に示したクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２は、図５（ａ）〜（ｇ）に示したクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２であり、その出力タイミングは図５のタイミングチャートに従って出力される。
（動作）
次に、本実施の形態に係るステージＦＳ１の動作を説明する。
先ず、アナログ差動連続入力信号ＡｉｎＰは、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｃのオンによってサンプルキャップ９０６ｐａに導かれ、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｄのオンによってサンプルキャップＣａｐ９０６ｐｂに導かれ、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｅのオンによってサンプルキャップＣａｐ９０６ｐｃに導かれる。
次に、本実施の形態に係るステージＦＳ１の動作を説明する。
先ず、アナログ差動連続入力信号ＡｉｎＰは、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｃのオンによってサンプルキャップ９０６ｐａに導かれ、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｄのオンによってサンプルキャップＣａｐ９０６ｐｂに導かれ、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｅのオンによってサンプルキャップＣａｐ９０６ｐｃに導かれる。
サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃは、アナログ差動連続入力信号ＡｉｎＰの電荷をチャージしてサンプリングを行う。
アナログ差動連続入力信号ＡｉｎＮは、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｃのオンによってサンプルキャップＣａｐ９０６ｎａに導かれ、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｄのオンによってサンプルキャップＣａｐ９０６ｎｂに導かれ、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｅのオンによってサンプルキャップＣａｐ９０６ｎｃに導かれる。
サンプルキャップＣａｐ９０６ｎａ、９０６ｎｂ、９０６ｎｃは、アナログ差動連続入力信号ＡｉｎＮの電荷をチャージしてサンプリングを行う。
アナログ差動連続入力信号ＡｉｎＮは、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｃのオンによってサンプルキャップＣａｐ９０６ｎａに導かれ、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｄのオンによってサンプルキャップＣａｐ９０６ｎｂに導かれ、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｅのオンによってサンプルキャップＣａｐ９０６ｎｃに導かれる。
サンプルキャップＣａｐ９０６ｎａ、９０６ｎｂ、９０６ｎｃは、アナログ差動連続入力信号ＡｉｎＮの電荷をチャージしてサンプリングを行う。
サンプリングされた電荷はサミングノード９０４ｐ、９０４ｎに保存される。サミングノード９０４ｐに保存された電荷に対し、コンパレート第１フェイズ（図５中クロックφＣ１がＨ）においてアナログスイッチＳＷ９０５ｐｏ、９０５ｐｆ、９０５ｐｇのオンによって、アナログスイッチＳＷ９０５ｐａ、９０５ｐｄ、９０５ｐｅ、９０５ｐｎはオフしているので、サミングノード９０４ｐの電圧は−ＡｉｎＰＶとなる。ここで、コンパレート第１フェイズにおいて、多値出力回路９０７Ａｐ、９０７ＢｐはそれぞれＶＣに接続されている。サミングノード９０４ｎに保存された電荷に対し、コンパレート第１フェイズ（図５中クロックφＣ１がＨ）においてアナログスイッチＳＷ９０５ｎｏ、９０５ｎｆ、９０５ｎｇのオンによって、アナログスイッチＳＷ９０５ｎａ、９０５ｎｄ、９０５ｎｅ、９０５ｎｎはオフしているので、サミングノード９０４ｎの電圧は−ＡｉｎＮＶとなる。
ここで、コンパレート第１フェイズにおいて、多値出力回路９０７Ａｎ、９０７ＢｎはそれぞれＶＣに接続されている。コンパレート第１フェイズにおいて、Ａ／Ｄ変換回路９０２によって、サミングノード９０４ｐの電圧値−ＡｉｎＰとサミングノード９０４ｎの電圧値−ＡｉｎＮの差分値（−ＡｉｎＰ＋ＡｉｎＮ）がデジタル出力信号ｄ１１に変換される。
デジタル出力信号ｄ１１は、図１に示したメモリ１０２に出力され、また、分岐されて多値出力回路９０７Ｂｐを介し、スイッチ９０５ｐｋ〜９０５ｐｍに導かれ、また、分岐されて多値出力回路９０７Ｂｎを介し、スイッチ９０５ｎｋ〜９０５ｎｍに導かれる。
デジタル出力信号ｄ１１は、図１に示したメモリ１０２に出力され、また、分岐されて多値出力回路９０７Ｂｐを介し、スイッチ９０５ｐｋ〜９０５ｐｍに導かれ、また、分岐されて多値出力回路９０７Ｂｎを介し、スイッチ９０５ｎｋ〜９０５ｎｍに導かれる。
ここで、Ａ／Ｄ変換回路９０２では公知の方法によって演算がされ、デジタル出力信号ｄ１１の値が決定する。多値出力回路９０７Ｂｐでは、デジタル出力信号ｄ１１の値が１０の場合、アナログスイッチＳＷ９０５ｐｋがオン状態となり、アナログスイッチＳＷ９０５ｐｌ、ＳＷ９０５ｐｍがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続され、また、デジタル出力信号ｄ１１の値が０１の場合、アナログスイッチＳＷ９０５ｐｌがオン状態となり、アナログスイッチＳＷ９０５ｐｋ、ＳＷ９０５ｐｍがそれぞれオフ状態となり、電圧値（ＶＣ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１１の値が００の場合、アナログスイッチＳＷ９０５ｐｍがオン状態となり、アナログスイッチＳＷ９０５ｐｋ、ＳＷ９０５ｐｌがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。
多値出力回路９０７Ｂｎでは、デジタル出力信号ｄ１１の値が００の場合、ＳＷ９０５ｎｋがオン状態となり、アナログスイッチＳＷ９０５ｎｌ、ＳＷ９０５ｎｍがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続される。
多値出力回路９０７Ｂｎでは、デジタル出力信号ｄ１１の値が００の場合、ＳＷ９０５ｎｋがオン状態となり、アナログスイッチＳＷ９０５ｎｌ、ＳＷ９０５ｎｍがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１１の値が０１の場合、アナログスイッチＳＷ９０５ｎｌがオン状態となり、アナログスイッチＳＷ９０５ｎｋ、ＳＷ９０５ｎｍがそれぞれオフ状態となり、電圧値（ＶＣ）Ｖを出力する端子と接続され、また、デジタル出力信号ｄ１１の値が１０の場合、アナログスイッチＳＷ９０５ｎｍがオン状態となり、アナログスイッチＳＷ９０５ｎｋ、ＳＷ９０５ｎｌがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。ここでは、ｄ１１＝１０が出力されるアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮが入力されたとする。
サミングノード９０４ｐに保存された電荷に対し、コンパレート第２フェイズ（図５中クロックφＣ２がＨ）においてアナログスイッチＳＷ９０５ｐｋのオン、アナログスイッチＳＷ９０５ｐｌ、９０５ｐｍのオフによって、サミングノード９０４ｐの電圧は（−ＡｉｎＰ＋（１／２）・Ｖｒ）Ｖとなる。サミングノード９０４ｎに保存された電荷に対し、コンパレート第２フェイズ（図５中クロックφＣ２がＨ）においてアナログスイッチＳＷ９０５ｎｍのオン、アナログスイッチＳＷ９０５ｎｋ、９０５ｎｌのオフによって、サミングノード９０４ｎの電圧は（−ＡｉｎＮ−（１／２）・Ｖｒ）Ｖとなる。
コンパレート第２フェイズにおいて、Ａ／Ｄ変換回路９０２によって、サミングノード９０４ｐの電圧値（−ＡｉｎＰ＋（１／２）・Ｖｒ）Ｐとサミングノード９０４ｎの電圧値（−ＡｉｎＮ−（１／２）・Ｖｒ）の差分値（−ＡｉｎＰ＋ＡｉｎＮ＋Ｖｒ）がデジタル出力信号ｄ１２に変換される。
デジタル出力信号ｄ１２は、図１に示したメモリ１０２に出力され、また、分岐されて多値出力回路３０７Ａｐを介し、アナログスイッチＳＷ９０５ｐｈ〜９０５ｐｊに導かれ、また、分岐されて多値出力回路３０７Ａｎを介し、アナログスイッチＳＷ９０５ｎｈ〜９０５ｎｊに導かれる。
デジタル出力信号ｄ１２は、図１に示したメモリ１０２に出力され、また、分岐されて多値出力回路３０７Ａｐを介し、アナログスイッチＳＷ９０５ｐｈ〜９０５ｐｊに導かれ、また、分岐されて多値出力回路３０７Ａｎを介し、アナログスイッチＳＷ９０５ｎｈ〜９０５ｎｊに導かれる。
ここで、Ａ／Ｄ変換回路９０２では公知の方法によって演算がされ、デジタル出力信号ｄ１２の値が決定する。多値出力回路３０７Ａｐでは、デジタル出力信号ｄ１２の値が１０の場合、アナログスイッチＳＷ９０５ｐｈがオン状態となり、アナログスイッチＳＷ９０５ｐｉ、ＳＷ９０５ｐｊがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１２の値が０１の場合、アナログスイッチＳＷ９０５ｐｉがオン状態となり、アナログスイッチＳＷ９０５ｐｈ、ＳＷ９０５ｐｊがそれぞれオフ状態となり、電圧値（ＶＣ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１２の値が００の場合、アナログスイッチＳＷ９０５ｐｊがオン状態となり、アナログスイッチＳＷ９０５ｐｈ、ＳＷ９０５ｐｉがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１２の値が００の場合、アナログスイッチＳＷ９０５ｐｊがオン状態となり、アナログスイッチＳＷ９０５ｐｈ、ＳＷ９０５ｐｉがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。
多値出力回路３０７Ａｎでは、デジタル出力信号ｄ１２の値が００の場合、アナログスイッチＳＷ９０５ｎｈがオン状態となり、アナログスイッチＳＷ９０５ｎｉ、ＳＷ９０５ｎｊがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１２の値が０１の場合、アナログスイッチＳＷ９０５ｎｉがオン状態となり、アナログスイッチＳＷ９０５ｎｈ、ＳＷ９０５ｎｊがそれぞれオフ状態となり、電圧値（ＶＣ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１２の値が１０の場合、アナログスイッチＳＷ９０５ｎｊがオン状態となり、アナログスイッチＳＷ９０５ｎｈ、ＳＷ９０５ｎｉがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。ここでは、デジタル出力信号ｄ１２＝００が出力されるアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮが入力されたとする。
また、デジタル出力信号ｄ１２の値が０１の場合、アナログスイッチＳＷ９０５ｎｉがオン状態となり、アナログスイッチＳＷ９０５ｎｈ、ＳＷ９０５ｎｊがそれぞれオフ状態となり、電圧値（ＶＣ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１２の値が１０の場合、アナログスイッチＳＷ９０５ｎｊがオン状態となり、アナログスイッチＳＷ９０５ｎｈ、ＳＷ９０５ｎｉがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。ここでは、デジタル出力信号ｄ１２＝００が出力されるアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮが入力されたとする。
ホールドフェイズ（図５中クロックφ２がＨ）では、アナログスイッチＳＷ９０５ｐｂ、９０５ｎｂのオンにより、アナログスイッチＳＷ９０５ｐｃ、９０５ｎｃはオフしているので、サミングノード９０４ｐ、９０４ｎに保存された電荷に対し、サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃ、９０６ｎａ、９０６ｎｂ、９０６ｎｃで公知の方法により演算が行われ、ステージＳ２に転送される。転送の結果、アナログ出力信号ＶｏｕｔＰ、ＶｏｕｔＮが目標値としてステージ２に出力される。
次に、図５に示したｔ１〜ｔ４のタイミングにおける本実施の形態のステージＦＳ１の動作を順を追って説明する。
〈ｔ１：サンプルフェイズ（Ｓａｍｐｌｅ ｐｈａｓｅ）〉
図９は、図５に示したｔ１のタイミング、すなわちサンプルフェイズにおけるステージ１の状態を表した図である。
このサンプルフェイズでは、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｃがオンされてアナログ差動連続入力信号ＡｉｎＰがサンプルキャップＣａｐ９０６ｐａに導かれる。また、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｄがオンされて、アナログ差動連続入力信号ＡｉｎＰがサンプルキャップＣａｐ９０６ｐｂに導かれる。
〈ｔ１：サンプルフェイズ（Ｓａｍｐｌｅ ｐｈａｓｅ）〉
図９は、図５に示したｔ１のタイミング、すなわちサンプルフェイズにおけるステージ１の状態を表した図である。
このサンプルフェイズでは、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｃがオンされてアナログ差動連続入力信号ＡｉｎＰがサンプルキャップＣａｐ９０６ｐａに導かれる。また、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｄがオンされて、アナログ差動連続入力信号ＡｉｎＰがサンプルキャップＣａｐ９０６ｐｂに導かれる。
また、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｅがオンされて、アナログ差動連続入力信号ＡｉｎＰがサンプルキャップＣａｐ９０６ｐｃに導かれる。さらに、アナログスイッチＳＷ９０５ｐａがオンするので、サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃに電荷がチャージされてサンプル動作が行われる。
また、サンプルフェイズでは、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｃがオンされてアナログ差動連続入力信号ＡｉｎＮがサンプルキャップＣａｐ９０６ｎａに導かれる。また、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｄがオンされて、アナログ差動連続入力信号ＡｉｎＮがサンプルキャップＣａｐ９０６ｎｂに導かれる。
また、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｅがオンされて、アナログ差動連続入力信号ＡｉｎＮがサンプルキャップＣａｐ９０６ｎｃに導かれる。さらに、アナログスイッチＳＷ９０５ｎａがオンするので、サンプルキャップＣａｐ９０６ｎａ、９０６ｎｂ、９０６ｎｃに電荷がチャージされてサンプル動作が行われる。
また、サンプルフェイズでは、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｃがオンされてアナログ差動連続入力信号ＡｉｎＮがサンプルキャップＣａｐ９０６ｎａに導かれる。また、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｄがオンされて、アナログ差動連続入力信号ＡｉｎＮがサンプルキャップＣａｐ９０６ｎｂに導かれる。
また、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｅがオンされて、アナログ差動連続入力信号ＡｉｎＮがサンプルキャップＣａｐ９０６ｎｃに導かれる。さらに、アナログスイッチＳＷ９０５ｎａがオンするので、サンプルキャップＣａｐ９０６ｎａ、９０６ｎｂ、９０６ｎｃに電荷がチャージされてサンプル動作が行われる。
〈ｔ２：コンパレート第１フェイズ（Ｃｏｍｐａｒｅ１ ｐｈａｓｅ）〉
図１１は、図５中ｔ２のタイミング、すなわちコンパレート第１フェイズにおけるステージＦＳ１の状態を表した図である。
このコンパレート第１フェイズでは、アナログスイッチＳＷ９０５ｐａ、９０５ｐｄ、９０５ｐｅ、９０５ｐｎがオフされる。このため、サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃにサンプリングされたアナログ差動連続入力信号ＡｉｎＰの電荷がサミングノード９０４ｐに保存、確定される。
図１１は、図５中ｔ２のタイミング、すなわちコンパレート第１フェイズにおけるステージＦＳ１の状態を表した図である。
このコンパレート第１フェイズでは、アナログスイッチＳＷ９０５ｐａ、９０５ｐｄ、９０５ｐｅ、９０５ｐｎがオフされる。このため、サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃにサンプリングされたアナログ差動連続入力信号ＡｉｎＰの電荷がサミングノード９０４ｐに保存、確定される。
また、アナログスイッチＳＷ９０５ｐｏ、９０５ｐｆ、９０５ｐｇがオンされる。ここで、コンパレート第１フェイズにおいて、多値出力回路９０７Ａｐ、９０７ＢｐはそれぞれＶＣに接続されている。このため、サミングノード９０４ｐの電圧が−ＡｉｎＰＶとなる。
また、このコンパレート第１フェイズでは、アナログスイッチＳＷ９０５ｎａ、９０５ｎｄ、９０５ｎｅ、９０５ｎｎがオフされる。このため、サンプルキャップＣａｐ９０６ｎａ、９０６ｎｂ、９０６ｎｃにサンプリングされたアナログ差動連続入力信号ＡｉｎＮの電荷がサミングノード９０４ｎに保存、確定される。また、アナログスイッチＳＷ９０５ｎｏ、９０５ｎｆ、９０５ｎｇがオンされる。
また、このコンパレート第１フェイズでは、アナログスイッチＳＷ９０５ｎａ、９０５ｎｄ、９０５ｎｅ、９０５ｎｎがオフされる。このため、サンプルキャップＣａｐ９０６ｎａ、９０６ｎｂ、９０６ｎｃにサンプリングされたアナログ差動連続入力信号ＡｉｎＮの電荷がサミングノード９０４ｎに保存、確定される。また、アナログスイッチＳＷ９０５ｎｏ、９０５ｎｆ、９０５ｎｇがオンされる。
ここで、コンパレート第１フェイズにおいて、多値出力回路９０７Ａｎ、９０７ＢｎはそれぞれＶＣに接続されている。このため、サミングノード９０４ｎの電圧が−ＡｉｎＮＶとなる。サミングノード９０４ｐの電圧値−ＡｉｎＰとサミングノード９０４ｎの電圧値−ＡｉｎＮとの差分値（−ＡｉｎＰ＋ＡｉｎＮ）に対して、Ａ／Ｄ変換回路９０２で公知の方法によって演算がされ、デジタル出力信号ｄ１１の値が決定する。ここでは、ｄ１１＝１０が出力されるアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮが入力されたとする。
〈ｔ３：コンパレート第２フェイズ（Ｃｏｍｐａｒｅ２ ｐｈａｓｅ）〉
図１２は、図５中ｔ３のタイミング、すなわちコンパレート第２フェイズにおけるステージＦＳ１の状態を表した図である。
このコンパレート第２フェイズでは、デジタル出力信号ｄ１１の結果に基づき、多値出力回路９０７Ｂｐの接続先が変更される。ここでは、デジタル出力信号ｄ１１＝１０なので、アナログスイッチＳＷ９０５ｐｋがオン状態、アナログスイッチＳＷ９０５ｐｌ、９０５ｐｍがオフ状態となる。このため、サミングノード９０４ｐの電圧が（−ＡｉｎＰ＋（１／２）・Ｖｒ）Ｖとなる。
図１２は、図５中ｔ３のタイミング、すなわちコンパレート第２フェイズにおけるステージＦＳ１の状態を表した図である。
このコンパレート第２フェイズでは、デジタル出力信号ｄ１１の結果に基づき、多値出力回路９０７Ｂｐの接続先が変更される。ここでは、デジタル出力信号ｄ１１＝１０なので、アナログスイッチＳＷ９０５ｐｋがオン状態、アナログスイッチＳＷ９０５ｐｌ、９０５ｐｍがオフ状態となる。このため、サミングノード９０４ｐの電圧が（−ＡｉｎＰ＋（１／２）・Ｖｒ）Ｖとなる。
また、このコンパレート第２フェイズでは、デジタル出力信号ｄ１１の結果に基づき、多値出力回路９０７＿２ｎの接続先が変更される。ここでは、デジタル出力信号ｄ１１＝１０なので、アナログスイッチＳＷ９０５ｎｍがオン状態、アナログスイッチＳＷ９０５ｎｋ、９０５ｎｌがオフ状態となる。このため、サミングノード９０４ｎの電圧が（−ＡｉｎＮ−（１／２）・Ｖｒ）Ｖとなる。
サミングノード９０４ｐの電圧値（−ＡｉｎＰ＋（１／２）・Ｖｒ）とサミングノード９０４ｎの電圧値（−ＡｉｎＮ−（１／２）・Ｖｒ）の差分値（−ＡｉｎＰ＋ＡｉｎＮ＋Ｖｒ）に対して、Ａ／Ｄ変換回路９０２で公知の方法によって演算がされ、デジタル出力信号ｄ１２の値が決定する。ここでは、デジタル出力信号ｄ１２＝００が出力されるアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮが入力されたとする。
以上、クロックφＣ１とクロックφＣ２によってステージ１は逐次比較動作を行い、アナログ差動入力信号ＡｉｎＰ、ＡｉｎＮをデジタル出力信号ｄ１１、ｄ１２に変換する。
以上、クロックφＣ１とクロックφＣ２によってステージ１は逐次比較動作を行い、アナログ差動入力信号ＡｉｎＰ、ＡｉｎＮをデジタル出力信号ｄ１１、ｄ１２に変換する。
〈ｔ４：ホールドフェイズ（Ｈｏｌｄ ｐｈａｓｅ）〉
図１３は、図５中ｔ４のタイミング、すなわちホールドフェイズにおけるステージＦＳ１の状態を表した図である。
このホールドフェイズでは、サミングノード９０４ｐ、９０４ｎに保存された電荷に対し、サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃ、９０６ｎａ、９０６ｎｂ、９０６ｎｃで公知の方法により演算が行われ、ステージＳ２に転送される。転送の結果、アナログ差動出力信号ＶｏｕｔＰ、ＶｏｕｔＮが目標値としてステージＳ２に出力される。
図１３は、図５中ｔ４のタイミング、すなわちホールドフェイズにおけるステージＦＳ１の状態を表した図である。
このホールドフェイズでは、サミングノード９０４ｐ、９０４ｎに保存された電荷に対し、サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃ、９０６ｎａ、９０６ｎｂ、９０６ｎｃで公知の方法により演算が行われ、ステージＳ２に転送される。転送の結果、アナログ差動出力信号ＶｏｕｔＰ、ＶｏｕｔＮが目標値としてステージＳ２に出力される。
以上、図９、図１１、図１２、図１３はステージＦＳ１が２個のデジタル出力信号ｄ１１、ｄ１２を出力する場合について説明した。したがって、ステージ１がｍ個のデジタル出力信号ｄ１１、ｄ１２、…ｄ１ｍを出力する構造を持つ場合は、クロックφＣ１の立ち上がりとクロックφＣの立ち上がりが同時であり、クロックφＣｍの立ち下がりとクロックφＣの立ち下がりが同時であり、２つ以上Ｈとなる区間を持たないノンオーバーラップクロック、φＣ１、φＣ２、…、φＣｍを導入し、ステージＦＳ１が逐次比較動作を行うコンパレートフェイズの中にそれぞれのクロックに対応する動作状態、コンパレート第１フェイズ、コンパレート第２フェイズ、…、コンパレートｍフェイズを持たせる必要がある。
また、アナログスイッチＳＷ９０５ｐｄ、９０５ｐｆと、サンプルキャップＣａｐ９０６ｐｂと、多値出力回路９０７Ａｐを含む回路構成９０９Ａｐと同型の回路構成を図中に示すノード９０８ｐとサミングノード９０４ｐの間に並列にｍ個接続し、回路構成９０９ｍｐに含まれるサンプルキャップの容量は（２の（ｍ−１）乗）・Ｃとしなければならない。
また、アナログスイッチＳＷ９０５ｎｄ、９０５ｎｆと、サンプルキャップＣａｐ９０６ｎｂと、多値出力回路９０７Ａｎを含む回路構成９０９Ａｎと同型の回路構成を図中に示すノード９０８ｎとサミングノード９０４ｎの間に並列にｍ個接続し、回路構成９０９ｍｎに含まれるサンプルキャップの容量は（２の（ｍ−１）乗）・Ｃとしなければならない。
また、デジタル出力信号ｄ１１は多値出力回路９０７ｍｐ、９０７ｍｎに接続し、デジタル出力信号ｄ１２は多値出力回路９０７（ｍ−１）ｐ、９０７（ｍ−１）ｎに接続し、…、デジタル出力信号ｄ１ｍは多値出力回路９０７Ａｐ、９０７Ａｎに接続しなければならない。
また、アナログスイッチＳＷ９０５ｎｄ、９０５ｎｆと、サンプルキャップＣａｐ９０６ｎｂと、多値出力回路９０７Ａｎを含む回路構成９０９Ａｎと同型の回路構成を図中に示すノード９０８ｎとサミングノード９０４ｎの間に並列にｍ個接続し、回路構成９０９ｍｎに含まれるサンプルキャップの容量は（２の（ｍ−１）乗）・Ｃとしなければならない。
また、デジタル出力信号ｄ１１は多値出力回路９０７ｍｐ、９０７ｍｎに接続し、デジタル出力信号ｄ１２は多値出力回路９０７（ｍ−１）ｐ、９０７（ｍ−１）ｎに接続し、…、デジタル出力信号ｄ１ｍは多値出力回路９０７Ａｐ、９０７Ａｎに接続しなければならない。
（第２の実施形態の効果）
本実施の形態によれば、第１の実施の形態と同様に、サンプルホールドを必要としないため、消費電力の削減とレイアウトエリアの削減、およびノイズの削減を達成することができる。
また、本実施の形態によれば、ステージＦＳ１の入力経路がＡｉｎＰについてはサンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃの１経路となる効果、換言すれば、アナログ作動入力信号ＡｉｎＰをサンプリングするトリガがアナログスイッチＳＷ９０５ｐａのみとなる効果も得られる。
本実施の形態によれば、第１の実施の形態と同様に、サンプルホールドを必要としないため、消費電力の削減とレイアウトエリアの削減、およびノイズの削減を達成することができる。
また、本実施の形態によれば、ステージＦＳ１の入力経路がＡｉｎＰについてはサンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃの１経路となる効果、換言すれば、アナログ作動入力信号ＡｉｎＰをサンプリングするトリガがアナログスイッチＳＷ９０５ｐａのみとなる効果も得られる。
また、ステージＦＳ１の入力経路がＡｉｎＮについてはサンプルキャップ９０６ｎａ、９０６ｎｂ、９０６ｎｃの１経路となる効果、換言すれば、アナログ連続入力信号ＡｉｎＮをサンプリングするトリガがアナログスイッチＳＷ９０５ｎａのみとなる効果も得られる。
また、ステージの出力として３値出力ｄｉｊを出力するため、デジタル出力信号が冗長性を持つことになり、従来の冗長性無しの逐次比較Ａ／Ｄ変換器に用いられるコンパレータよりも、Ａ／Ｄ変換回路９０２に要求される判定精度が低くて済むという効果もある。
また、ステージの出力として３値出力ｄｉｊを出力するため、デジタル出力信号が冗長性を持つことになり、従来の冗長性無しの逐次比較Ａ／Ｄ変換器に用いられるコンパレータよりも、Ａ／Ｄ変換回路９０２に要求される判定精度が低くて済むという効果もある。
（第３の実施形態）
次に、本発明に係るパイプライン型のＡ／Ｄ変換器１００の第３の実施形態を図１４〜図１９を参照しながら説明する。
（全体構成）
図１４は、本実施の形態に係るパイプライン型のＡ／Ｄ変換器１００のブロック図である。
図示するようにこのＡ／Ｄ変換器１００は、第１および第２の実施の形態と同様にアナログ連続入力信号ＡｉｎをＮビットのデジタル出力信号Ｄｏｕｔに変換するものである。このため、各ビットを決定するための縦列接続されたｋ個のステージＦＳ１、Ｓ２…Ｓｋと、各ステージにおいて決定された１桁のデジタル出力信号ｄｉｊ（ｉは１〜ｋ、ｊは１〜ｎ）を格納するメモリ１４０２と、このメモリ１４０２に格納されたデジタル出力信号ｄｉｊに基づいてアナログ連続入力信号ＡｉｎのＡ／Ｄ変換値をデジタル出力信号Ｄｏｕｔを演算する演算回路１４０１と、を有している。
次に、本発明に係るパイプライン型のＡ／Ｄ変換器１００の第３の実施形態を図１４〜図１９を参照しながら説明する。
（全体構成）
図１４は、本実施の形態に係るパイプライン型のＡ／Ｄ変換器１００のブロック図である。
図示するようにこのＡ／Ｄ変換器１００は、第１および第２の実施の形態と同様にアナログ連続入力信号ＡｉｎをＮビットのデジタル出力信号Ｄｏｕｔに変換するものである。このため、各ビットを決定するための縦列接続されたｋ個のステージＦＳ１、Ｓ２…Ｓｋと、各ステージにおいて決定された１桁のデジタル出力信号ｄｉｊ（ｉは１〜ｋ、ｊは１〜ｎ）を格納するメモリ１４０２と、このメモリ１４０２に格納されたデジタル出力信号ｄｉｊに基づいてアナログ連続入力信号ＡｉｎのＡ／Ｄ変換値をデジタル出力信号Ｄｏｕｔを演算する演算回路１４０１と、を有している。
ステージＦＳ１〜Ｓｋは直列に接続され、各々入力されるアナログ入力信号Ｖｉｎに基づいて２桁のデジタル出力信号ｄｉｊをメモリ１４０２に送出する。また、各ステージＦＳ１〜Ｓｋでは、入力されたアナログ入力信号Ｖｉｎが、デジタル出力信号ｄｉｊのＤ／Ａ変換結果に基づいて変換され、アナログ出力信号Ｖｏｕｔとして次のステージに出力される。
メモリ１４０２は、ｋ個のステージＳ１〜Ｓｋの各々から１桁のデジタル出力信号ｄｉｊを入力し、格納する。このため、メモリ１４０２には、少なくとも、１ビットのアドレスを（ｋ×ｎ）個格納できる半導体メモリ等が用いられる。
メモリ１４０２は、ｋ個のステージＳ１〜Ｓｋの各々から１桁のデジタル出力信号ｄｉｊを入力し、格納する。このため、メモリ１４０２には、少なくとも、１ビットのアドレスを（ｋ×ｎ）個格納できる半導体メモリ等が用いられる。
演算回路１４０１は、メモリ１４０２に格納されたデジタル出力信号ｄｉｊに基づいて演算し、Ｎ桁のデジタル出力信号Ｄｏｕｔを出力する。デジタル出力信号Ｄｏｕｔを算出するための演算は、次のように行われる。
すなわち、演算回路１４０１は、デジタル出力信号ｄ１１をＤｏｕｔの最上位ビットとし、デジタル出力信号ｄ１２、ｄ１３と順番に並べていき、デジタル出力信号ｄ１ｎの次の桁はｄ２１となり、同様に並べていき最下位桁がｄｋｎとなる。足し合わされた最終的な結果は、デジタル出力信号Ｄｏｕｔとして出力される。
すなわち、演算回路１４０１は、デジタル出力信号ｄ１１をＤｏｕｔの最上位ビットとし、デジタル出力信号ｄ１２、ｄ１３と順番に並べていき、デジタル出力信号ｄ１ｎの次の桁はｄ２１となり、同様に並べていき最下位桁がｄｋｎとなる。足し合わされた最終的な結果は、デジタル出力信号Ｄｏｕｔとして出力される。
図１５は、以上述べたデジタル出力信号Ｄｏｕｔを算出する演算を例示するための図である。図１５の例では、４個のステージがあって、各ステージが、１桁のデジタル出力ｄ１１、ｄ１２、ｄ２１、ｄ２２、ｄ３１、ｄ３２、ｄ４１、ｄ４２をそれぞれ図１４に示したメモリ１４０２に出力するものとする。より具体的には、デジタル出力ｄ１１、ｄ１２、ｄ２１、ｄ２２、ｄ３１、ｄ３２、ｄ４１、ｄ４２の値を、以下のように定める。
ｄ１１＝０、ｄ１２＝１、ｄ２１＝０、ｄ２２＝０、ｄ３１＝１、ｄ３２＝１、ｄ４１＝０、ｄ４２＝１
図１５の例では、デジタル出力ｄ１１からデジタル出力ｄ４２まで最上位桁から最下位桁まで並べた結果、デジタル出力信号Ｄｏｕｔとして、「０１００１１０１」の値が得られる。
ｄ１１＝０、ｄ１２＝１、ｄ２１＝０、ｄ２２＝０、ｄ３１＝１、ｄ３２＝１、ｄ４１＝０、ｄ４２＝１
図１５の例では、デジタル出力ｄ１１からデジタル出力ｄ４２まで最上位桁から最下位桁まで並べた結果、デジタル出力信号Ｄｏｕｔとして、「０１００１１０１」の値が得られる。
（ステージＦＳ１の回路構成）
図１６は、本実施の形態に係る差動パイプライン型Ａ／Ｄ変換器１００のステージＦＳ１の回路構成を示す図である。なお、図１６に示したステージＦＳ１〜Ｓｋの各々は、同一の回路構成を有しているから、図１６によるステージの説明を、全てのステージＦＳ１〜Ｓｋの説明に代えるものとする。ここで、ステージＳ２〜Ｓｋの入力は、図１４においてアナログ連続入力信号Ａｉｎを、前段で離散化されたアナログ離散入力信号Ｖｉｎに置き換えたものとする。また、任意のステージＳｋの回路構成に、従来技術と同じ構造を用いても良い。
このステージＦＳ１は、アナログ連続入力信号Ａｉｎを入力し、デジタル出力信号ｄ１１、ｄ１２、…ｄ１ｎを出力すると共に、後段のステージＳ２にアナログ離散出力信号Ｖｏｕｔを出力する回路である。
図１６は、本実施の形態に係る差動パイプライン型Ａ／Ｄ変換器１００のステージＦＳ１の回路構成を示す図である。なお、図１６に示したステージＦＳ１〜Ｓｋの各々は、同一の回路構成を有しているから、図１６によるステージの説明を、全てのステージＦＳ１〜Ｓｋの説明に代えるものとする。ここで、ステージＳ２〜Ｓｋの入力は、図１４においてアナログ連続入力信号Ａｉｎを、前段で離散化されたアナログ離散入力信号Ｖｉｎに置き換えたものとする。また、任意のステージＳｋの回路構成に、従来技術と同じ構造を用いても良い。
このステージＦＳ１は、アナログ連続入力信号Ａｉｎを入力し、デジタル出力信号ｄ１１、ｄ１２、…ｄ１ｎを出力すると共に、後段のステージＳ２にアナログ離散出力信号Ｖｏｕｔを出力する回路である。
このためにステージＦＳ１は、入力されたアナログ連続入力信号ＡｉｎをサンプリングするサンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃと、サンプルキャップＣａｐ３０６ｂの出力を所定の多値出力に振り分ける多値出力回路３０７Ａと、サンプルキャップＣａｐ３０６ｃの出力を所定の多値出力に振り分ける多値出力回路３０７Ｂと、アナログ入力信号Ａｉｎをデジタル出力信号ｄ１１、ｄ１２、…ｄ１ｎに変換し、また、Ａｉｎに基づいた値をデジタル出力信号ｄ１１、ｄ１２、…ｄ１ｎの数ｎに応じた所定のゲインＧで増幅する増幅器３０３と、を有している。パイプライン型Ａ／Ｄ変換器では、増幅器３０３のゲインＧを、デジタル出力信号ｄｉｊの数がｎのとき、２の（ｎ−１）乗としなければならない。サンプルキャップＣａｐ３０６ａと３０６ｂの容量は共にＣであり、サンプルキャップＣａｐ３０６ｃはその容量が２Ｃである。
また、本実施の形態のステージＦＳ１は、クロックφ１にしたがって開閉するアナログスイッチＳＷ３０５ｃ、クロックφ２にしたがって開閉するアナログスイッチＳＷ３０５ｂ、１６０５ｒ、クロックφＨにしたがって開閉するアナログスイッチＳＷ３０５ｆ、３０５ｇ、クロックφＳにしたがって開閉するアナログスイッチＳＷ３０５ａ、３０５ｄ、３０５ｅ、３０５ｎ、クロックφＣにしたがって開閉するアナログスイッチＳＷ３０５ｏ、クロックφＣ１にしたがって開閉するアナログスイッチＳＷ１６０５ｑ、クロックφＣ２にしたがって開閉するアナログスイッチＳＷ１６０５ｒを有している。
多値出力回路３０７Ａに含まれるアナログスイッチＳＷ３０５ｈ、３０５ｉ、３０５ｊの開閉は、デジタル出力信号ｄ１２にしたがって行われ、多値出力回路３０７Ｂに含まれるアナログスイッチＳＷ３０５ｋ、３０５ｌ、３０５ｍの開閉は、デジタル出力信号ｄ１１にしたがって行われる。
なお、本実施の形態においても前記実施の形態と同様に制御回路３０１を有し、制御回路３０１によって７種類のクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２が図５に示すようなタイミングで出力されるものとする。
なお、本実施の形態においても前記実施の形態と同様に制御回路３０１を有し、制御回路３０１によって７種類のクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２が図５に示すようなタイミングで出力されるものとする。
また、図中に符号３０４を付して示した箇所は、サミングノードであり、電荷を保存することができる。
また、多値出力回路３０７Ａはデジタル出力信号ｄ１２をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能し、多値出力回路３０７Ｂはデジタル出力信号ｄ１１をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。
また、多値出力回路３０７Ａはデジタル出力信号ｄ１２をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能し、多値出力回路３０７Ｂはデジタル出力信号ｄ１１をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。
次に、増幅器３０３は、サンプリングトリガφＣ１の立ち上がりに同期してサミングノード３０４の電圧と、予め設定されている基準電圧ＶＣとを比較し、結果をデジタル出力信号ｄ１１として出力する。
サミングノード３０４の電圧がＶＣより大きい場合はデジタル出力信号ｄ１１＝０を出力し、サミングノード３０４の電圧がＶＣより小さい場合はデジタル出力信号ｄ１１＝１を出力する。デジタル出力信号ｄ１１は、多値出力回路３０７Ｂに入力されてＳＷ３０５ｋ〜３０５ｍを制御する。
サミングノード３０４の電圧がＶＣより大きい場合はデジタル出力信号ｄ１１＝０を出力し、サミングノード３０４の電圧がＶＣより小さい場合はデジタル出力信号ｄ１１＝１を出力する。デジタル出力信号ｄ１１は、多値出力回路３０７Ｂに入力されてＳＷ３０５ｋ〜３０５ｍを制御する。
また、この増幅器３０３はサンプリングトリガφＣ２を入力し、サンプリングトリガφＣ２の立ち上がりに同期してサミングノード３０４の電圧と、予め設定されている基準電圧ＶＣとを比較し、結果をデジタル出力信号ｄ１２として出力する。
サミングノード３０４の電圧がＶＣより大きい場合はデジタル出力信号ｄ１２＝０を出力し、サミングノード３０４の電圧がＶＣより小さい場合はデジタル出力信号ｄ１２＝１を出力する。デジタル出力信号ｄ１２は、多値出力回路３０７Ａに入力されてＳＷ３０５ｈ〜３０５ｊを制御する。
また、図１６〜図１９中に示したクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２は、図５（ａ）〜（ｇ）に示したクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２であり、その出力タイミングは図５のタイミングチャートに従って出力される。
サミングノード３０４の電圧がＶＣより大きい場合はデジタル出力信号ｄ１２＝０を出力し、サミングノード３０４の電圧がＶＣより小さい場合はデジタル出力信号ｄ１２＝１を出力する。デジタル出力信号ｄ１２は、多値出力回路３０７Ａに入力されてＳＷ３０５ｈ〜３０５ｊを制御する。
また、図１６〜図１９中に示したクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２は、図５（ａ）〜（ｇ）に示したクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２であり、その出力タイミングは図５のタイミングチャートに従って出力される。
（動作）
次に、本実施の形態に係るステージＦＳ１の動作を説明する。
先ず、アナログ連続入力信号Ａｉｎは、アナログスイッチＳＷ３０５ｎ、３０５ｃのオンによってサンプルキャップ３０６ａに導かれ、アナログスイッチＳＷ３０５ｎ、３０５ｄのオンによってサンプルキャップ３０６ｂに導かれ、アナログスイッチＳＷ３０５ｎ、３０５ｅのオンによってサンプルキャップ３０６ｃに導かれる。サンプルキャップ３０６ａ、３０６ｂ、３０６ｃは、アナログ連続入力信号Ａｉｎの電荷をチャージしてサンプリングを行う。サンプリングされた電荷はサミングノード３０４に保存される。
次に、本実施の形態に係るステージＦＳ１の動作を説明する。
先ず、アナログ連続入力信号Ａｉｎは、アナログスイッチＳＷ３０５ｎ、３０５ｃのオンによってサンプルキャップ３０６ａに導かれ、アナログスイッチＳＷ３０５ｎ、３０５ｄのオンによってサンプルキャップ３０６ｂに導かれ、アナログスイッチＳＷ３０５ｎ、３０５ｅのオンによってサンプルキャップ３０６ｃに導かれる。サンプルキャップ３０６ａ、３０６ｂ、３０６ｃは、アナログ連続入力信号Ａｉｎの電荷をチャージしてサンプリングを行う。サンプリングされた電荷はサミングノード３０４に保存される。
次に、保存された電荷に対し、コンパレート第１フェイズ（図５中クロックφＣ１がＨ）においてアナログスイッチＳＷ３０５ｏ、３０５ｆ、３０５ｇのオンによって、アナログスイッチＳＷ３０５ａ、３０５ｄ、３０５ｅ、３０５ｎはオフしているので、サミングノード３０４の電圧は−ＡｉｎＶとなる。ここで、コンパレート第１フェイズにおいて、多値出力回路３０７Ａ、３０７ＢはそれぞれＶＣに接続されている。
コンパレート第１フェイズにおいて、増幅器３０３によって、サミングノード３０４の電圧値−Ａｉｎがデジタル出力信号ｄ１１に変換される。コンパレート１フェイズにおいてＳＷ１６０５ｑはオンしているので、デジタル出力信号ｄ１１は、図１４に示したメモリ１４０２に出力され、また、分岐されて多値出力回路３０７Ｂを介し、スイッチ３０５ｋ〜３０５ｍに導かれる。
ここで、増幅器３０３では公知の方法によって演算がされ、デジタル出力信号ｄ１１の値が決定する。
多値出力回路３０７Ｂでは、デジタル出力信号ｄ１１の値が１の場合、ＳＷ３０５ｋがオン状態となり、アナログスイッチＳＷ３０５ｌ、ＳＷ３０５ｍがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続される。
ここで、増幅器３０３では公知の方法によって演算がされ、デジタル出力信号ｄ１１の値が決定する。
多値出力回路３０７Ｂでは、デジタル出力信号ｄ１１の値が１の場合、ＳＷ３０５ｋがオン状態となり、アナログスイッチＳＷ３０５ｌ、ＳＷ３０５ｍがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１１の値が０の場合、ＳＷ３０５ｍがオン状態となり、アナログスイッチＳＷ３０５ｋ、ＳＷ３０５ｌがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。ここでは、デジタル出力信号ｄ１１＝１が出力されるアナログ連続入力信号Ａｉｎが入力されたとする。
サミングノード３０４に保存された電荷に対し、コンパレート第２フェイズ（図５中クロックφＣ２がＨ）においてアナログスイッチＳＷ３０５ｋのオン、ＳＷ３０５ｌ、３０５ｍのオフによって、サミングノード３０４の電圧は（−Ａｉｎ＋（１／２）・Ｖｒ）Ｖとなる。
サミングノード３０４に保存された電荷に対し、コンパレート第２フェイズ（図５中クロックφＣ２がＨ）においてアナログスイッチＳＷ３０５ｋのオン、ＳＷ３０５ｌ、３０５ｍのオフによって、サミングノード３０４の電圧は（−Ａｉｎ＋（１／２）・Ｖｒ）Ｖとなる。
このコンパレート第２フェイズにおいて、増幅器３０３によって、サミングノード３０４の電圧値（−Ａｉｎ＋（１／２）・Ｖｒ）がデジタル出力信号ｄ１２に変換される。コンパレート２フェイズにおいてアナログスイッチＳＷ１６０５ｒはオンしているので、デジタル出力信号ｄ１２は、図１４に示したメモリ１４０２に出力され、また、分岐されて多値出力回路３０７Ａを介し、アナログスイッチＳＷ３０５ｈ〜３０５ｊに導かれる。
ここで、増幅器３０３では公知の方法によって演算がされ、デジタル出力信号ｄ１２の値が決定する。多値出力回路３０７Ａでは、デジタル出力信号ｄ１２の値が１の場合、アナログスイッチＳＷ３０５ｈがオン状態となり、アナログスイッチＳＷ３０５ｉ、ＳＷ３０５ｊがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１２の値が０の場合、アナログスイッチＳＷ３０５ｊがオン状態となり、アナログスイッチＳＷ３０５ｈ、ＳＷ３０５ｉがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。ここでは、デジタル出力信号ｄ１２＝０が出力されるアナログ連続入力信号Ａｉｎが入力されたとする。
以上、第１の実施の形態においてＡ／Ｄ変換回路３０２で行われていた比較動作が、増幅器３０３によってなされるものである。
以上、第１の実施の形態においてＡ／Ｄ変換回路３０２で行われていた比較動作が、増幅器３０３によってなされるものである。
ホールドフェイズ（図５中クロックφ２がＨ）では、アナログスイッチＳＷ３０５ｂ、１６０５ｐのオンにより、アナログスイッチＳＷ３０５ｃはオフしているので、サミングノード３０４に保存された電荷に対し、サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃで公知の方法により演算が行われ、ステージＳ２に転送される。転送の結果、アナログ出力信号Ｖｏｕｔが目標値としてステージＳ２に出力される。
次に、図５に示したｔ１〜ｔ４のタイミングにおける本実施形態のステージＦＳ１の動作を順を追って説明する。
〈ｔ１：サンプルフェイズ（Ｓａｍｐｌｅ ｐｈａｓｅ）〉
図１６は、図５に示したｔ１のタイミング、すなわちサンプルフェイズにおけるステージ１の状態を表した図である。
〈ｔ１：サンプルフェイズ（Ｓａｍｐｌｅ ｐｈａｓｅ）〉
図１６は、図５に示したｔ１のタイミング、すなわちサンプルフェイズにおけるステージ１の状態を表した図である。
このサンプルフェイズでは、アナログスイッチＳＷ３０５ｎ、３０５ｃがオンされてアナログ連続入力信号ＡｉｎがサンプルキャップＣａｐ３０６ａに導かれる。また、アナログスイッチＳＷ３０５ｎ、３０５ｄがオンされて、アナログ連続入力信号ＡｉｎがサンプルキャップＣａｐ３０６ｂに導かれる。また、アナログスイッチＳＷ３０５ｎ、３０５ｅがオンされて、アナログ連続入力信号ＡｉｎがサンプルキャップＣａｐ３０６ｃに導かれる。さらに、アナログスイッチＳＷ３０５ａがオンするので、サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃに電荷がチャージされてサンプル動作が行われる。
〈ｔ２：コンパレート第１フェイズ（Ｃｏｍｐａｒｅ１ ｐｈａｓｅ）〉
図１７は、図５中ｔ２のタイミング、すなわちコンパレート第１フェイズにおけるステージＦＳ１の状態を表した図である。
このコンパレート第１フェイズでは、アナログスイッチＳＷ３０５ａ、３０５ｄ、３０５ｅ、３０５ｎがオフされる。このため、サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃにサンプリングされたアナログ連続入力信号Ａｉｎの電荷がサミングノード３０４に保存、確定される。また、アナログスイッチＳＷ３０５ｏ、３０５ｆ、３０５ｇがオンされる。ここで、コンパレート第１フェイズにおいて、多値出力回路３０７Ａ、３０７ＢはそれぞれＶＣに接続されている。このため、サミングノード３０４の電圧が−ＡｉｎＶとなり、コンパレート第１フェイズにおいてアナログスイッチＳＷ１６０５ｑがオンしているため、−ＡｉｎＶに対して増幅器３０３で公知の方法によって演算がされ、デジタル出力信号ｄ１１の値が決定する。ここでは、デジタル出力信号ｄｄ１１＝１が出力されるアナログ連続入力信号Ａｉｎが入力されたとする。
図１７は、図５中ｔ２のタイミング、すなわちコンパレート第１フェイズにおけるステージＦＳ１の状態を表した図である。
このコンパレート第１フェイズでは、アナログスイッチＳＷ３０５ａ、３０５ｄ、３０５ｅ、３０５ｎがオフされる。このため、サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃにサンプリングされたアナログ連続入力信号Ａｉｎの電荷がサミングノード３０４に保存、確定される。また、アナログスイッチＳＷ３０５ｏ、３０５ｆ、３０５ｇがオンされる。ここで、コンパレート第１フェイズにおいて、多値出力回路３０７Ａ、３０７ＢはそれぞれＶＣに接続されている。このため、サミングノード３０４の電圧が−ＡｉｎＶとなり、コンパレート第１フェイズにおいてアナログスイッチＳＷ１６０５ｑがオンしているため、−ＡｉｎＶに対して増幅器３０３で公知の方法によって演算がされ、デジタル出力信号ｄ１１の値が決定する。ここでは、デジタル出力信号ｄｄ１１＝１が出力されるアナログ連続入力信号Ａｉｎが入力されたとする。
〈ｔ３：コンパレート第２フェイズ（Ｃｏｍｐａｒｅ２ ｐｈａｓｅ）〉
図１８は、図５中ｔ３のタイミング、すなわちコンパレート第２フェイズにおけるステージ１の状態を表した図である。
このコンパレート第２フェイズでは、デジタル出力信号ｄ１１の結果に基づき、多値出力回路３０７Ｂの接続先が変更される。ここでは、デジタル出力信号ｄ１１＝１なので、アナログスイッチＳＷ３０５ｋがオン状態、アナログスイッチＳＷ３０５ｌ、３０５ｍがオフ状態となる。このため、サミングノード３０４の電圧が（−Ａｉｎ＋（１／２）・Ｖｒ）Ｖとなり、コンパレート第２フェイズにおいてアナログスイッチＳＷ１６０５ｒがオンしているため、（−Ａｉｎ＋（１／２）・Ｖｒ）Ｖに対して増幅器３０３で公知の方法によって演算がされ、デジタル出力信号ｄ１２の値が決定する。ここでは、デジタル出力信号ｄ１２＝０が出力されるアナログ連続入力信号Ａｉｎが入力されたとする。
以上、クロックφＣ１とクロックφＣ２によってステージＦＳ１は逐次比較動作を行い、アナログ入力信号Ａｉｎをデジタル出力信号ｄ１１、ｄ１２に変換する。
図１８は、図５中ｔ３のタイミング、すなわちコンパレート第２フェイズにおけるステージ１の状態を表した図である。
このコンパレート第２フェイズでは、デジタル出力信号ｄ１１の結果に基づき、多値出力回路３０７Ｂの接続先が変更される。ここでは、デジタル出力信号ｄ１１＝１なので、アナログスイッチＳＷ３０５ｋがオン状態、アナログスイッチＳＷ３０５ｌ、３０５ｍがオフ状態となる。このため、サミングノード３０４の電圧が（−Ａｉｎ＋（１／２）・Ｖｒ）Ｖとなり、コンパレート第２フェイズにおいてアナログスイッチＳＷ１６０５ｒがオンしているため、（−Ａｉｎ＋（１／２）・Ｖｒ）Ｖに対して増幅器３０３で公知の方法によって演算がされ、デジタル出力信号ｄ１２の値が決定する。ここでは、デジタル出力信号ｄ１２＝０が出力されるアナログ連続入力信号Ａｉｎが入力されたとする。
以上、クロックφＣ１とクロックφＣ２によってステージＦＳ１は逐次比較動作を行い、アナログ入力信号Ａｉｎをデジタル出力信号ｄ１１、ｄ１２に変換する。
〈ｔ４：ホールドフェイズ（Ｈｏｌｄ ｐｈａｓｅ）〉
図１９は、図５中ｔ４のタイミング、すなわちホールドフェイズにおけるステージＦＳ１の状態を表した図である。
このホールドフェイズでは、サミングノード３０４に保存された電荷に対し、サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃで公知の方法により演算が行われ、ステージＳ２に転送される。転送の結果、アナログ出力信号Ｖｏｕｔが目標値としてステージＳ２に出力される。
図１９は、図５中ｔ４のタイミング、すなわちホールドフェイズにおけるステージＦＳ１の状態を表した図である。
このホールドフェイズでは、サミングノード３０４に保存された電荷に対し、サンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃで公知の方法により演算が行われ、ステージＳ２に転送される。転送の結果、アナログ出力信号Ｖｏｕｔが目標値としてステージＳ２に出力される。
以上、図１６、図１７、図１８、図１９はステージＦＳ１が２個のデジタル出力信号ｄ１１、ｄ１２を出力する場合について説明した。したがって、ステージＦＳ１がｍ個のデジタル出力信号ｄ１１、ｄ１２、…ｄ１ｍを出力する構造を持つ場合は、φＣ１の立ち上がりとφＣの立ち上がりが同時であり、φＣｍの立ち下がりとφＣの立ち下がりが同時であり、２つ以上Ｈとなる区間を持たないノンオーバーラップクロック、φＣ１、φＣ２、…φＣｍを導入し、ステージＦＳ１が逐次比較動作を行うコンパレートフェイズの中にそれぞれのクロックに対応する動作状態、コンパレート第１フェイズ、コンパレート第２フェイズ、…、コンパレート第ｍフェイズを持たせる必要がある。また、アナログスイッチＳＷ３０５ｄ、３０５ｆと、サンプルキャップＣａｐ３０６ｂと、多値出力回路３０７Ａを含む回路構成３０９Ａと同型の回路構成を図中に示すノード３０８とサミングノード３０４の間に並列にｍ個接続し、回路構成３０９ｍに含まれるサンプルキャップの容量は（２の（ｍ−１）乗）・Ｃとしなければならない。また、デジタル出力ノードｄ１ｍと増幅器３０３の出力ノードを繋ぐφＣｍによって駆動されるアナログスイッチがｍ個必要である。また、デジタル出力信号ｄ１１は多値出力回路３０７ｍに接続し、デジタル出力信号ｄ１２は多値出力回路３０７（ｍ−１）に接続し、…、デジタル出力信号ｄ１ｍは多値出力回路３０７Ａに接続しなければならない。
以上は、ステージＦＳ１の動作の時系列に沿った説明である。なお、図５に示したｔ５はクロックφ２の立ち上がり時刻であり、ｔ５以降のホールドフェイズは、図１に示した後段のステージＳ２においてサンプルフェイズとなる。ステージＳ２、Ｓ４、…の偶数番目のステージは図１６と同様の回路構成を持ち、そのアナログスイッチを駆動するクロックのタイミングチャートはφ１の立ち上がり時刻がｔ５となり、クロックφ２、φＨ、φＳ、φＣ、φＣ１、φＣ２のφ１に対する相対関係は全て図５と同様であるクロックによって駆動され、本実施の形態と同様に動作する。また、ステージＳ３、Ｓ５、…の奇数番目のステージは図１６と同様の回路構成を持ち、そのアナログスイッチを駆動するクロックのタイミングチャートは全て図５と同様であるクロックによって駆動され、本実施の形態と同様に動作する。
（第３の実施形態の効果）
本実施の形態によれば、前記第１および第２の実施の形態と同様にサンプルホールドを必要としないため、消費電力の削減とレイアウトエリアの削減およびノイズの削減を達成することが可能となる。
また、本発明の構成により、ステージＦＳ１の入力経路がサンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃの１経路となる効果、換言すれば、アナログ連続入力信号ＡｉｎをサンプリングするトリガがアナログスイッチＳＷ３０５ａのみとなる効果も得られる。
また、第１および第２の実施の形態と比べ、Ａ／Ｄ変換回路３０２、９０２を必要としないため、さらなる電力削減、エリア削減が可能となる。
本実施の形態によれば、前記第１および第２の実施の形態と同様にサンプルホールドを必要としないため、消費電力の削減とレイアウトエリアの削減およびノイズの削減を達成することが可能となる。
また、本発明の構成により、ステージＦＳ１の入力経路がサンプルキャップＣａｐ３０６ａ、３０６ｂ、３０６ｃの１経路となる効果、換言すれば、アナログ連続入力信号ＡｉｎをサンプリングするトリガがアナログスイッチＳＷ３０５ａのみとなる効果も得られる。
また、第１および第２の実施の形態と比べ、Ａ／Ｄ変換回路３０２、９０２を必要としないため、さらなる電力削減、エリア削減が可能となる。
（第４の実施形態）
次に、本発明に係るパイプライン型のＡ／Ｄ変換器１００の第４の実施形態を図２０〜図２３を参照しながら説明する。
本実施の形態は前述した第３の実施形態の変形例であり、第３の実施の形態がシングルエンド信号を扱うものであることに対し、本実施の形態では差動信号を扱うものである。そのため、本発明の第３の一実施形態とパイプライン型Ａ／Ｄコンバータの構成は同じであり、入力信号Ａｉｎが差動入力信号ＡｉｎＰとＡｉｎＮの差分と等しく、出力信号Ｖｏｕｔが差動出力信号ＶｏｕｔＰとＶｏｕｔＮの差分と等しくなる。
次に、本発明に係るパイプライン型のＡ／Ｄ変換器１００の第４の実施形態を図２０〜図２３を参照しながら説明する。
本実施の形態は前述した第３の実施形態の変形例であり、第３の実施の形態がシングルエンド信号を扱うものであることに対し、本実施の形態では差動信号を扱うものである。そのため、本発明の第３の一実施形態とパイプライン型Ａ／Ｄコンバータの構成は同じであり、入力信号Ａｉｎが差動入力信号ＡｉｎＰとＡｉｎＮの差分と等しく、出力信号Ｖｏｕｔが差動出力信号ＶｏｕｔＰとＶｏｕｔＮの差分と等しくなる。
（ステージＦＳ１の回路構成）
図２０は、本実施形態に係る差動パイプライン型Ａ／Ｄ変換器１００のステージＦＳ１の回路構成図である。なお、図１４に示したステージＦＳ１〜Ｓｋの各々は、同一の回路構成を有しているから、図２０によるステージの説明を、全てのステージＦＳ１〜Ｓｋの説明に代えるものとする。ここで、ステージＳ２〜Ｓｋの入力は、図２０においてアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮを、前段で離散化されたアナログ離散入力信号ＶｉｎＰ、ＶｉｎＮに置き換えたものとする。また、任意のステージＳｋの回路構成に従来技術と同じ構造を用いても良い。
このステージＦＳ１は、アナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮを入力し、デジタル出力信号ｄ１１、ｄ１２、…ｄ１ｎを出力すると共に、後段のステージＳ２にアナログ差動離散出力信号ＶｏｕｔＰ、ＶｏｕｔＮを出力する回路である。
図２０は、本実施形態に係る差動パイプライン型Ａ／Ｄ変換器１００のステージＦＳ１の回路構成図である。なお、図１４に示したステージＦＳ１〜Ｓｋの各々は、同一の回路構成を有しているから、図２０によるステージの説明を、全てのステージＦＳ１〜Ｓｋの説明に代えるものとする。ここで、ステージＳ２〜Ｓｋの入力は、図２０においてアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮを、前段で離散化されたアナログ離散入力信号ＶｉｎＰ、ＶｉｎＮに置き換えたものとする。また、任意のステージＳｋの回路構成に従来技術と同じ構造を用いても良い。
このステージＦＳ１は、アナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮを入力し、デジタル出力信号ｄ１１、ｄ１２、…ｄ１ｎを出力すると共に、後段のステージＳ２にアナログ差動離散出力信号ＶｏｕｔＰ、ＶｏｕｔＮを出力する回路である。
このためにこのステージＦＳ１は、入力されたアナログ差動連続入力信号ＡｉｎＰをサンプリングするサンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃと、入力されたアナログ差動連続入力信号ＡｉｎＮをサンプリングするサンプルキャップＣａｐ９０６ｎａ、９０６ｎｂ、９０６ｎｃと、サンプルキャップＣａｐ９０６ｐｂの出力を所定の多値出力に振り分ける多値出力回路９０７Ａｐと、サンプルキャップＣａｐ９０６ｐｃの出力を所定の多値出力に振り分ける多値出力回路９０７Ｂｐと、サンプルキャップＣａｐ９０６ｎｂの出力を所定の多値出力に振り分ける多値出力回路９０７Ａｎと、サンプルキャップＣａｐ９０６ｎｃの出力を所定の多値出力に振り分ける多値出力回路９０７Ｂｎとを有している。さらに、このステージＦＳ１は、アナログ差動入力信号ＡｉｎＰとアナログ差動入力信号ＡｉｎＮの差分ＡｉｎＰ−ＡｉｎＮをデジタル出力信号ｄ１１、ｄ１２、…ｄ１ｎに変換し、アナログ差動入力信号ＡｉｎＰとアナログ差動入力信号ＡｉｎＮの差分ＡｉｎＰ−ＡｉｎＮに基づいた値をＡ／Ｄ変換回路９０２のデジタル出力のビット数に応じた所定のゲインＧで増幅する増幅器９０３を有している。パイプライン型Ａ／Ｄ変換器では、増幅器９０３のゲインＧを、入力されたＡ／Ｄ変換回路９０２のデジタル出力信号ｄｉｊの数がｎのとき、２の（ｎ−１）乗としなければならない。サンプルキャップＣａｐ９０６ｐａと９０６ｎａと９０６ｐｂと９０６ｎｂの容量は全てＣであり、サンプルキャップＣａｐ９０６ｐｃと９０６ｎｃの容量は共に２Ｃである。
また、本実施の形態のステージＦＳ１は、クロックφ１にしたがって開閉するアナログスイッチＳＷ９０５ｐｃ、９０５ｎｃ、クロックφ２にしたがって開閉するアナログスイッチＳＷ９０５ｐｂ、９０５ｎｂ、２００５ｐｐ、クロックφＨにしたがって開閉するアナログスイッチＳＷ９０５ｐｆ、９０５ｐｇ、９０５ｎｆ、９０５ｎｇ、クロックφＳにしたがって開閉するアナログスイッチＳＷ９０５ｐａ、９０５ｐｄ、９０５ｐｅ、９０５ｐｎ、９０５ｎａ、９０５ｎｄ、９０５ｎｅ、９０５ｎｎ、クロックφＣにしたがって開閉するアナログスイッチＳＷ９０５ｐｏ、９０５ｎｏ、クロックφＣ１にしたがって開閉するアナログスイッチＳＷ２００５ｐｑ、クロックφＣ２にしたがって開閉するアナログスイッチＳＷ２００５ｐｒを有している。
多値出力回路９０７Ａｐに含まれるアナログスイッチＳＷ９０５ｐｈ、９０５ｐｉ、９０５ｐｊの開閉は、デジタル出力ｄ１２にしたがって行われ、多値出力回路９０７Ａｎに含まれるアナログスイッチＳＷ９０５ｎｈ、９０５ｎｉ、９０５ｎｊの開閉は、デジタル出力ｄ１２にしたがって行われる。
また、多値出力回路９０７Ｂｐに含まれるアナログスイッチＳＷ９０５ｐｋ、９０５ｐｌ、９０５ｐｍの開閉は、デジタル出力ｄ１１にしたがって行われ、多値出力回路９０７＿２ｎに含まれるアナログスイッチＳＷ９０５ｎｋ、９０５ｎｌ、９０５ｎｍの開閉は、デジタル出力ｄ１１にしたがって行われる。
また、多値出力回路９０７Ｂｐに含まれるアナログスイッチＳＷ９０５ｐｋ、９０５ｐｌ、９０５ｐｍの開閉は、デジタル出力ｄ１１にしたがって行われ、多値出力回路９０７＿２ｎに含まれるアナログスイッチＳＷ９０５ｎｋ、９０５ｎｌ、９０５ｎｍの開閉は、デジタル出力ｄ１１にしたがって行われる。
なお、本実施の形態では、さらに制御回路３０１を有し、この制御回路３０１によってクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２が出力されるものとする。
また、図中に符号９０４ｐ、９０４ｎを付して示した箇所は、それぞれサミングノードであり、電荷を保存することができる。
また、多値出力回路９０７Ａｐはデジタル出力信号ｄ１２をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能し、多値出力回路９０７Ｂｐはデジタル出力信号ｄ１１をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。また、多値出力回路９０７Ａｎはデジタル出力信号ｄ１２をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能し、多値出力回路９０７Ｂｎはデジタル出力信号ｄ１１をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。
また、図中に符号９０４ｐ、９０４ｎを付して示した箇所は、それぞれサミングノードであり、電荷を保存することができる。
また、多値出力回路９０７Ａｐはデジタル出力信号ｄ１２をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能し、多値出力回路９０７Ｂｐはデジタル出力信号ｄ１１をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。また、多値出力回路９０７Ａｎはデジタル出力信号ｄ１２をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能し、多値出力回路９０７Ｂｎはデジタル出力信号ｄ１１をアナログ信号に変換する構成であって、Ｄ／Ａサブコンバータとして機能する。
次に、図２０の増幅器９０３の比較動作を説明する。
増幅器９０３はサンプリングトリガφＣ１の立ち上がりに同期してサミングノード９０４ｐの電圧と、サミングノード９０４ｎの電圧とを比較し、結果をデジタル出力信号ｄ１１として出力する。
サミングノード９０４ｐの電圧がサミングノード９０４ｎの電圧より大きい場合はデジタル出力信号ｄ１１＝０を出力し、サミングノード９０４ｐの電圧がサミングノード９０４ｎの電圧より小さい場合はデジタル出力信号ｄ１１＝１を出力する。
増幅器９０３はサンプリングトリガφＣ１の立ち上がりに同期してサミングノード９０４ｐの電圧と、サミングノード９０４ｎの電圧とを比較し、結果をデジタル出力信号ｄ１１として出力する。
サミングノード９０４ｐの電圧がサミングノード９０４ｎの電圧より大きい場合はデジタル出力信号ｄ１１＝０を出力し、サミングノード９０４ｐの電圧がサミングノード９０４ｎの電圧より小さい場合はデジタル出力信号ｄ１１＝１を出力する。
デジタル出力信号ｄ１１は、多値出力回路９０７Ｂｐに入力されてアナログスイッチＳＷ９０５ｐｋ〜９０５ｐｍを制御し、また、デジタル出力信号ｄ１１は、多値出力回路９０７Ｂｎに入力されてアナログスイッチＳＷ９０５ｎｋ〜９０５ｎｍを制御する。
また、増幅器３０３はサンプリングトリガφＣ２を入力し、サンプリングトリガφＣ２の立ち上がりに同期してサミングノード９０４ｐの電圧と、サミングノード９０４ｎの電圧とを比較し、結果をデジタル出力信号ｄ１２として出力する。
また、増幅器３０３はサンプリングトリガφＣ２を入力し、サンプリングトリガφＣ２の立ち上がりに同期してサミングノード９０４ｐの電圧と、サミングノード９０４ｎの電圧とを比較し、結果をデジタル出力信号ｄ１２として出力する。
サミングノード９０４ｐの電圧がサミングノード９０４ｎの電圧より大きい場合はデジタル出力信号ｄ１２＝０を出力し、サミングノード９０４ｐの電圧がサミングノード９０４ｎの電圧より小さい場合はデジタル出力信号ｄ１２＝１を出力する。
デジタル出力信号ｄ１２は、多値出力回路３０７Ａｐに入力されてアナログスイッチＳＷ９０５ｐｈ〜９０５ｐｊを制御し、また、デジタル出力信号ｄ１２は、多値出力回路３０７Ａｎに入力されてアナログスイッチＳＷ９０５ｎｈ〜９０５ｎｊを制御する。
また、図２０〜図２３中に示したクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２は、図５（ａ）〜（ｇ）に示したクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２であり、その出力タイミングは図５のタイミングチャートに従って出力される。
デジタル出力信号ｄ１２は、多値出力回路３０７Ａｐに入力されてアナログスイッチＳＷ９０５ｐｈ〜９０５ｐｊを制御し、また、デジタル出力信号ｄ１２は、多値出力回路３０７Ａｎに入力されてアナログスイッチＳＷ９０５ｎｈ〜９０５ｎｊを制御する。
また、図２０〜図２３中に示したクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２は、図５（ａ）〜（ｇ）に示したクロックφ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２であり、その出力タイミングは図５のタイミングチャートに従って出力される。
（動作）
次に、本実施の形態に係るステージＦＳ１の動作を説明する。
先ず、一方のアナログ差動連続入力信号ＡｉｎＰは、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｃのオンによってサンプルキャップＣａｐ９０６ｐａに導かれ、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｄのオンによってサンプルキャップＣａｐ９０６ｐｂに導かれ、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｅのオンによってサンプルキャップＣａｐ９０６ｐｃに導かれる。サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃは、アナログ差動連続入力信号ＡｉｎＰの電荷をチャージしてサンプリングを行う。
次に、本実施の形態に係るステージＦＳ１の動作を説明する。
先ず、一方のアナログ差動連続入力信号ＡｉｎＰは、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｃのオンによってサンプルキャップＣａｐ９０６ｐａに導かれ、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｄのオンによってサンプルキャップＣａｐ９０６ｐｂに導かれ、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｅのオンによってサンプルキャップＣａｐ９０６ｐｃに導かれる。サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃは、アナログ差動連続入力信号ＡｉｎＰの電荷をチャージしてサンプリングを行う。
他方のアナログ差動連続入力信号ＡｉｎＮは、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｃのオンによってサンプルキャップＣａｐ９０６ｎａに導かれ、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｄのオンによってサンプルキャップＣａｐ９０６ｎｂに導かれ、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｅのオンによってサンプルキャップＣａｐ９０６ｎｃに導かれる。サンプルキャップＣａｐ９０６ｎａ、９０６ｎｂ、９０６ｎｃは、アナログ差動連続入力信号ＡｉｎＮの電荷をチャージしてサンプリングを行う。
サンプリングされた電荷はサミングノード９０４ｐ、９０４ｎに保存される。サミングノード９０４ｐに保存された電荷に対し、コンパレート第１フェイズ（図５中クロックφＣ１がＨ）においてアナログスイッチＳＷ９０５ｐｏ、９０５ｐｆ、９０５ｐｇのオンによって、アナログスイッチＳＷ９０５ｐａ、９０５ｐｄ、９０５ｐｅ、９０５ｐｎはオフしているので、サミングノード９０４ｐの電圧は−ＡｉｎＰＶとなる。ここで、コンパレート第１フェイズにおいて、多値出力回路９０７Ａｐ、９０７ＢｐはそれぞれＶＣに接続されている。
サミングノード９０４ｎに保存された電荷に対し、コンパレート１フェイズ（図５中クロックφＣ１がＨ）においてアナログスイッチＳＷ９０５ｎｏ、９０５ｎｆ、９０５ｎｇのオンによって、アナログスイッチＳＷ９０５ｎａ、９０５ｎｄ、９０５ｎｅ、９０５ｎｎはオフしているので、サミングノード９０４ｎの電圧は−ＡｉｎＮＶとなる。ここで、コンパレート第１フェイズにおいて、多値出力回路９０７Ａｎ、９０７ＢｎはそれぞれＶＣに接続されている。
コンパレート第１フェイズにおいてＳＷ２００５ｐｑがオンしているので、増幅器９０３によって、サミングノード９０４ｐの電圧値−ＡｉｎＰとサミングノード９０４ｎの電圧値−ＡｉｎＮの差分値（−ＡｉｎＰ＋ＡｉｎＮ）がデジタル出力信号ｄ１１に変換される。デジタル出力信号ｄ１１は、図１４に示したメモリ１４０２に出力され、また、分岐されて多値出力回路９０７Ｂｐを介し、アナログスイッチＳＷ９０５ｐｋ〜９０５ｐｍに導かれ、また、分岐されて多値出力回路９０７Ｂｎを介し、アナログスイッチＳＷ９０５ｎｋ〜９０５ｎｍに導かれる。
ここで、増幅器９０３では公知の方法によって演算がされ、デジタル出力信号ｄ１１の値が決定する。多値出力回路９０７Ｂｐでは、デジタル出力信号ｄ１１の値が１の場合、アナログスイッチＳＷ９０５ｐｋがオン状態となり、アナログスイッチＳＷ９０５ｐｌ、ＳＷ９０５ｐｍがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１１の値が０の場合、アナログスイッチＳＷ９０５ｐｍがオン状態となり、アナログスイッチＳＷ９０５ｐｋ、ＳＷ９０５ｐｌがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１１の値が０の場合、アナログスイッチＳＷ９０５ｐｍがオン状態となり、アナログスイッチＳＷ９０５ｐｋ、ＳＷ９０５ｐｌがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。
多値出力回路９０７Ｂｎでは、デジタル出力信号ｄ１１の値が０の場合、アナログスイッチＳＷ９０５ｎｋがオン状態となり、アナログスイッチＳＷ９０５ｎｌ、ＳＷ９０５ｎｍがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１１の値が１の場合、アナログスイッチＳＷ９０５ｎｍがオン状態となり、アナログスイッチＳＷ９０５ｎｋ、ＳＷ９０５ｎｌがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。ここでは、デジタル出力信号ｄ１１＝１が出力されるアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮが入力されたとする。
また、デジタル出力信号ｄ１１の値が１の場合、アナログスイッチＳＷ９０５ｎｍがオン状態となり、アナログスイッチＳＷ９０５ｎｋ、ＳＷ９０５ｎｌがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。ここでは、デジタル出力信号ｄ１１＝１が出力されるアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮが入力されたとする。
サミングノード９０４ｐに保存された電荷に対し、コンパレート第２フェイズ（図５中クロックφＣ２がＨ）においてアナログスイッチＳＷ９０５ｐｋのオン、アナログスイッチＳＷ９０５ｐｌ、９０５ｐｍのオフによって、サミングノード９０４ｐの電圧は（−ＡｉｎＰ＋（１／２）・Ｖｒ）Ｖとなる。サミングノード９０４ｎに保存された電荷に対し、コンパレート第２フェイズ（図５中クロックφＣ２がＨ）においてアナログスイッチＳＷ９０５ｎｍのオン、アナログスイッチＳＷ９０５ｎｋ、９０５ｎｌのオフによって、サミングノード９０４ｎの電圧は（−ＡｉｎＮ−（１／２）・Ｖｒ）Ｖとなる。
コンパレート第２フェイズにおいてアナログスイッチＳＷ２００５ｐｒがオンしているので、増幅器９０３によって、サミングノード９０４ｐの電圧値（−ＡｉｎＰ＋（１／２）・Ｖｒ）Ｐとサミングノード９０４ｎの電圧値（−ＡｉｎＮ−（１／２）・Ｖｒ）の差分値（−ＡｉｎＰ＋ＡｉｎＮ＋Ｖｒ）がデジタル出力信号ｄ１２に変換される。
デジタル出力信号ｄ１２は、図１４に示したメモリ１４０２に出力され、また、分岐されて多値出力回路３０７Ａｐを介し、アナログスイッチＳＷ９０５ｐｈ〜９０５ｐｊに導かれ、また、分岐されて多値出力回路３０７Ａｎを介し、アナログスイッチＳＷ９０５ｎｈ〜９０５ｎｊに導かれる。
デジタル出力信号ｄ１２は、図１４に示したメモリ１４０２に出力され、また、分岐されて多値出力回路３０７Ａｐを介し、アナログスイッチＳＷ９０５ｐｈ〜９０５ｐｊに導かれ、また、分岐されて多値出力回路３０７Ａｎを介し、アナログスイッチＳＷ９０５ｎｈ〜９０５ｎｊに導かれる。
ここで、増幅器９０３では公知の方法によって演算がされ、デジタル出力信号ｄ１２の値が決定する。多値出力回路３０７Ａｐでは、デジタル出力信号ｄ１２の値が１の場合、アナログスイッチＳＷ９０５ｐｈがオン状態となり、アナログスイッチＳＷ９０５ｐｉ、ＳＷ９０５ｐｊがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１２の値が０の場合、アナログスイッチＳＷ９０５ｐｊがオン状態となり、アナログスイッチＳＷ９０５ｐｈ、ＳＷ９０５ｐｉがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。
多値出力回路３０７Ａｎでは、デジタル出力信号ｄ１２の値が０の場合、アナログスイッチＳＷ９０５ｎｈがオン状態となり、アナログスイッチＳＷ９０５ｎｉ、ＳＷ９０５ｎｊがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続される。
多値出力回路３０７Ａｎでは、デジタル出力信号ｄ１２の値が０の場合、アナログスイッチＳＷ９０５ｎｈがオン状態となり、アナログスイッチＳＷ９０５ｎｉ、ＳＷ９０５ｎｊがそれぞれオフ状態となり、電圧値（ＶＣ＋Ｖｒ）Ｖを出力する端子と接続される。
また、デジタル出力信号ｄ１２の値が１の場合、アナログスイッチＳＷ９０５ｎｊがオン状態となり、アナログスイッチＳＷ９０５ｎｈ、ＳＷ９０５ｎｉがそれぞれオフ状態となり、電圧値（ＶＣ−Ｖｒ）Ｖを出力する端子と接続される。ここでは、デジタル出力信号ｄ１２＝０が出力されるアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮが入力されたとする。
以上、第２の実施形態においてＡ／Ｄ変換回路９０２で行われていた比較動作が、増幅器９０３によってなされるものである。
ホールドフェイズ（図５中クロックφ２がＨ）では、アナログスイッチＳＷ９０５ｐｂ、９０５ｎｂ、２００５ｐｐのオンにより、アナログスイッチＳＷ９０５ｐｃ、９０５ｎｃはオフしているので、サミングノード９０４ｐ、９０４ｎに保存された電荷に対し、サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃ、９０６ｎａ、９０６ｎｂ、９０６ｎｃで公知の方法により演算が行われ、ステージＳ２に転送される。転送の結果、アナログ出力信号ＶｏｕｔＰ、ＶｏｕｔＮが目標値としてステージＳ２に出力される。
ホールドフェイズ（図５中クロックφ２がＨ）では、アナログスイッチＳＷ９０５ｐｂ、９０５ｎｂ、２００５ｐｐのオンにより、アナログスイッチＳＷ９０５ｐｃ、９０５ｎｃはオフしているので、サミングノード９０４ｐ、９０４ｎに保存された電荷に対し、サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃ、９０６ｎａ、９０６ｎｂ、９０６ｎｃで公知の方法により演算が行われ、ステージＳ２に転送される。転送の結果、アナログ出力信号ＶｏｕｔＰ、ＶｏｕｔＮが目標値としてステージＳ２に出力される。
次に、図５に示したｔ１〜ｔ４のタイミングにおける本実施の形態のステージＦＳ１の動作を順を追って説明する。
〈ｔ１：サンプルフェイズ（Ｓａｍｐｌｅ ｐｈａｓｅ）〉
図２０は、図５に示したｔ１のタイミング、すなわちサンプルフェイズにおけるステージ１の状態を表した図である。
このサンプルフェイズでは、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｃがオンされてアナログ差動連続入力信号ＡｉｎＰがサンプルキャップＣａｐ９０６ｐａに導かれる。また、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｄがオンされて、アナログ差動連続入力信号ＡｉｎＰがサンプルキャップＣａｐ９０６ｐｂに導かれる。また、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｅがオンされて、アナログ差動連続入力信号ＡｉｎＰがサンプルキャップ９０６ｐｃに導かれる。さらに、アナログスイッチＳＷ９０５ｐａがオンするので、サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃに電荷がチャージされてサンプル動作が行われる。
〈ｔ１：サンプルフェイズ（Ｓａｍｐｌｅ ｐｈａｓｅ）〉
図２０は、図５に示したｔ１のタイミング、すなわちサンプルフェイズにおけるステージ１の状態を表した図である。
このサンプルフェイズでは、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｃがオンされてアナログ差動連続入力信号ＡｉｎＰがサンプルキャップＣａｐ９０６ｐａに導かれる。また、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｄがオンされて、アナログ差動連続入力信号ＡｉｎＰがサンプルキャップＣａｐ９０６ｐｂに導かれる。また、アナログスイッチＳＷ９０５ｐｎ、９０５ｐｅがオンされて、アナログ差動連続入力信号ＡｉｎＰがサンプルキャップ９０６ｐｃに導かれる。さらに、アナログスイッチＳＷ９０５ｐａがオンするので、サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃに電荷がチャージされてサンプル動作が行われる。
また、サンプルフェイズでは、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｃがオンされてアナログ差動連続入力信号ＡｉｎＮがサンプルキャップＣａｐ９０６ｎａに導かれる。また、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｄがオンされて、アナログ差動連続入力信号ＡｉｎＮがサンプルキャップＣａｐ９０６ｎｂに導かれる。また、アナログスイッチＳＷ９０５ｎｎ、９０５ｎｅがオンされて、アナログ差動連続入力信号ＡｉｎＮがサンプルキャップＣａｐ９０６ｎｃに導かれる。さらに、アナログスイッチＳＷ９０５ｎａがオンするので、サンプルキャップＣａｐ９０６ｎａ、９０６ｎｂ、９０６ｎｃに電荷がチャージされてサンプル動作が行われる。
〈ｔ２：コンパレート第１フェイズ（Ｃｏｍｐａｒｅ１ ｐｈａｓｅ）〉
図２１は、図５中ｔ２のタイミング、すなわちコンパレート第１フェイズにおけるステージ１の状態を表した図である。
このコンパレート第１フェイズでは、アナログスイッチＳＷ９０５ｐａ、９０５ｐｄ、９０５ｐｅ、９０５ｐｎがオフされる。このため、サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃにサンプリングされたアナログ差動連続入力信号ＡｉｎＰの電荷がサミングノード９０４ｐに保存、確定される。また、アナログスイッチＳＷ９０５ｐｏ、９０５ｐｆ、９０５ｐｇがオンされる。
図２１は、図５中ｔ２のタイミング、すなわちコンパレート第１フェイズにおけるステージ１の状態を表した図である。
このコンパレート第１フェイズでは、アナログスイッチＳＷ９０５ｐａ、９０５ｐｄ、９０５ｐｅ、９０５ｐｎがオフされる。このため、サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃにサンプリングされたアナログ差動連続入力信号ＡｉｎＰの電荷がサミングノード９０４ｐに保存、確定される。また、アナログスイッチＳＷ９０５ｐｏ、９０５ｐｆ、９０５ｐｇがオンされる。
ここで、コンパレート第１フェイズにおいて、多値出力回路９０７Ａｐ、９０７ＢｐはそれぞれＶＣに接続されている。このため、サミングノード９０４ｐの電圧が−ＡｉｎＰＶとなる。また、コンパレート第１フェイズでは、アナログスイッチＳＷ９０５ｎａ、９０５ｎｄ、９０５ｎｅ、９０５ｎｎがオフされる。このため、サンプルキャップＣａｐ９０６ｎａ、９０６ｎｂ、９０６ｎｃにサンプリングされたアナログ差動連続入力信号ＡｉｎＮの電荷がサミングノード９０４ｎに保存、確定される。また、アナログスイッチＳＷ９０５ｎｏ、９０５ｎｆ、９０５ｎｇがオンされる。
ここで、コンパレート１フェイズにおいて、多値出力回路９０７Ａｎ、９０７ＢｎはそれぞれＶＣに接続されている。このため、サミングノード９０４ｎの電圧が−ＡｉｎＮＶとなる。また、コンパレート第１フェイズではＳＷ２００５ｐｑがオンしているため、サミングノード９０４ｐの電圧値−ＡｉｎＰとサミングノード９０４ｎの電圧値−ＡｉｎＮとの差分値（−ＡｉｎＰ＋ＡｉｎＮ）に対して、増幅器９０３で公知の方法によって演算がされ、デジタル出力信号ｄ１１の値が決定する。ここでは、デジタル出力信号ｄ１１＝１が出力されるアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮが入力されたとする。
〈ｔ３：コンパレート第２フェイズ（Ｃｏｍｐａｒｅ２ ｐｈａｓｅ）〉
図２２は、図５中ｔ３のタイミング、すなわちコンパレート第２フェイズにおけるステージＦＳ１の状態を表した図である。
このコンパレート２フェイズでは、デジタル出力信号ｄ１１の結果に基づき、多値出力回路９０７Ｂｐの接続先が変更される。ここでは、デジタル出力信号ｄ１１＝１なので、アナログスイッチＳＷ９０５ｐｋがオン状態、アナログスイッチＳＷ９０５ｐｌ、９０５ｐｍがオフ状態となる。このため、サミングノード９０４ｐの電圧が（−ＡｉｎＰ＋（１／２）・Ｖｒ）Ｖとなる。
図２２は、図５中ｔ３のタイミング、すなわちコンパレート第２フェイズにおけるステージＦＳ１の状態を表した図である。
このコンパレート２フェイズでは、デジタル出力信号ｄ１１の結果に基づき、多値出力回路９０７Ｂｐの接続先が変更される。ここでは、デジタル出力信号ｄ１１＝１なので、アナログスイッチＳＷ９０５ｐｋがオン状態、アナログスイッチＳＷ９０５ｐｌ、９０５ｐｍがオフ状態となる。このため、サミングノード９０４ｐの電圧が（−ＡｉｎＰ＋（１／２）・Ｖｒ）Ｖとなる。
また、コンパレート第２フェイズでは、デジタル出力信号ｄ１１の結果に基づき、多値出力回路９０７Ｂｎの接続先が変更される。ここでは、デジタル出力信号ｄ１１＝１なので、アナログスイッチＳＷ９０５ｎｍがオン状態、アナログスイッチＳＷ９０５ｎｋ、９０５ｎｌがオフ状態となる。このため、サミングノード９０４ｎの電圧が（−ＡｉｎＮ−（１／２）・Ｖｒ）Ｖとなる。
コンパレート第２フェイズではアナログスイッチＳＷ２００５ｐｒがオンしているため、サミングノード９０４ｐの電圧値（−ＡｉｎＰ＋（１／２）・Ｖｒ）とサミングノード９０４ｎの電圧値（−ＡｉｎＮ−（１／２）・Ｖｒ）の差分値（−ＡｉｎＰ＋ＡｉｎＮ＋Ｖｒ）に対して、増幅器９０３で公知の方法によって演算がされ、デジタル出力信号ｄ１２の値が決定する。ここでは、デジタル出力信号ｄ１２＝０が出力されるアナログ差動連続入力信号ＡｉｎＰ、ＡｉｎＮが入力されたとする。
以上、クロックφＣ１とクロックφＣ２によってステージ１は逐次比較動作を行い、アナログ差動入力信号ＡｉｎＰ、ＡｉｎＮをデジタル出力信号ｄ１１、ｄ１２に変換する。
以上、クロックφＣ１とクロックφＣ２によってステージ１は逐次比較動作を行い、アナログ差動入力信号ＡｉｎＰ、ＡｉｎＮをデジタル出力信号ｄ１１、ｄ１２に変換する。
〈ｔ４：ホールドフェイズ（Ｈｏｌｄ ｐｈａｓｅ）〉
図２３は、図５中ｔ４のタイミング、すなわちホールドフェイズにおけるステージＦＳ１の状態を表した図である。
このホールドフェイズでは、サミングノード９０４ｐ、９０４ｎに保存された電荷に対し、サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃ、９０６ｎａ、９０６ｎｂ、９０６ｎｃで公知の方法により演算が行われ、ステージＦＳ２に転送される。転送の結果、アナログ差動出力信号ＶｏｕｔＰ、ＶｏｕｔＮが目標値としてステージＦＳ２に出力される。
図２３は、図５中ｔ４のタイミング、すなわちホールドフェイズにおけるステージＦＳ１の状態を表した図である。
このホールドフェイズでは、サミングノード９０４ｐ、９０４ｎに保存された電荷に対し、サンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃ、９０６ｎａ、９０６ｎｂ、９０６ｎｃで公知の方法により演算が行われ、ステージＦＳ２に転送される。転送の結果、アナログ差動出力信号ＶｏｕｔＰ、ＶｏｕｔＮが目標値としてステージＦＳ２に出力される。
以上、図２０、図２１、図２２、図２３はステージＦＳ１が２個のデジタル出力信号ｄ１１、ｄ１２を出力する場合について説明した。
したがって、ステージＦＳ１がｍ個のデジタル出力信号ｄ１１、ｄ１２、…ｄ１ｍを出力する構造を持つ場合は、φＣ１の立ち上がりとφＣの立ち上がりが同時であり、φＣｍの立ち下がりとφＣの立ち下がりが同時であり、２つ以上Ｈとなる区間を持たないノンオーバーラップクロック、φＣ１、φＣ２、…φＣｍを導入し、ステージＦＳ１が逐次比較動作を行うコンパレートフェイズの中にそれぞれのクロックに対応する動作状態、コンパレート１フェイズ、コンパレート２フェイズ、…コンパレートｍフェイズを持たせる必要がある。
したがって、ステージＦＳ１がｍ個のデジタル出力信号ｄ１１、ｄ１２、…ｄ１ｍを出力する構造を持つ場合は、φＣ１の立ち上がりとφＣの立ち上がりが同時であり、φＣｍの立ち下がりとφＣの立ち下がりが同時であり、２つ以上Ｈとなる区間を持たないノンオーバーラップクロック、φＣ１、φＣ２、…φＣｍを導入し、ステージＦＳ１が逐次比較動作を行うコンパレートフェイズの中にそれぞれのクロックに対応する動作状態、コンパレート１フェイズ、コンパレート２フェイズ、…コンパレートｍフェイズを持たせる必要がある。
また、アナログスイッチＳＷ９０５ｐｄ、９０５ｐｆと、サンプルキャップＣａｐ９０６ｐｂと、多値出力回路９０７Ａｐを含む回路構成９０９Ａｐと同型の回路構成を図中に示すノード９０８ｐとサミングノード９０４ｐの間に並列にｍ個接続し、回路構成９０９ｍｐに含まれるサンプルキャップの容量は（２の（ｍ−１）乗）・Ｃとしなければならない。
また、アナログスイッチＳＷ９０５ｎｄ、９０５ｎｆと、サンプルキャップＣａｐ９０６ｎｂと、多値出力回路９０７Ａｎを含む回路構成９０９Ａｎと同型の回路構成を図中に示すノード９０８ｎとサミングノード９０４ｎの間に並列にｍ個接続し、回路構成９０９ｍｎに含まれるサンプルキャップの容量は（２の（ｍ−１）乗）・Ｃとしなければならない。
また、アナログスイッチＳＷ９０５ｎｄ、９０５ｎｆと、サンプルキャップＣａｐ９０６ｎｂと、多値出力回路９０７Ａｎを含む回路構成９０９Ａｎと同型の回路構成を図中に示すノード９０８ｎとサミングノード９０４ｎの間に並列にｍ個接続し、回路構成９０９ｍｎに含まれるサンプルキャップの容量は（２の（ｍ−１）乗）・Ｃとしなければならない。
また、デジタル出力ノードｄ１ｍと図示する増幅器９０３の出力ノード２０１０ｐを繋ぐφＣｍによって駆動されるアナログスイッチがｍ個必要である。また、デジタル出力信号ｄ１１は多値出力回路９０７ｍｐ、９０７ｍｎに接続し、デジタル出力信号ｄ１２は多値出力回路９０７（ｍ−１）ｐ、９０７（ｍ−１）ｎに接続し、…デジタル出力信号ｄ１ｍは多値出力回路９０７Ａｐ、９０７Ａｎに接続しなければならない。
以上は、ステージＦＳ１の動作の時系列に沿った説明である。なお、図５に示したｔ５はφ２の立ち上がり時刻であり、ｔ５以降のホールドフェイズは、図１に示した後段のステージ２においてサンプルフェイズとなる。ステージＳ２、Ｓ４、…の偶数番目のステージは図２０と同様の回路構成を持ち、そのアナログスイッチを駆動するクロックのタイミングチャートはφ１の立ち上がり時刻がｔ５となり、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２のφ１に対する相対関係は全て図５と同様であるクロックによって駆動され、本実施の形態と同様に動作する。また、ステージＳ３、Ｓ５、…の奇数番目のステージは図２０と同様の回路構成を持ち、そのアナログスイッチを駆動するクロックのタイミングチャートは全て図５と同様であるクロックによって駆動され、本実施形態と同様に動作する。
（第４の実施形態の効果）
本実施の形態によれば、前記第１〜第３の実施の形態と同様にサンプルホールドを必要としないため、消費電力の削減とレイアウトエリアの削減、およびノイズの削減を達成することができる。
また、本実施の形態によれば、ステージＦＳ１の入力経路がＡｉｎＰについてはサンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃの１経路となる効果、換言すれば、アナログ作動入力信号ＡｉｎＰをサンプリングするトリガがアナログスイッチＳＷ９０５ｐａのみとなる効果も得られる。
また、ステージＦＳ１の入力経路がＡｉｎＮについてはサンプルキャップＣａｐ９０６ｎａ、９０６ｎｂ、９０６ｎｃの１経路となる効果、換言すれば、アナログ連続入力信号ＡｉｎＮをサンプリングするトリガがアナログスイッチＳＷ９０５ｎａのみとなる効果も得られる。
また、第２の実施形態と比べ、Ａ／Ｄ変換回路９０２を必要としないため、さらなる電力削減、エリア削減が可能となる。
本実施の形態によれば、前記第１〜第３の実施の形態と同様にサンプルホールドを必要としないため、消費電力の削減とレイアウトエリアの削減、およびノイズの削減を達成することができる。
また、本実施の形態によれば、ステージＦＳ１の入力経路がＡｉｎＰについてはサンプルキャップＣａｐ９０６ｐａ、９０６ｐｂ、９０６ｐｃの１経路となる効果、換言すれば、アナログ作動入力信号ＡｉｎＰをサンプリングするトリガがアナログスイッチＳＷ９０５ｐａのみとなる効果も得られる。
また、ステージＦＳ１の入力経路がＡｉｎＮについてはサンプルキャップＣａｐ９０６ｎａ、９０６ｎｂ、９０６ｎｃの１経路となる効果、換言すれば、アナログ連続入力信号ＡｉｎＮをサンプリングするトリガがアナログスイッチＳＷ９０５ｎａのみとなる効果も得られる。
また、第２の実施形態と比べ、Ａ／Ｄ変換回路９０２を必要としないため、さらなる電力削減、エリア削減が可能となる。
１００…Ａ／Ｄ変換器
１０１…演算回路
１０２…メモリ
３０１…制御回路
３０２…Ａ／Ｄ変換回路
３０３…増幅器
３０４…サミングノード
３０７Ａ、３０７Ｂ…多値出力回路
３０８…ノード
４０１ａ，４０１ｂ…コンパレータ
ＳＷ３０５ａ〜ＳＷ３０５ｏ…アナログスイッチ
Ｃａｐ３０６ａ〜３０６ｃ…サンプルキャップ
Ａｉｎ…アナログ入力信号
ｄ１１〜ｄｋ２…デジタル出力信号
ＦＳ１…初段のステージ
Ｓ２〜Ｓｋ…ステージ
φ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２…クロック
１０１…演算回路
１０２…メモリ
３０１…制御回路
３０２…Ａ／Ｄ変換回路
３０３…増幅器
３０４…サミングノード
３０７Ａ、３０７Ｂ…多値出力回路
３０８…ノード
４０１ａ，４０１ｂ…コンパレータ
ＳＷ３０５ａ〜ＳＷ３０５ｏ…アナログスイッチ
Ｃａｐ３０６ａ〜３０６ｃ…サンプルキャップ
Ａｉｎ…アナログ入力信号
ｄ１１〜ｄｋ２…デジタル出力信号
ＦＳ１…初段のステージ
Ｓ２〜Ｓｋ…ステージ
φ１、φ２、φＨ、φＳ、φＣ、φＣ１、φＣ２…クロック
Claims (7)
- ステージを複数多段に備え、
前記ステージは、アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力する、Ａ／Ｄ変換器であって、
前記複数のステージのうち少なくとも初段のステージは、
前記アナログ入力信号をサンプリングキャパシタにサンプリングするサンプリング回路と、
前記サンプリング回路のサンプリング動作タイミングを決定するタイミング切替スイッチと、
前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を反転する反転回路と、
前記反転した値を第１のデジタル信号に変換して出力するＡ／Ｄ変換回路と、
前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を、前記第１のデジタル信号の値に応じて調整する第１のサンプリング値調整回路と、を備え、
かつ前記Ａ／Ｄ変換回路は、前記第１のサンプリング値調整回路による調整後の信号を第２のデジタル信号に変換するようになっており、
さらに前記第１のサンプリング値調整回路による調整後の信号を前記第２のデジタル信号の値に応じて調整する第２のサンプリング値調整回路と、
前記第２のサンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチと、を備えることを特徴とするＡ／Ｄ変換器。 - 前記初段のステージは、前記サンプリングキャパシタが接続され、前記サンプリング回路によってサンプリングされた前記アナログ入力信号を保存するサミングノードをさらに含み、
前記Ａ／Ｄ変換回路は、前記サミングノードにかかる電圧をＡ／Ｄ変換することを特徴とする請求項１に記載のＡ／Ｄ変換器。 - 前記反転回路は、サンプリング時は前記アナログ入力信号を前記サンプリング回路に入力し、反転時は基準電圧を前記サンプリング回路に入力して、前記サンプリングキャパシタの電荷を反転させることを特徴とする請求項１または２に記載のＡ／Ｄ変換器。
- 前記後段のステージの構成は、前記初段のステージの構成と同じであることを特徴とする請求項１乃至３のいずれか１項に記載のＡ／Ｄ変換器。
- ステージを複数多段に備え、
前記ステージは、アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力する、Ａ／Ｄ変換器であって、
前記複数のステージのうち少なくとも初段のステージは、
前記アナログ入力信号をサンプリングキャパシタにサンプリングするサンプリング回路と、
前記サンプリング回路のサンプリング動作タイミングを決定するタイミング切替スイッチと、
前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を反転する反転回路と、
増幅器を含み、前記反転した値を第１のデジタル信号に変換して出力するＡ／Ｄ変換部と、
前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を前記第１のデジタル信号の値に応じて調整する第１のサンプリング値調整回路と、を備え、
かつ、前記Ａ／Ｄ変換部は、前記第１のサンプリング値調整回路による調整後の信号を第２のデジタル信号に変換するようになっており、
さらに前記第１のサンプリング値調整回路による調整後の信号を前記第２のデジタル信号の値に応じて調整する第２のサンプリング値調整回路と、
前記第２のサンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する転送スイッチと、を備え、
かつ、前記増幅器は、前記第２のサンプリング値調整回路による調整後の信号を前記後段の他のステージに出力する際にその信号をバッファリングすることを特徴とするＡ／Ｄ変換器。 - Ａ／Ｄ変換とＤ／Ａ変換を行うステージを複数多段に備えたパイプライン型のＡ／Ｄ変換器の制御方法であって、
前記ステージのうち少なくとも初段のステージにおける処理を、
アナログ入力信号をタイミング切替スイッチによりサンプリング回路のサンプリングキャパシタにサンプリングするサンプルフェイズと、
前記サンプリングキャパシタにサンプリングした前記アナログ入力信号を反転回路で反転すると共に、反転した値をＡ／Ｄ変換回路で第１のデジタル出力信号に変換して出力するコンパレート第１フェイズと、
前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を第１のサンプリング値調整回路によって第１のデジタル信号の値に応じて調整すると共に、調整した第１のデジタル信号を前記Ａ／Ｄ変換回路で第２のデジタル出力信号に変換して出力するコンパレート第２フェイズと、
前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を第２のサンプリング値調整回路によって前記第２のデジタル信号の値に応じて調整すると共に、調整したアナログ信号を後段の他のステージに出力するホールドフェイズとの順に切り替えて繰り返し行うことを特徴とするＡ／Ｄ変換器の制御方法。 - Ａ／Ｄ変換とＤ／Ａ変換を行うステージを複数多段に備えたパイプライン型のＡ／Ｄ変換器の制御方法であって、
前記ステージのうち少なくとも初段のステージにおける処理を、
アナログ入力信号をタイミング切替スイッチによりサンプリング回路のサンプリングキャパシタにサンプリングするサンプルフェイズと、
前記サンプリングキャパシタにサンプリングした前記アナログ入力信号を反転回路で反転すると共に、反転した値をＡ／Ｄ変換回路で第１のデジタル出力信号に変換して出力するコンパレート第１フェイズと、
前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を第１のサンプリング値調整回路によって第１のデジタル信号の値に応じて調整すると共に、調整した第１のデジタル信号を前記Ａ／Ｄ変換回路で第２のデジタル出力信号に変換して出力するコンパレート第２フェイズと、
前記サンプリング回路においてサンプリングされた前記アナログ入力信号の値を第２のサンプリング値調整回路によって前記第２のデジタル信号の値に応じて調整すると共に、調整したアナログ信号を後段の他のステージに出力するホールドフェイズとの順に切り替えて繰り返し行い、
かつ、前記第２のサンプリング値調整回路による調整後のアナログ信号を後段の他のステージに出力する際に前記Ａ／Ｄ変換回路の増幅器でその信号をバッファリングすることを特徴とするＡ／Ｄ変換器の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009070559A JP4995859B2 (ja) | 2009-03-23 | 2009-03-23 | Ａ／ｄ変換器およびその制御方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
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|---|---|---|---|---|
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2009
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