JP2011211638A - 信号処理方法及び固体撮像装置 - Google Patents

Abstract

【課題】ＡＤ変換に伴うノイズを低減すると共に、ＡＤ変換時間の短縮を可能とする信号処理方法及び固体撮像装置を提供する。
【解決手段】画素の黒レベルのアナログ信号を読み出す第１ＡＤ変換期間に、前記黒レベルのアナログ信号をＭ回繰り返し読み出して、分周切替回路６８が、Ｍ回繰り返し読み出された前記黒レベルのアナログ信号に応じた各パルス列のパルス数を１／Ｍに分周し、カウンタ回路７０が、１／Ｍに分周された各パルス列のパルス数をカウントする。その後、前記画素の信号レベルのアナログ信号を読み出す第２ＡＤ変換期間に、前記信号レベルの前記アナログ信号を、Ｎ回繰り返し読み出して、分周切替回路６８が、Ｎ回繰り返し読み出された前記信号レベルのアナログ信号に応じた各パルス列のパルス数を１／Ｎに分周し、カウンタ回路７０が、１／Ｎに分周された各パルス列のパルス数をカウントする。前記Ｍ及び前記Ｎは、Ｎ≦Ｍの関係を満たす。
【選択図】図８

Description

本発明は、画素の電圧信号をデジタル信号に変換する、信号処理方法及び固体撮像装置に関する。

画素部から読み出されたアナログ信号は、ＡＤ変換部でデジタル信号に変換される。ここで、画素のアナログ信号（信号レベル）は、画素のリセット成分（黒レベル）に、本来の画素の信号成分が加わった電圧で出力される。

特許文献１には、黒レベルと信号レベルとの差をとることで、画素本来の信号成分を得る積分型ＡＤ変換部が記載されている。具体的には、黒レベルに応じた連続するパルス列をダウンカウントして、その後、信号レベルに応じた連続するパルス列をアップカウントすることで、デジタルの画素の信号レベルを得る。また、カウントの際に、黒レベルに応じたパルス列をＷ回ダウンカウントして、その後、信号レベルに応じたパルス列をＷ回アップカウントすることで、ＡＤ変換に伴うノイズを低減させる。

特開２００９−２９６４２３号公報

しかしながら、上記特許文献１に記載の技術では、カウンタのビット数を拡張した構成であるので、リセット成分に応じたパルス列と信号レベルに応じたパルス列とを同一回数繰り返して読み出して、カウントする必要があり、ＡＤ変換時間が増大してしまう。また、繰り返してカウントする回数に応じてランプ波形の傾きを急峻にすることで、ＡＤ変換時間の増大の抑制を図っているが、量子化ノイズが増えてしまう可能性がある。

そこで本発明は、係る従来の問題点に鑑みてなされたものであり、ＡＤ変換に伴うノイズを低減すると共に、ＡＤ変換時間の短縮を可能とする信号処理方法及び固体撮像装置を提供することを目的とする。

上記目的を達成するために、本発明は、光電変換して電荷を蓄積する画素と、前記画素から読み出されたアナログ信号をデジタル信号にＡＤ変換するＡＤ変換部と、を備え、前記ＡＤ変換部は、分周比を切り替えて、読み出されたアナログ信号に応じたパルス列のパルス数を分周する分周切替回路と、分周されたパルス数をカウントするカウンタ回路とを有する固体撮像装置の信号処理方法であって、前記ＡＤ変換部が、前記画素の黒レベルのアナログ信号をデジタル信号に変換する第１ＡＤ変換期間に、前記黒レベルのアナログ信号に応じた第１のパルス列をＭ回繰り返し取得する第１取得工程と、前記分周切替回路が、Ｍ回繰り返し取得された前記第１のパルス列のパルス数を１／Ｍに分周する第１分周工程と、前記カウンタ回路が、Ｍ回繰り返し取得され１／Ｍに分周された前記第１のパルス列のパルス数をカウントする第１カウント工程と、前記ＡＤ変換部が、前記画素の信号レベルのアナログ信号をデジタル信号に変換する第２ＡＤ変換期間に、前記信号レベルの前記アナログ信号に応じた第２のパルス列を、Ｎ回繰り返し取得する第２取得工程と、前記分周切替回路が、Ｎ回繰り返し取得された前記第２のパルス列のパルス数を１／Ｎに分周する第２分周工程と、前記カウンタ回路が、Ｎ回繰り返し取得され１／Ｎに分周された前記第２のパルス列のパルス数をカウントする第２カウント工程と、を備え、前記Ｍ及び前記Ｎは、Ｎ≦Ｍの関係を満たすことを特徴とする。

前記カウンタ回路は、前記パルス列のパルス数をアップカウントする、複数段にカスケード接続された複数のフリップフロップ回路と、前記複数のフリップフロップ回路の前段にそれぞれ接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段のフリップフロップ回路のクロック端子にそれぞれ出力する、２−１セレクタで構成された複数のスイッチ回路と、前記入力信号、前記ロー信号、及び前記ハイ信号のうち、何れか１つを選択するように前記スイッチ回路を制御するスイッチ回路制御信号を生成する制御信号生成回路と、カウンタ値を２の補数に変換するための１パルスを生成するパルス生成回路と、を有し、前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記分周切替回路によって分周された前記パルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、前記制御信号生成回路が、前記第１ＡＤ変換期間から前記第２ＡＤ変換期間に切り替わる期間中に、出力信号を１回反転させるように前記複数のスイッチ回路を制御することで、前記ロー信号及び前記ハイ信号を出力させて前記第１ＡＤ変換期間にカウントされたカウント値を１の補数に変換する第１補数変換工程と、前記パルス生成回路が、前記第２ＡＤ変換期間に切り替わった後で、且つ、前記第２分周工程によって１／Ｎに分周された前記第２のパルス列が前記カウンタ回路に入力される前に、前記１パルスを前記初段のスイッチ回路に入力させることで、前記第１ＡＤ変換期間にカウントされたカウンタ値を前記２の補数に変換させる第２補数変換工程と、をさらに備え、前記第１カウント工程は、前記制御信号生成回路が、前記第１ＡＤ変換期間中、前記入力信号を出力するように、前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記第１分周工程によって１／Ｍに分周された前記第１のパルス列のパルス数をアップカウントさせ、前記第２カウント工程は、前記制御信号生成回路が、前記第２ＡＤ変換期間に切り替わった後、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記第２分周工程によって１／Ｎに分周された前記第２のパルス列のパルス数をアップカウントさせることを特徴とする。

前記複数のフリップフロップ回路のうち、最終段のフリップフロップ回路は、符号ビットとして機能することを特徴とする。

前記スイッチ回路は、第１トランスファーゲートと、第２トランスファーゲートとを有し、前記スイッチ回路制御信号は、前記第１トランスファーゲートに入力される、カウント値を前記１の補数に変換させる第１制御信号と、前記第１トランスファーゲート及び前記第２トランスファーゲートのオンオフを制御する第２制御信号とを有し、前記第２トランスファーゲートには、前記入力信号が入力されることを特徴とする。

前記画素は、蓄積した電荷を吐き捨てて該画素をリセットするリセット部をさらに備え、前記黒レベルのアナログ信号は、前記リセット部によりリセットされた前記画素のアナログ信号であり、前記信号レベルのアナログ信号は、光電変換により得られた前記画素のアナログ信号であることを特徴とする。

上記目的を達成するために、本発明は、固体撮像装置であって、光電変換して電荷を蓄積する画素と、第１ＡＤ変換期間に、前記画素から黒レベルのアナログ信号に応じた第１のパルス列をＭ回繰り返し取得し、前記第１ＡＤ変換期間より後の第２ＡＤ変換期間に、信号レベルのアナログ信号に応じた第２のパルス列をＮ回繰り返して取得し、取得した前記パルス列のパルス数をカウントすることで、前記アナログ信号をデジタル信号にＡＤ変換するＡＤ変換部と、を備え、前記ＡＤ変換部は、分周比を切り替えて、読み出されたアナログ信号に応じた前記パルス列のパルス数を分周する分周切替回路と、分周された前記パルス列のパルス数をカウントするカウンタ回路とを有し、前記分周切替回路は、Ｍ回繰り返し取得された前記第１のパルス列のパルス数を１／Ｍに分周するとともに、Ｎ回繰り返し取得された前記第２の各パルスのパルス数を１／Ｎに分周し、前記カウンタ回路が、Ｍ回繰り返し取得され１／Ｍに分周された前記第１のパルス列のパルス数をカウントするとともに、Ｎ回繰り返し取得され前記１／Ｎに分周された前記第２のパルス列のパルス数をカウントし、前記Ｍ及び前記Ｎは、Ｎ≦Ｍの関係を満たすことを特徴とする。

前記カウンタ回路は、前記パルス列のパルス数をアップカウントする、複数段にカスケード接続された複数のフリップフロップ回路と、前記複数のフリップフロップ回路の前段にそれぞれ接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段の前記フリップフロップ回路のクロック端子にそれぞれ出力する、２−１セレクタで構成された複数のスイッチ回路と、前記入力信号、前記ロー信号、及び前記ハイ信号のうち、何れか１つを選択するように前記スイッチ回路を制御するスイッチ回路制御信号を生成する制御信号生成回路と、前記第１ＡＤ変換期間から、前記第２ＡＤ変換期間に切り替わる場合に、カウンタ値を２の補数に変換するための１パルスを生成するパルス生成回路と、有し、前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記分周切替回路によって分周された前記パルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、前記制御信号生成回路は、前記第１ＡＤ変換期間中、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記分周切替回路によってＭ回繰り返し取得され１／Ｍに分周された前記第１のパルス列のパルス数をアップカウントさせ、前記第２ＡＤ変換期間中、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記分周切替回路によってＮ回繰り返し取得され１／Ｎに分周された前記第２のパルス列のパルス数をアップカウントさせ、前記第１ＡＤ変換期間から前記第２ＡＤ変換期間に切り替わる期間中に、出力する信号を１回反転させるように前記複数のスイッチ回路を制御することで、前記ロー信号及び前記ハイ信号を出力させて前記第１ＡＤ変換期間にカウントされたカウント値を１の補数に変換し、前記パルス生成回路は、前記第２ＡＤ変換期間に切り替わった後で、且つ、前記分周切替回路によって１／Ｎに分周された前記第２のパルス列が入力される前に、生成した前記１パルスを前記初段のスイッチ回路に入力させることで、前記第１ＡＤ変換期間にカウントされたカウンタ値を前記２の補数に変換させることを特徴とする。

前記複数のフリップフロップ回路のうち、最終段のフリップフロップ回路は、符号ビットとして機能することを特徴とする。

前記画素は、蓄積した電荷を吐き捨てて該画素をリセットするリセット部をさらに備え、前記黒レベルのアナログ信号は、前記リセット部によりリセットされた前記画素のアナログ信号であり、前記信号レベルのアナログ信号は、光電変換により得られた前記画素のアナログ信号であることを特徴とする。

本願発明によれば、画素の黒レベルのアナログ信号に応じた第１のパルス列をＭ回繰り返し取得し、取得した第１のパルス列のパルス数を１／Ｍに分周してカウントし、画素の信号レベルのアナログ信号に応じた第２のパルス列を、Ｎ回繰り返して取得し、取得した第２のパルス列のパルス数を１／Ｎに分周してカウントすることで、１回のＡＤ変換に要する時間が信号レベルに比べ少ない黒レベルのＡＤ変換回数（＝サンプリング回数）を増やすことができ、ＡＤ変換に伴うノイズを低減させることができ、且つ、ＡＤ変換に要する時間を抑えることができる。なお、Ｎ≦Ｍである。

また、第１のパルス列のパルス数をカウントしたあと、カウント値を２の補数に変換してから、第２のパルス列のパルス数をカウントするので、アップカウントのみを行うカウンタ回路で、減算処理を行うことができる。また、２−１セレクタで構成されたスイッチ回路を３−１セレクタとして機能させるので、カウンタ回路の素子数を少なくすることができ、カウンタ回路とカウンタ回路を制御するシーケンサの実装面積を小さくすることができる。

画素のスイッチング素子に送られる信号のタイミングチャートを示す図である。 図１に示す画素リセットのタイミングＡ時における画素の回路状態図及びポテンシャル図である。 図１に示す露光のタイミングＢ時における画素の回路状態図及びポテンシャル図である。 図１に示すＦＤリセットのタイミングＣ時における画素の回路状態図及びポテンシャル図である。 図１に示す黒レベル読出し期間のタイミングＤ時における画素の回路状態図及びポテンシャル図である。 図１に示す画素読出し期間のタイミングＥ時における画素の回路状態図及びポテンシャル図である。 本実施の形態に係る固体撮像装置を示す図である。 図７で示すカウンタ装置の構成を示すブロック図である。 スイッチ信号としてＬｏｗ信号が入力された場合に、分周切替回路のオア回路、フリップフロップ回路、及びエクスクルーシブノア回路から出力される信号を示す図である。 スイッチ信号としてＨｉｇｈ信号が入力された場合に、分周切替回路のオア回路、フリップフロップ回路、及びエクスクルーシブノア回路から出力される信号を示す図である。 図８で示すスイッチ回路の回路構成の一例を示す図である。 スイッチ回路制御信号ＢＲによってスイッチ回路から出力される信号Ｏｕｔの波形を示す図である。 図８で示したカウンタ回路の動作を説明するためのタイミングチャート図である。 複数のカウンタ回路が並列に配置された様子の一例を示す図である。 固体撮像装置の動作の一例を説明するためのタイムチャートである。 固体撮像装置の動作の他の例を説明するためのタイムチャートである。 黒レベルのアナログ信号及び信号レベルのアナログ信号を各々任意の回数読み出す場合の分周切替回路を示す図である。 図１７に示す分周切替回路から出力される信号ＯＵＴを示す図である。 図７で示すカウンタ装置の他の構成を示すブロック図である。 図８で示す制御信号生成回路を示す回路図である。 図２０の制御信号生成回路から出力される第１制御信号ＢＲ０及び第２制御信号ＢＲ１の波形を示す図である。

本発明に係る信号処理方法について、それを実施する固体撮像装置との関係で好適な実施の形態を掲げ、添付の図面を参照しながら以下、詳細に説明する。

まず、画素について簡単に説明する。図１は、画素のスイッチング素子に送られる信号のタイミングチャートを示す図であり、図２〜図５は、図１のタイミングチャートに示すタイミングＡ〜タイミングＥにおける画素の回路状態図及びポテンシャル図である。

画素１０は、光電変換素子１２、第１スイッチング素子ＳＷ１、ＦＤ（フローティングディフュージョン）１４、第２スイッチング素子ＳＷ２、電荷排出部１６、画素アンプ１８とを有する。

光を電荷に変換する光電変換素子１２とＦＤ（電荷保持部）１４とは、第１スイッチング素子ＳＷ１を介して接続されている。第１スイッチング素子ＳＷ１は、例えば、ｎチャネル型ＭＯＳトランジスタで構成されている。第１スイッチング素子ＳＷ１に画素電荷転送信号を供給することで、第１スイッチング素子ＳＷ１のオン・オフを選択的に制御することができる。第１スイッチング素子ＳＷ１をオンにすることで、光電変換素子１２に蓄積された電荷をＦＤ１４に転送することができる。

ＦＤ１４と電荷排出部１６とは、第２スイッチング素子ＳＷ２を介して接続され、電荷排出部１６には、図示しない電源から正の電源電圧ＶＤＤが供給されている。第２スイッチング素子ＳＷ２は、例えば、ｎチャネル型ＭＯＳトランジスタで構成されており、第２スイッチング素子ＳＷ２に画素リセット信号を供給することで、第２スイッチング素子ＳＷ２のオン・オフを選択的に制御することができる。第２スイッチング素子ＳＷ２をオンにすることで、ＦＤ１４に存在する負電荷（電子）を、電荷排出部１６を通じて排出することができる。

また、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２をオンにすることで、光電変換素子１２及びＦＤ１４に存在する負電荷を排出する（吐き捨てる）ことできる。これにより、画素１０をリセットすることができる。第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２、及び電荷排出部１６は、リセット部として機能する。

画素アンプ１８は、ＦＤ１４の電圧を増幅する。画素アンプ１８には、垂直信号線２０が接続されており、画素アンプ１８により増幅された電圧を表す信号（電圧信号）が垂直信号線２０から読み出される。

図２は、図１に示す画素リセットのタイミングＡ時における画素１０の回路状態図及びポテンシャル図である。タイミングＡ時には、Ｈｉｇｈ（１）の画素リセット信号が第２スイッチング素子ＳＷ２に、Ｈｉｇｈ（１）の画素電荷転送信号が第１スイッチング素子ＳＷ１に供給されるので、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２はオン状態となる。したがって、回路状態図の下に示されたポテンシャル図を見るとわかるように、光電変換素子１２に蓄積されている負電荷と、ＦＤ１４に存在する負電荷は、電荷排出部１６から排出され、画素１０をリセットすることができる。

図３は、図１に示す露光期間のタイミングＢ時における画素１０の回路状態図及びポテンシャル図である。タイミングＢ時には、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２には、Ｈｉｇｈの信号が供給されていないで（Ｌｏｗ（０）の信号が供給されているので）、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２は共にオフとなる。回路状態図の下に示されたポテンシャル図を見るとわかるように、光電変換素子１２とＦＤ１４との間、及び、ＦＤ１４と電荷排出部１６との間に電位障壁ができているのがわかる。タイミングＡから、ＦＤ１４に電荷が転送されるまでの間に、露光（光電変換）が行われて光電変換素子１２に負電荷が蓄積される。

図４は、図１に示すＦＤリセットのタイミングＣ時における画素１０の回路状態図及びポテンシャル図である。タイミングＣ時には、第１スイッチング素子ＳＷ１にはＬｏｗの画素電荷転送信号が供給され、第２スイッチング素子ＳＷ２にＨｉｇｈの画素リセット信号が供給されているので、第１スイッチング素子ＳＷ１はオフ、第２スイッチング素子ＳＷ２はオンとなる。これにより、ポテンシャル図を見るとわかるように、光電変換素子１２に蓄積された負電荷はそのままで、ＦＤ１４に存在する負電荷のみが電荷排出部１６から排出される。ここで、ＦＤ１４の負電荷を排出する理由は、光電変換素子１２に蓄積された負電荷をＦＤ１４に転送するので、その転送前にＦＤ１４に存在する負電荷をリセットするためである。黒レベルの電圧信号とは、リセットされた画素の電圧信号のことをいい、図２〜図５に示す画素の場合は、リセットされたＦＤ１４の電圧を示す信号のことをいう。

図５は、図１に示す黒レベル読出し期間のタイミングＤ時における画素１０の回路状態図及びポテンシャル図である。タイミングＤ時には、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２には、Ｌｏｗの信号が供給されているので、第１スイッチング素子ＳＷ１及び第２スイッチング素子ＳＷ２はオフとなる。ポテンシャル図を見るとわかるように、光電変換素子１２とＦＤ１４との間、及び、ＦＤ１４と電荷排出部１６との間に電位障壁ができる。画素リセット後、例えばタイミングＤに、ＦＤ１４のアナログ信号（例えば、電圧信号）、つまり、黒レベルのアナログ信号が垂直信号線２０から読み出される。このとき、画素アンプ１８や後述する比較器６２等の回路に起因して、読み出された黒レベルのアナログ信号にランダムノイズが乗ってしまい、タイミングにより、黒レベルにバラツキが生じてしまう。

図６は、図１に示すタイミングＥ時における画素１０の回路状態図及びポテンシャル図である。タイミングＥ時には、第１スイッチング素子ＳＷ１にＨｉｇｈの画素電荷転送信号が供給され、第２スイッチング素子ＳＷ２にはＬｏｗの画素リセット信号が供給されているので、第１スイッチング素子ＳＷ１はオンになり、第２スイッチング素子ＳＷ２はオフになる。ポテンシャル図を見るとわかるように、光電変換素子１２に蓄積された負電荷はＦＤ１４に転送される。

その後、第１スイッチング素子ＳＷ２はオフになり、ＦＤ１４のアナログ信号（例えば、電圧信号）、つまり、露光により得られた画素のアナログ信号（信号レベルのアナログ信号）が垂直信号線２０から読み出される。このとき、画素アンプ１８や後述する比較器６２等の回路に起因して、読み出された信号レベルのアナログ信号にランダムノイズが乗ってしまい、時間の経過とともに、信号レベルにバラツキが生じてしまう。その後、後述するカウンタ装置６６によって、信号レベルから黒レベルを減算した画素本来の信号を示すデジタル信号が生成される。ここで、画素アンプ１８や比較器６２等の回路に起因して黒レベル、信号レベルにランダムノイズが乗ってしまうので、正確な画素本来の信号を示すデジタル信号を正確に得ることができない。

そこで、本実施の形態では、同一の黒レベルのアナログ信号をＭ回、同一の信号レベルのアナログをＮ回ＡＤ変換することで、より正確な画素本来の信号を示すデジタル信号を得ると共に、ＡＤ変換時間を短縮するというものである。

図７は、本実施の形態にかかる固体撮像装置を示す図である。固体撮像装置５０は、マトリクス状に配列された複数の画素１０と、画素１０の列毎に設けられ、スイッチ５２を介して画素１０に接続される複数の垂直信号線２０と、複数の垂直信号線２０に接続された複数の積分型ＡＤ変換部５４と、スイッチ５６を介して複数の積分型ＡＤ変換部５４に接続される水平転送線５８と、水平転送線５８の一端に接続された出力回路６０とを備える。スイッチ５２により、選択した列の画素１０のうち、読み出したい画素１０の行を選択することができ、スイッチ５６により読み出したい画素１０の列を選択することができる。

積分型ＡＤ変換部５４は、比較器６２、アンド回路６４、及びカウンタ装置６６を有する。積分型ＡＤ変換部５４は、垂直信号線から読み出されたアナログ信号に応じたパルス列を取得し、該取得したパルス列のパルス数をカウントして、アナログ信号をデジタル値に変換する。

垂直信号線２０から読み出されたアナログ信号は比較器６２の−端子に出力される。また、比較器６２の＋端子には、参照電圧Ｖｒｅｆが入力される。比較器６２は、参照電圧Ｖｒｅｆがアナログ信号より高い場合は、Ｈｉｇｈの信号を出力し、参照電圧Ｖｒｅｆがアナログ信号より低い場合は、Ｌｏｗの信号を出力する。固体撮像装置５０に参照電圧生成部を設け、参照電圧生成部が生成した参照電圧Ｖｒｅｆを比較器６２の＋端子に出力するようにしてもよく、外部装置が参照電圧Ｖｒｅｆを比較器６２の＋端子に接続するようにしてもよい。なお、垂直信号線２０には、画素１０を駆動する電流源３０が設けられる。

比較器６２の出力信号はアンド回路６４に入力される。また、アンド回路６４には、クロック信号（パルス列）が入力される。クロック信号は、基準クロック信号であってもよく、基準クロック信号から生成されたクロック信号であってもよい。アンド回路６４は、比較器６２の出力がＨｉｇｈの期間だけ、入力されたクロック信号を出力する。つまり、アンド回路６４は、参照電圧Ｖｒｅｆがアナログ信号より高い期間だけ、入力されたクロック信号を出力する。これにより、読み出されたアナログ信号に応じたパルス列を取得することができる。なお、固体撮像装置５０にクロック生成部を設け、クロック生成部が生成したクロック信号をアンド回路６４に出力してもよく、外部装置がアンド回路６４にクロック信号を出力してもよい。

カウンタ装置６６は、アンド回路６４から出力されたパルス列のパルス数をカウントする。上述したように、黒レベルのアナログ信号を読み出すことにより、黒レベルのアナログ信号に応じたパルス列（第１のパルス列）がアンド回路６４からカウンタ装置６６に入力される。また、信号レベルのアナログ信号を読み出すことにより、信号レベルのアナログ信号に応じたパルス列（第２のパルス列）がアンド回路６４からカウンタ装置６６に入力される。

カウンタ装置６６は、第１のパルス列のパルス数をカウントした値と、第２のパルス列のパルス数をカウントした値の減算処理をすることで、信号レベルから黒レベルの信号を減算した画素本来の信号のデジタル値を得ることができる。カウンタ装置６６がカウントしたカウント値（デジタル値）は、水平転送線５８を介して、出力回路６０から出力される。

図８は、図７で示すカウンタ装置６６の構成を示すブロック図である。カウンタ装置６６は、分周切替回路６８と、ビット反転機能付き非同期カウンタ回路（以後、カウンタ回路と呼ぶ）７０とを有する。分周切替回路６８は、入力された前記第１のパルス列、及び、前記第２のパルス列を分周せずに、そのままカウンタ回路７０に出力するか、前記第１のパルス列、及び、前記第２のパルス列を分周して、カウンタ回路７０に出力するかを切り替えるものである。つまり、分周比を切り替えるものである。

カウンタ回路７０は、第１のパルス列が分周切替回路６８に入力されて、分周切替回路６８から出力されるパルス列をカウントし、カウント値を２の補数に変換した後、第２のパルス列が分周切替回路６８に入力されて分周切替回路６８から出力されるパルス列をカウントする。

分周切替回路６８は、オア回路７２、オア回路７４、フリップフロップ回路（ポジティブエッジ型）７６、及びエクスクルーシブノア回路７８を有する。オア回路７２にはスイッチ信号が入力され、オア回路７４にはノット回路で反転された前記スイッチ信号が入力される。また、オア回路７２及びオア回路７４には、第１のパルス列と、第２のパルス列とが入力される。オア回路７４の出力信号は、フリップフロップ回路７６のクロック端子ＣＫに入力される。フリップフロップ回路７６は、反転出力端子Ｑバーの出力が自身の入力端子Ｄに入力されるように接続されている。フリップフロップ回路７６は、分周器として機能する。オア回路７２の出力信号、及び、フリップフロップ回路７６の出力端子Ｑバーの出力信号は、エクスクルーシブノア回路７８に入力される。

スイッチ信号としてＬｏｗ信号を分周切替回路６８に入力すると、図９に示すように、オア回路７２は、入力されたパルス列をそのままエクスクルーシブノア回路７８に出力し、オア回路７４は、Ｈｉｇｈ信号をフリップフロップ回路７６に出力する。この場合、フリップフロップ回路７６は、Ｈｉｇｈ信号をエクスクルーシブノア回路７８に出力する。したがって、エクスクルーシブノア回路７８は、オア回路７２に入力されたパルス列を反転させて出力することになる。したがって、分周切替回路６８は、入力されたパルス列のパルス数を分周せずに出力することになる。図９のＡは、オア回路７２の出力信号を示し、Ｂは、フリップフロップ回路７６の出力信号を示し、Ｃは、エクスクルーシブノア回路７８の出力信号を示す。

一方、スイッチ信号としてＨｉｇｈ信号を分周切替回路６８に入力すると、図１０に示すように、オア回路７２は、Ｈｉｇｈ信号をエクスクルーシブノア回路７８に出力し、オア回路７４は、入力されたパルス列をそのままフリップフロップ回路７６に出力する。フリップフロップ回路７６は、入力されたパルス列を１／２に分周して、エクスクルーシブノア回路７８に出力する。エクスクルーシブノア回路７８は、フリップフロップ回路７６から出力されたパルス列を反転させて出力する。したがって、分周切替回路６８は、入力されたパルス列のパルス数を１／２に分周して出力することになる。図１０のＡは、オア回路７２の出力信号を示し、Ｂは、フリップフロップ回路７６の出力信号を示し、Ｃは、エクスクルーシブノア回路７８の出力信号を示す。

カウンタ回路７０は、複数のフリップフロップ回路（ポジティブエッジ型）８０と、複数のスイッチ回路８２とを有する。図８に示す制御信号生成回路８４及びパルス生成回路８６は、固体撮像装置５０の内部に設けられているものであり、固体撮像装置５０内にある複数のカウンタ回路７０に、後述するスイッチ回路制御信号及び１パルスをそれぞれ出力する。

複数のフリップフロップ回路８０は、パルス列のパルス数をアップカウントする。複数のスイッチ回路８２と複数のフリップフロップ回路８０とは交互に接続される。複数のフリップフロップ回路８０は、Ｄ型フリップフロップ回路であってよい。複数のフリップフロップ回路８０は、スイッチ回路８２を介してカスケード接続されている。フリップフロップ回路８０は、反転出力端子Ｑバーの出力が自身の入力端子Ｄに入力されるように接続されている。フリップフロップ回路８０の反転出力端子Ｑバーからの出力信号は、後続のスイッチ回路８２に入力される。

それぞれのフリップフロップ回路８０の出力端子Ｑからの出力信号は、カウント値の１ビット分を構成する。ここでは、初段のフリップフロップ回路８０の出力端子Ｑからの出力信号をＱ０、次段のフリップフロップ回路８０の出力端子Ｑからの出力信号をＱ１、３段のフリップフロップ回路８０の出力端子Ｑからの出力信号をＱ２、最終段のフリップフロップ回路８０の出力端子Ｑからの出力信号をＱ３とする。

フリップフロップ回路８０及びスイッチ回路８２の数は、ビット数分だけ設けられる。図８では、フリップフロップ回路８０及びスイッチ回路８２は４段階構成となっているので、４ビットとなる。なお、最終段のフリップフロップ回路８０は、符号ビットとしても機能する。

複数のスイッチ回路８２は、複数のフリップフロップ回路８０の前段にそれぞれ接続される。スイッチ回路８２は、自身に入力される入力信号Ｉｎ、Ｌｏｗ信号（０）、Ｈｉｇｈ信号（１）のうち、何れか１つを選択して出力信号Ｏｕｔとして出力する。スイッチ回路８２から出力される出力信号Ｏｕｔは、後続のフリップフロップ回路８０のクロック端子ＣＫに入力される。初段のスイッチ回路８２には、カウントすべきパルス列が入力信号Ｉｎとして入力され、初段のスイッチ回路８２以外のスイッチ回路８２には、前段のフリップフロップの反転出力端子Ｑバーからの信号が入力信号Ｉｎとして入力される。スイッチ回路８２は、２−１セレクタ回路である。スイッチ回路８２の構成については後述する。

制御信号生成回路８４は、入力信号Ｉｎ、Ｌｏｗ信号、及びＨｉｇｈ信号のうち、何れか１つを選択するようにスイッチ回路８２を制御するスイッチ回路制御信号ＢＲを生成する。制御信号生成回路８４は、基準クロック信号又は基準クロック信号から生成されたクロック信号を用いて、スイッチ回路制御信号ＢＲを生成する。複数のスイッチ回路８２は、制御信号生成回路８４が生成したスイッチ回路制御信号ＢＲにしたがって、入力信号Ｉｎ、Ｌｏｗ信号、及びＨｉｇｈ信号のうち、何れか１つを選択し、該選択した信号を出力信号Ｏｕｔとして出力する。

複数のスイッチ回路８２が、入力信号Ｉｎを出力信号Ｏｕｔとして、出力している場合は、複数のフリップフロップ回路８０は、初段のスイッチ回路８２に入力されたパルス列のパルス数をカウントしている状態となる。その後、制御信号生成回路がＬｏｗ信号を出力するように複数のスイッチ回路８２を制御した後、Ｈｉｇｈ信号に出力するように複数のスイッチ回路８２を制御すると、複数のフリップフロップ回路８０がカウントしたカウント値が１の補数に変換される。つまり、カウントしたカウント値の１の補数がフリップフロップ回路８０に記憶される。

パルス生成回路８６は、複数のフリップフロップ回路８０でカウントされたカウント値を２の補数に変換するための１パルスを生成して、初段のスイッチ回路８２に入力する。この１パルスは、１の補数に変換後、再びスイッチ回路８２が入力信号Ｉｎを出力信号Ｏｕｔとして出力する状態となった後に、初段のスイッチ回路８２に入力されることで、２の補数に変換される。つまり、２の補数がフリップフロップ回路８０に記憶される。

図１１は、図８で示すスイッチ回路８２の回路構成の一例を示す図である。スイッチ回路８２は、上述したように、入力信号Ｉｎ、Ｌｏｗ信号（０）、Ｈｉｇｈ信号（１）のうち、何れか１つを選択して出力することから、３−１セレクタとして機能する。しかし、構成は、２−１セレクタ回路である。スイッチ回路８２は、第１トランスファーゲート９０、及び第２トランスファーゲート９２を有する。スイッチ回路制御信号ＢＲは、第１トランスファーゲート９０に入力され、複数のフリップフロップ回路８０のカウント値を第１の補数に変換させる第１制御信号ＢＲ０と、第１トランスファーゲート９０及び第２トランスファーゲート９２のオン・オフを制御する第２制御信号ＢＲ１とを有する。第１トランスファーゲート９０及び第２トランスファーゲート９２は、第２制御信号ＢＲ１が印加されることで、オン・オフが互いに逆になる。例えば、第１トランスファーゲート９０がオンの場合は、第２トランスファーゲート９２はオフになる。第２トランスファーゲート９２には、入力信号Ｉｎが入力される。

第１トランスファーゲート９０及び第２トランスファーゲート９２は、Ｎチャネル型のトランジスタＮとＰチャネル型のトランジスタＰとからなるＣＭＯＳスイッチで構成される。第１トランスファーゲート９０のトランジスタＮ、及び、第２トランスファーゲート９２のトランジスタＰの各ゲートに、第２制御信号ＢＲ１が直接印加される。また、第１トランスファーゲート９０のトランジスタＰ、及び、第２トランスファーゲート９２のトランジスタＮの各ゲートに、第２制御信号ＢＲ１を反転させた信号が直接印加される。これにより、第１トランスファーゲート及び第２トランスファーゲートのオン・オフが互いに逆になる。この第１制御信号ＢＲ０及び第２制御信号ＢＲ１によって、スイッチ回路８２から出力される出力信号Ｏｕｔが制御される。

図１２は、スイッチ回路制御信号ＢＲによってスイッチ回路８２から出力される信号Ｏｕｔの波形を示す図である。ここで、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＬｏｗの場合は、第１トランスファーゲート９０がオフ、第２トランスファーゲート９２がオンとなり、第２トランスファーゲート９２に入力信号Ｉｎが入力されている場合は、該入力信号Ｉｎが出力信号Ｏｕｔとしてそのまま出力される。ここでは、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＬｏｗの状態を状態ａと呼ぶ。

状態ａのときは、スイッチ回路制御信号ＢＲによって、それぞれのスイッチ回路８２から後続するフリップフロップ回路８０のクロック端子ＣＫに、入力信号Ｉｎがそれぞれ入力可能な状態となる。

次に、第１制御信号ＢＲ０がＬｏｗの状態のまま、第２制御信号ＢＲ１がＨｉｇｈとなる。この場合は、第１トランスファーゲート９０がオン、第２トランスファーゲート９２がオフとなるので、第１トランスファーゲート９０に入力された第１制御信号ＢＲ０がスイッチ回路８２の出力信号Ｏｕｔとして出力される。第１トランスファーゲート９０に入力される第１制御信号ＢＲ０は、Ｌｏｗなので、出力信号ＯｕｔはＬｏｗとなる。ここでは、第１制御信号ＢＲ０がＬｏｗ、第２制御信号ＢＲ１がＨｉｇｈの状態を状態ｂと呼ぶ。状態ｂのときは、スイッチ回路制御信号ＢＲによって、それぞれのスイッチ回路８２から後続するフリップフロップ回路８０のクロック端子ＣＫに、Ｌｏｗの出力信号Ｏｕｔがそれぞれ入力される。

次に、第２制御信号ＢＲ１がＨｉｇｈのまま、第１制御信号ＢＲ０がＨｉｇｈとなる。この場合は、第１トランスファーゲート９０がオン、第２トランスファーゲート９２がオフのままであり、第１トランスファーゲート９０に入力される第１制御信号ＢＲ０がスイッチ回路８２の出力信号Ｏｕｔとして出力される。第１トランスファーゲート９０に入力される第１制御信号ＢＲ０は、Ｈｉｇｈなので、出力信号ＯｕｔはＨｉｇｈとなる。ここでは、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＨｉｇｈの状態を状態ｃと呼ぶ。状態ｃのときは、スイッチ回路制御信号ＢＲによって、それぞれのスイッチ回路８２から後続するフリップフロップ回路８０のクロック端子ＣＫに、Ｈｉｇｈの出力信号Ｏｕｔがそれぞれ入力される。スイッチ回路８２出力信号Ｏｕｔは、状態ｂから状態ｃに切り替わるときに、ＬｏｗからＨｉｇｈに切り替わるので、各フリップフロップ回路８０の状態値を反転させることができる。つまり、１の補数に変換される。

スイッチ回路８２は、状態ａ、状態ｂ、状態ｃのように遷移していき、再び状態ａに戻る。状態ｃから状態ａに戻るときには、出力信号Ｏｕｔのハザードを防止するために、第１制御信号ＢＲ０をＨｉｇｈからＬｏｗにするタイミングを、第２制御信号ＢＲ１がＨｉｇｈからＬｏｗにするタイミングより遅らせる。

図１３は、図８で示したカウンタ回路７０の動作を説明するためのタイミングチャート図である。図１３では、分周切替回路６８が、入力された第１のパルス列及び第２のパルス列を、そのままカウンタ回路７０の初段のスイッチ回路８２に出力する場合を例にして説明する。第１のパルス列は、ダウンカウントの対象となるパルス列であり、例えば、画素の黒レベルのアナログ信号（リセット成分）に応じたパルス列である。すなわち、黒レベルのアナログ信号に応じて、第１のパルス列のパルス数は決まる。また、第２のパルス列は、アップカウントの対象となるパルス列であり、信号レベルのアナログ信号に応じたパルス列である。この場合も、信号レベルのアナログ信号に応じて第２のパルス列のパルス数は決まる。

第１のパルス列のパルス数をカウントする第１期間（第１ＡＤ変換期間）は、スイッチ回路制御信号ＢＲによりスイッチ回路８２が状態ａにされる。第１のパルス列が初段にスイッチ回路８２に入力される。なお、カウンタ回路７０は、第１のパルス列のパルス数をカウントする前に、出力端子Ｑから出力される信号がＬｏｗとなるように初期化される。つまり、全てのフリップフロップ回路８０をリセットして出力端子Ｑを‘０’に設定する。

第１のパルス列が初段のスイッチ回路８２に入力されると、第１のパルス列のパルス数がカウンタ回路７０によってカウントされる。例えば、パルスが１つ入力されると、出力信号Ｑ０の値が‘１’、出力信号Ｑ１、Ｑ２、及びＱ３の値が‘０’となるので、カウンタ値は、‘０００１’（１）、となる。また、パルスがさらに入力されていくと、カウンタ値は、‘００１０’（２）→‘００１１’（３）→‘０１００’（４）、という具合にアップカウントされていく。カウンタ値の後に括弧書きで示す値は、十進法で表したカウント値である。

第１期間が経過すると、スイッチ回路制御信号ＢＲによって、スイッチ回路８２を状態ｂにしてから、状態ｃにすると、それぞれのフリップフロップ回路８０に保持されている状態値が反転する。つまり、現在のカウント値の１の補数に変換される。図１３は、カウンタ値が、‘０１００’、となった後に状態値を反転させているので、反転後のカウント値は、‘１０１１’（１１）、となる。しかし、最終段のフリップフロップ回路８０は、符号ビットとしても機能し、出力信号Ｑ３の値が「０」のときはプラスを示し、「１」の時はマイナスを示すので、カウント値‘１０１１’を２の補数表現として十進法で示すと、−５となる。

そして、１の補数への変換後、第２のパルス列のパルス数をカウントする第２期間（第２ＡＤ変換期間）に入いると、スイッチ回路制御信号ＢＲによって、スイッチ回路８２は状態ａにされる。第２期間に入ると、パルス生成回路８６は、前記第２のパルス列が入力される前に、生成した１パルスを初段のスイッチ回路８２に入力する。これにより、第１期間にカウントされたカウンタ値が２の補数に変換される。この１パルスが初段のスイッチ回路８２に入力されることで、カウント値が１の補数である‘１０１１’に＋１する。つまり、第１期間にカウントしたカウント値を２の補数に変換することになる。２の補数に変換された後の値は、‘１１００’（−４）となる。その後、第２のパルス列が初段のスイッチ回路８２に入力されることで、第２のパルス列のパルス数を−４からカウントすることになる。

このように、第１のパルス列のパルス数をカウントしたカウント値の１の補数を取ってから、２の補数を取ることで、第１のパルス列のパルス数をアップカウントしても、結果的に第１のパルス列のパルス数をダウンカウントしたのと同じ結果となる。したがって、第１のパルスが、画素のリセット成分に応じたパルス列であり、第２のパルス列が信号レベルに応じたパルス列なので、最終的にカウントされたカウント値は、「−リセット成分＋信号レベル」のカウント値となり、本来の画素の信号成分を得ることができる。

なお、最終段のフリップフロップ回路８０は、符号ビットとして機能するので、カウントできる最大ビット数は、最終段のフリップフロップ回路８０を除いたフリップフロップ回路８０の数となる。したがって、カウントする値に応じて、フリップフロップ回路８０の数を変えることは言うまでもない。また、フリップフロップ回路８０がネガティブエッジ型の場合は、図１２に示す第１制御信号ＢＲ０の波形を反転した波形が第１制御信号ＢＲ０として第１トランスファーゲート９０に入力される。このように、フリップフロップ回路８０の構成に応じて、スイッチ回路８２が出力する信号は適宜変更可能である。つまり、第１期間から第２期間に切り替わるときに、各フリップフロップ回路８０の状態値を反転させるようにすればよい。

図１４は、複数のカウンタ回路７０が並列に配置された様子の一例を示す図である。複数のカウンタ回路７０は、例えば、撮像素子の画素の列毎に配置される。図１４を見るとわかるように、ビット数が多いカウンタ回路７０を複数配置する場合、スイッチ回路８２の大きさを小さくさせれば、結果的に複数のカウンタ回路７０の実装面積をかなり小さくすることができる。本願発明は、２−１セレクタ回路で構成されたスイッチ回路８２を、３−１セレクタとして機能させるので、３−１セレクタ回路を用いるより、スイッチ回路８２を小さくすることができ、カウンタ回路７０の実装面積を小さくすることができる。なお、図１４では、制御信号生成回路８４及びパルス生成回路８６は、省略している。また、フリップフロップ回路８０に入力されるｒｓｔは、リセット信号である。このリセット信号によりフリップフロップ回路８０は、初期化されて、値が‘０’となる。

図１５は、固体撮像装置５０の動作の一例を説明するためのタイムチャートである。なお、分周切替回路６８にはスイッチ信号としてＨｉｇｈ信号が入力されているものとする。画素１０の第２スイッチング素子ＳＷ２に画素リセット信号が供給されて、第１ＡＤ変換期間（黒レベルのアナログ信号をＡＤ変換する期間）に入ると、黒レベルのアナログ信号が画素アンプ１８を介して垂直信号線２０から読み出されて比較器６２の−端子に入力される。また、参照電圧Ｖｒｅｆは、鋸歯（ランプ：ＲＡＭＰ）状となるように段階状に時間変化させた電圧であり、参照電圧Ｖｒｅｆは、黒レベルのアナログ信号を２回繰り返し読み出すために（黒レベルのアナログ信号に応じたパルス列を２回繰り返して取得するために）、第１ＡＤ変換期間に、２つのランプ波形電圧が参照電圧として比較器６２の＋端子に入力される。

カウンタ回路７０は、参照電圧Ｖｒｅｆの１つ目のランプ波形電圧に同期して（図１５のｔ０）、参照電圧Ｖｒｅｆが黒レベルのアナログ信号以下になるまで（図１５のｔ１まで）、アンド回路６４から出力される黒レベルのアナログ信号に応じたパルス列（第１のパルス列）のパルス数をカウントする。なお、黒レベルのアナログ信号のアナログ信号に応じたパルス列のパルス数をカウントする前には、カウンタ回路７０の全てのフリップフロップ回路８０は０にリセットされているものとする。その後、カウンタ回路７０は、２つ目のランプ波形電圧に同期して（図１５のｔ２）、参照電圧Ｖｒｅｆが黒レベルのアナログ信号以下となるまで（図１５のｔ３まで）、アンド回路６４から出力される黒レベルのアナログ信号に応じたパルス列のパルス数を再びカウントする。

ここで、カウンタ回路７０は、第１ＡＤ変換期間の間に２回繰り返し読み出された黒レベルのアナログ信号に応じたパルス列のパルス数をカウントすることになるが、分周切替回路６８のフリップフロップ回路７６が、入力されたパルス列を１／２に分周し、分周されたパルス列がカウンタ回路７０に出力されるので、黒レベルのアナログ信号を２回繰り返し読み出しても、カウンタ回路７０は、結果的に、１回分の黒レベルのアナログ信号に応じたパルス列のパルス数をカウントすることができる。つまり、カウントされたカウント値は、結果的に２回繰り返して読み出された黒レベルのアナログ信号の平均を取ったものであるので、より正確な黒レベルに応じたパルス列のパルス数をカウントすることができる。なお、黒レベルの信号を読み出す回数が多ければ多いほど、より正確な黒レベルの信号を得ることができるが、読み出す回数に応じて、分周しなければならない。例えば、Ｍ回繰り返し読み出す場合は、１／Ｍに分周しなければならない。

その後、画素電荷転送信号を画素１０の第１スイッチング素子ＳＷ１に供給することで、光電変換素子１２に蓄積された負電荷がＦＤ１４に転送される。そして、第２ＡＤ変換期間（信号レベルをＡＤ変換する期間）に入ると、信号レベルが画素アンプ１８を介して垂直信号線２０から読み出されて比較器６２の−端子に入力される。また、参照電圧Ｖｒｅｆは、信号レベルを２回繰り返し読み出すために（信号レベルのアナログ信号に応じたパルス列を２回繰り返して取得するために）、第２ＡＤ変換期間に、２つのランプ波形電圧を有する。

ここで、黒レベルのアナログ信号に応じたパルス列のパルス数をカウントした後であり、信号レベルのアナログ信号に応じたパルス列（第２のパルス列）のパルス数をカウントする前に、カウンタ回路７０は、上述したようにカウント値の１の補数、及び２の補数を取る動作を行う。これにより、カウントした黒レベルのアナログ信号に応じたパルス列のパルス数を減算（負数化）したのと同じ結果を得ることができる。また、信号レベルのＡＤ変換期間も、分周切替回路６８にはスイッチ信号としてＨｉｇｈ信号が入力されているものとする。

カウント値の２の補数を取った後、カウンタ回路７０は、参照電圧Ｖｒｅｆの１つ目のランプ波形電圧に同期して（図１５のｔ４）、参照電圧Ｖｒｅｆが信号レベル以下になるまで（図１５のｔ５まで）、アンド回路６４から出力されるパルス列のパルス数をカウントする。その後、カウンタ回路７０は、２つ目のランプ波形電圧に同期して（図１５のｔ６）、参照電圧Ｖｒｅｆがアナログ信号以下となるまで（図１５のｔ７まで）、アンド回路６４から出力されるパルス列のパルス数を再びカウントする。

ここで、カウンタ回路７０は、第２ＡＤ変換期間の間に２回繰り返し読み出された信号レベルに応じたパルス列のパルス数をカウントすることになるが、分周切替回路６８のフリップフロップ回路７６が、入力されたパルス列を１／２に分周してカウンタ回路７０に出力するので、信号レベルを２回繰り返し読み出しても、カウンタ回路７０は、結果的に、１回分の信号レベルに応じたパルス列のパルス数をカウントすることができる。つまり、カウントされたカウント値は、結果的に２回繰り返して読み出された信号レベルの平均を取ったものであるので、より正確な信号レベルを得ることができる。なお、画素信号を読み出す回数が多ければ多いほど、より正確な画素信号のデジタル信号を得ることができるが、読み出す回数に応じて、分周しなければならない。例えば、Ｎ回繰り返し読み出す場合は、１／Ｎに分周しなければならない。

図１６は、固体撮像装置５０の動作の他の例を説明するためのタイムチャートである。なお、第１ＡＤ変換期間は、分周切替回路６８に、スイッチ信号としてＨｉｇｈ信号が、第２ＡＤ変換期間は、分周切替回路６８に、スイッチ信号としてＬｏｗ信号が入力されるものとする。

黒レベルのアナログ信号は、図１５に示すタイムチャートと同様に第１ＡＤ変換期間に２回繰り返し読出されて、カウンタ回路７０が黒レベルのアナログ信号に応じたパルス列のパルス数をカウントする。第１ＡＤ変換期間は、分周切替回路６８に、Ｈｉｇｈのスイッチ信号が入力されているので、フリップフロップ回路７６が、入力されたパルス列を１／２に分周してカウンタ回路７０に出力するので、結果的に、１回分の黒レベルのアナログ信号に応じたパルス列のパルス数をカウントすることができ、可及的に正確な黒レベルの信号を得ることができ、ＡＤ変換の精度を向上させることができる。

また、信号レベルは、第２ＡＤ変換期間に、１回読み出されて、カウンタ回路７０が黒レベルのアナログ信号に応じたパルス列のパルス数をカウントする。つまり、参照電圧Ｖｒｅｆは、信号レベルのアナログ信号を１回読み出すために（黒レベルのアナログ信号に応じたパルス列を１回取得するために）、第２ＡＤ変換期間に１つのランプ波形電圧を有し、カウンタ回路７０は、参照電圧Ｖｒｅｆのランプ波形電圧に同期して（図１６のｔ４）、参照電圧Ｖｒｅｆが信号レベル以下になるまで（図１６のｔ５まで）、アンド回路６４から出力されるパルス列のパルス数をカウントして、信号レベルのアナログ信号をデジタル値に変換する。

第２ＡＤ変換期間は、分周切替回路６８にＬｏｗのスイッチ信号が入力されているので、分周切替回路６８に入力されたパルス列は分周されることなく、カウンタ回路７０に入力されて、信号レベルに応じたパルス列のパルス数がカウントされる。この場合は、信号レベルのカウント値は、信号レベルのアナログ信号を複数回読み出す場合に比べ正確ではないが、黒レベルのアナログ信号に応じてカウントされたパルス列のパルス数は正確なので、黒レベルのアナログ信号も複数回読み出さない場合に比べ、より正確な画素本来の信号成分のデジタル値を得ることができる。また、信号レベルの読出しは時間がかかるので、信号レベルの読み出し回数を、黒レベルの読出し回数と同じにしてしまうと、ＡＤ変換に時間がかかり、フレームレートが低下するが、信号レベルの読出し回数を、黒レベルの読出し回数より小さくすることで、フレームレートの低下を抑えることできる。

また、固体撮像装置５０は、黒レベルを１回読み出すか、２回読み出すかを切り替える切替手段を備えてもよい。切替手段は、ユーザの指示に応じて切り替えるようにしてもよい。例えば、固体撮像装置５０は、スピード優先モード及び精度優先モードを備え、ユーザによってスピード優先モードが選択された場合は、切替手段は、図１６に示すように、黒レベルの読み出す場合には、分周切替回路にＨｉｇｈのスイッチング信号を入力して（分周比を１／２にして）、黒レベルを２回読み出し、信号レベルを読み出す場合は、Ｌｏｗのスイッチング信号を入力して（分周比を１にして）、信号レベルを１回読出すようにしてもよい。この場合、黒レベルを２回読み出すランプ波形電圧と信号レベルを１回読み出すランプ波形電圧とが参照電圧として比較器６２に入力されることは言うまでもない。また、ユーザによって精度優先モードが選択された場合は、切替手段は、図１５に示すように、分周切替回路６８にＨｉｇｈのスイッチング信号を入力して（分周比を１／２にして）、黒レベル及び信号レベルをそれぞれ２回読み出すようにしてもよい。この場合、黒レベルを２回読み出すランプ波形電圧と信号レベルを２回読み出すランプ波形電圧とが参照電圧として比較器６２に入力されることは言うまでもない。

また、切替手段は、外部から取得した信号によって読み出し回数を自動的に切り替えるようにしてもよい。切替手段は、例えば、図示しない車速センサから送られてきた車速値が閾値より高い場合は、スピード優先モードに切り替えて、黒レベルに応じたパルス列を１／２に分周し、信号レベルに応じたパルス列を分周させないように分周切替回路６８にスイッチング信号を入力する。車速値が閾値より低い場合は、精度優先モードに切り替えて、黒レベルに応じたパルス列及び信号レベルに応じたパルス列を１／２に分周させるように分周切替回路６８にスイッチング信号を入力する。

また、例えば、固体撮像装置５０により撮像された画像を処理する画像処理装置が、撮像された画像に基づいて、画像に写った被写体の動き（例えば、被写体の動きベクトル）を算出し、切替手段は、該算出した被写体の動きを取得し、被写体の動きが閾値より大きい場合は、自動的にスピード優先モードに切り替え、被写体の動きが閾値より小さい場合は、精度優先モードに切り替えるようにしてもよい。

前記した特許文献１では、黒レベルを読み出す回数、信号レベルを読み出す回数をそれぞれ任意に変えることができないが、本実施の形態によれば、黒レベルを読み出す回数、及び信号レベルを読み出す回数をそれぞれ任意に変えることができるので、撮影状況に応じた信号処理を行うことができる。

また、黒レベルを１回読み出すか、２回読み出すかは初期値として予め固定されており、黒レベルを１回読み出すか、２回読み出すかを任意に切り替えることができないようにしてもよい。この場合は、切替手段は不要となり、黒レベルを読み出す場合に分周切替回路６８に入力されるスイッチング信号、及び、信号レベルを読み出す場合に分周切替回路６８に入力されるスイッチング信号は、予め決められている。この場合、比較器６２に入力される参照電圧も予め決まっている。

なお、上記実施の形態では、１又は２回読出しの場合を例にして説明したが、黒レベルのアナログ信号をＭ（Ｍ＝１，２，３，・・・・，ｍ）回繰り返し読み出してもよい。この場合は、分周切替回路６８は、黒レベルのアナログ信号に応じたパルス列を１／Ｍに分周する必要があるので、それに応じた数のフリップフロップ回路７６を分周切替回路６８に設ければよい。例えば、８回繰り返して黒レベルのアナログ信号を読み出す場合は、分周切替回路６８のフリップフロップ回路７６を３つカスケード接続すればよい。

また、信号レベルのアナログ信号をＮ（Ｎ＝１，２，３，・・・・，ｎ）Ｎ回繰り返して読み出してもよい（但し、Ｎ≦Ｍ）。この場合は、分周切替回路は、信号レベルのアナログ信号を１／Ｎに分周する必要があるので、それに応じた分周切替回路６８を設ければよい。例えば、４回繰り返して信号レベルのアナログ信号を読み出す場合は、分周切替回路６８のフリップフロップ回路７６を２つカスケード接続するようにしてもよいし、例えば、３ビットのシフトレジスタを用いて１／３分周とすることもできる。

黒レベルのアナログ信号及び信号レベルのアナログ信号を各々任意の回数読み出す場合（例えば、黒レベルをＭ回、信号レベルをＮ回読み出す場合）は、１／Ｍの分周器と１／Ｎの分周器を備えるようにしてもよい。また、例えば、１／Ｎ分周器、１／Ｍ分周器はＫビットのシフトレジスタ回路とスイッチを組み合わせて、分周比を任意に変更可能な構成にしてもよい。この場合も、切替手段によって黒レベルを読み出す回数と信号レベルを読み出す回数とを切り替えることができるようにしてもよい。

図１７は、黒レベルのアナログ信号及び信号レベルのアナログ信号を各々任意の回数読み出す場合の分周切替回路６８を示す図であり、図１７に示されるとおり、両エッジ駆動のＤフリッププロップ回路がＫビット分用意され、分周比を切り替える複数のスイッチＳＷ１０〜１２の何れか１つがＯＮされることによって所望の分周比に変更することができる。この場合、Ｎ，Ｍ≦Ｋとなる。

図１８は、図１７に示す分周切替回路６８から出力される信号ＯＵＴを示す図である。図１８は、分周切替回路６８のスイッチＳＷ１０、１２がオフ、スイッチＳＷ１１がオンになっている時の、分周切替回路６８から出力される信号ＯＵＴを示している。図１８のａは、初段のＤフリッププロップ回路から出力される信号を示し、ｂは、２段のＤフリッププロップ回路から出力される信号を示し、ｃは、３段のＤフリッププロップ回路から出力される信号を示している。図１８を見るとわかるように、分周切替回路６８は、入力されたパルス列を１／３に分周している。

このように、前記した特許文献１では、黒レベルと信号レベルとを同じ回数だけ読み出すためフレームレートが低下するが、本実施の形態によれば、カウンタ装置６６に分周比を切り替えることができる分周切替回路６８を設けるので、第１ＡＤ変換期間にＡＤ変換する黒レベルを読み出す回数と、第２ＡＤ変換期間にＡＤ変換する信号レベルを読み出す回数とを異ならせることができる。その結果、信号レベルのアナログ信号に応じたパルス列を取得する回数を、黒レベルのアナログ信号に応じたパルス列を取得する回数より小さくすることで、フレームレートの低下を抑えつつ、ＡＤ変換に伴うノイズを低減させることができる。つまり、ＡＤ変換に要する時間を抑えながら、より正確な画素本来の信号成分のデジタル値を得ることができる。

また、複数のフリップフロップ回路８０でカウントされたカウンタ値を１の補数、２の補数に変換することで、アップカウントのみを行うカウンタ回路７０で、減算演算を実行させることができる。

なお、上記実施の形態は以下のように変形してもよい。

（１）上記実施の形態では、分周器としてフリップフロップ回路７６を設けるようにしたが、フリップフロップ回路７６に限定されないことは言うまでもない。

（２）上記実施の形態では、アップカウントのみを行うことでアップダウンカウントとして機能するカウンタ回路７０を用いたが、従来からあるアップカウント及びダウンカウントを行うカウンタ回路であってもよい。

（３）上記実施の形態では、カウンタ回路７０が、信号レベルから黒レベルを引いた画素本来の信号成分をデジタル値に変換するようにしたが、カウンタ回路７０は、黒レベルをデジタル値に変換すると、黒レベルのデジタル値を出力し、また、信号レベルをデジタル値に変換すると、信号レベルのデジタル値を出力するようにしてもよい。つまり、信号レベルから黒レベルを減算しないカウンタ回路７０であってもよい。この場合は、デジタル値を処理する処理回路が、カウンタ回路７０から出力された信号レベルのデジタル値から、黒レベルのデジタル値を減算して、画素本来の信号成分のデジタル値を求めてもよい。つまり、積分型ＡＤ変換部５４以外のＡＤ変換部であってもよい。

（４）また、カウンタ装置６６を図１９に示す構成にしてもよい。この構成により、カウンタ回路７０は、入力されたパルス列の立上りと立下りとに反応してカウントアップするので、パルスの動作周波数が半分で済む。

（５）また、制御信号生成回路８４は、第１制御信号ＢＲ０を、第２制御信号ＢＲ１から生成するようにしてもよい。図２０は、制御信号生成回路８４を示す回路図である。制御信号生成回路８４は、第２制御信号生成回路１００及び遅延回路１０２を有する。第２制御信号生成回路１００は、第２制御信号ＢＲ１を生成する。第２制御信号生成回路１００が生成した第２制御信号ＢＲ１は、遅延回路１０２に入力される。遅延回路１０２は、入力された第２制御信号ＢＲ１を所定時間遅延させる。この遅延された信号が第１制御信号ＢＲ０となる。制御信号生成回路８４は、第２制御信号生成回路１００が生成した第２制御信号ＢＲ１と、遅延回路１０２から出力された信号、つまり、第１制御信号ＢＲ０とを出力する。これにより、シーケンサで２つの制御信号を生成する必要はなくなり、シーケンサの回路を小さくさせることができる。

図２１は、図２０の制御信号生成回路８４から出力される第１制御信号ＢＲ０及び第２制御信号ＢＲ１の波形を示す図である。図を見るとわかるように、第１制御信号ＢＲ０の波形は、第２制御信号ＢＲ１の波形を、所定時間だけ遅延させた波形であることがわかる。また、上述したように、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＬｏｗの場合は状態ａとなる。また、第１制御信号ＢＲ０がＬｏｗ、及び第２制御信号ＢＲ１がＨｉｇｈの場合は状態ｂとなる。そして、第１制御信号ＢＲ０及び第２制御信号ＢＲ１がＨｉｇｈの場合は状態ｃとなる。

（６）上記変形例（１）〜（５）を任意に組み合わせた態様であってもよい。

なお、固体撮像装置５０は、図示しないコンピュータによって制御されることで、本発明の信号処理方法及び固体撮像装置として機能する。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１０…画素 １２…光電変換素子
１４…ＦＤ １６…電荷排出部
１８…画素アンプ ２０…垂直信号線
３０…電流源 ５０…固体撮像装置
５２、５６…スイッチ ５４…積分型ＡＤ変換部
５８…水平転送線 ６０…出力回路
６２…比較器 ６４…アンド回路
６６…カウンタ装置 ６８…分周切替回路
７０…カウンタ回路 ７２、７４…オア回路
７６、８０…フリップフロップ回路 ７８…エクスクルーシブノア回路
８２…スイッチ回路 ８４…制御信号生成回路
８６…パルス生成回路 ９０…第１トランスファーゲート
９２…第２トランスファーゲート １００…第２制御信号生成回路
１０２…遅延回路

Claims (9)

1. 光電変換して電荷を蓄積する画素と、
   前記画素から読み出されたアナログ信号をデジタル信号にＡＤ変換するＡＤ変換部と、
   を備え、
   前記ＡＤ変換部は、分周比を切り替えて、読み出されたアナログ信号に応じたパルス列のパルス数を分周する分周切替回路と、分周されたパルス数をカウントするカウンタ回路とを有する固体撮像装置の信号処理方法であって、
   前記ＡＤ変換部が、前記画素の黒レベルのアナログ信号をデジタル信号に変換する第１ＡＤ変換期間に、前記黒レベルのアナログ信号に応じた第１のパルス列をＭ回繰り返し取得する第１取得工程と、
   前記分周切替回路が、Ｍ回繰り返し取得された前記第１のパルス列のパルス数を１／Ｍに分周する第１分周工程と、
   前記カウンタ回路が、Ｍ回繰り返し取得され１／Ｍに分周された前記第１のパルス列のパルス数をカウントする第１カウント工程と、
   前記ＡＤ変換部が、前記画素の信号レベルのアナログ信号をデジタル信号に変換する第２ＡＤ変換期間に、前記信号レベルの前記アナログ信号に応じた第２のパルス列を、Ｎ回繰り返し取得する第２取得工程と、
   前記分周切替回路が、Ｎ回繰り返し取得された前記第２のパルス列のパルス数を１／Ｎに分周する第２分周工程と、
   前記カウンタ回路が、Ｎ回繰り返し取得され１／Ｎに分周された前記第２のパルス列のパルス数をカウントする第２カウント工程と、
   を備え、
   前記Ｍ及び前記Ｎは、Ｎ≦Ｍの関係を満たすことを特徴とする信号処理方法。
2. 請求項１に記載の信号処理方法であって、
   前記カウンタ回路は、
   前記パルス列のパルス数をアップカウントする、複数段にカスケード接続された複数のフリップフロップ回路と、
   前記複数のフリップフロップ回路の前段にそれぞれ接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段のフリップフロップ回路のクロック端子にそれぞれ出力する、２−１セレクタで構成された複数のスイッチ回路と、
   前記入力信号、前記ロー信号、及び前記ハイ信号のうち、何れか１つを選択するように前記スイッチ回路を制御するスイッチ回路制御信号を生成する制御信号生成回路と、
   カウンタ値を２の補数に変換するための１パルスを生成するパルス生成回路と、
   を有し、
   前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記分周切替回路によって分周された前記パルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、
   前記制御信号生成回路が、前記第１ＡＤ変換期間から前記第２ＡＤ変換期間に切り替わる期間中に、出力信号を１回反転させるように前記複数のスイッチ回路を制御することで、前記ロー信号及び前記ハイ信号を出力させて前記第１ＡＤ変換期間にカウントされたカウント値を１の補数に変換する第１補数変換工程と、
   前記パルス生成回路が、前記第２ＡＤ変換期間に切り替わった後で、且つ、前記第２分周工程によって１／Ｎに分周された前記第２のパルス列が前記カウンタ回路に入力される前に、前記１パルスを前記初段のスイッチ回路に入力させることで、前記第１ＡＤ変換期間にカウントされたカウンタ値を前記２の補数に変換させる第２補数変換工程と、
   をさらに備え、
   前記第１カウント工程は、前記制御信号生成回路が、前記第１ＡＤ変換期間中、前記入力信号を出力するように、前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記第１分周工程によって１／Ｍに分周された前記第１のパルス列のパルス数をアップカウントさせ、
   前記第２カウント工程は、前記制御信号生成回路が、前記第２ＡＤ変換期間に切り替わった後、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記第２分周工程によって１／Ｎに分周された前記第２のパルス列のパルス数をアップカウントさせることを特徴とする信号処理方法。
3. 請求項２に記載の信号処理方法であって、
   前記複数のフリップフロップ回路のうち、最終段のフリップフロップ回路は、符号ビットとして機能することを特徴とする信号処理方法。
4. 請求項２又は３に記載の信号処理方法であって、
   前記スイッチ回路は、第１トランスファーゲートと、第２トランスファーゲートとを有し、
   前記スイッチ回路制御信号は、前記第１トランスファーゲートに入力される、カウント値を前記１の補数に変換させる第１制御信号と、前記第１トランスファーゲート及び前記第２トランスファーゲートのオンオフを制御する第２制御信号とを有し、
   前記第２トランスファーゲートには、前記入力信号が入力されることを特徴とする信号処理方法。
5. 請求項１〜４の何れか１項に記載の信号処理方法であって、
   前記画素は、蓄積した電荷を吐き捨てて該画素をリセットするリセット部をさらに備え、
   前記黒レベルのアナログ信号は、前記リセット部によりリセットされた前記画素のアナログ信号であり、前記信号レベルのアナログ信号は、光電変換により得られた前記画素のアナログ信号であることを特徴とする信号処理方法。
6. 光電変換して電荷を蓄積する画素と、
   第１ＡＤ変換期間に、前記画素から黒レベルのアナログ信号に応じた第１のパルス列をＭ回繰り返し取得し、前記第１ＡＤ変換期間より後の第２ＡＤ変換期間に、信号レベルのアナログ信号に応じた第２のパルス列をＮ回繰り返して取得し、取得した前記パルス列のパルス数をカウントすることで、前記アナログ信号をデジタル信号にＡＤ変換するＡＤ変換部と、
   を備え、
   前記ＡＤ変換部は、分周比を切り替えて、読み出されたアナログ信号に応じた前記パルス列のパルス数を分周する分周切替回路と、分周された前記パルス列のパルス数をカウントするカウンタ回路とを有し、
   前記分周切替回路は、Ｍ回繰り返し取得された前記第１のパルス列のパルス数を１／Ｍに分周するとともに、Ｎ回繰り返し取得された前記第２の各パルスのパルス数を１／Ｎに分周し、
   前記カウンタ回路が、Ｍ回繰り返し取得され１／Ｍに分周された前記第１のパルス列のパルス数をカウントするとともに、Ｎ回繰り返し取得され１／Ｎに分周された前記第２のパルス列のパルス数をカウントし、
   前記Ｍ及び前記Ｎは、Ｎ≦Ｍの関係を満たすことを特徴とする固体撮像装置。
7. 請求項６に記載の固体撮像装置であって、
   前記カウンタ回路は、
   前記パルス列のパルス数をアップカウントする、複数段にカスケード接続された複数のフリップフロップ回路と、
   前記複数のフリップフロップ回路の前段にそれぞれ接続され、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力信号として後段の前記フリップフロップ回路のクロック端子にそれぞれ出力する、２−１セレクタで構成された複数のスイッチ回路と、
   前記入力信号、前記ロー信号、及び前記ハイ信号のうち、何れか１つを選択するように前記スイッチ回路を制御するスイッチ回路制御信号を生成する制御信号生成回路と、
   前記第１ＡＤ変換期間から、前記第２ＡＤ変換期間に切り替わる場合に、カウンタ値を２の補数に変換するための１パルスを生成するパルス生成回路と、
   を有し、
   前記複数のスイッチ回路のうち、初段のスイッチ回路には、前記分周切替回路によって分周された前記パルス列が前記入力信号として入力され、前記初段のスイッチ回路以外の他のスイッチ回路には、前段のフリップフロップ回路の反転出力信号が前記入力信号として入力され、
   前記制御信号生成回路は、
   前記第１ＡＤ変換期間中、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記分周切替回路によってＭ回繰り返し取得され１／Ｍに分周された前記第１のパルス列のパルス数をアップカウントさせ、
   前記第２ＡＤ変換期間中、前記入力信号を出力するように前記複数のスイッチ回路を制御して、前記複数のフリップフロップ回路に、前記分周切替回路によってＮ回繰り返し取得され１／Ｎに分周された前記第２のパルス列のパルス数をアップカウントさせ、
   前記第１ＡＤ変換期間から前記第２ＡＤ変換期間に切り替わる期間中に、出力する信号を１回反転させるように前記複数のスイッチ回路を制御することで、前記ロー信号及び前記ハイ信号を出力させて前記第１ＡＤ変換期間にカウントされたカウント値を１の補数に変換し、
   前記パルス生成回路は、
   前記第２ＡＤ変換期間に切り替わった後で、且つ、前記分周切替回路によって１／Ｎに分周された前記第２のパルス列が入力される前に、生成した前記１パルスを前記初段のスイッチ回路に入力させることで、前記第１ＡＤ変換期間にカウントされたカウンタ値を前記２の補数に変換させることを特徴とする固体撮像装置。
8. 請求項７に記載の固体撮像装置であって、
   前記複数のフリップフロップ回路のうち、最終段のフリップフロップ回路は、符号ビットとして機能することを特徴とする固体撮像装置。
9. 請求項７又は８に記載の固体撮像装置であって、
   前記画素は、蓄積した電荷を吐き捨てて該画素をリセットするリセット部をさらに備え、
   前記黒レベルのアナログ信号は、前記リセット部によりリセットされた前記画素のアナログ信号であり、前記信号レベルのアナログ信号は、光電変換により得られた前記画素のアナログ信号であることを特徴とする固体撮像装置。

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