JP4140530B2 - Ａ／ｄ変換回路装置及びａ／ｄ変換方法 - Google Patents

Description

本発明は、アナログの電圧信号を、二進数のデジタルデータに変換するＡ／Ｄ変換回路装置及びＡ／Ｄ変換方法に関する。

従来の一般的なＡ／Ｄ変換回路は、アナログコンパレータを用いて変換対象のアナログ電圧信号を基準電圧と比較してデジタルデータに変換するようになっている。また、電圧信号の変化が微小である場合には、アナログ増幅回路を介して増幅したアナログ信号をＡ／Ｄ変換する。ところが、斯様な構成では、高温環境下で使用する場合を想定すると、リーク電流の発生によりアナログ増幅回路が誤動作するおそれがあり、Ａ／Ｄ変換を正常に行うことができなくなるという問題がある。

斯様な問題を解決する技術として、特許文献１に開示されたものがある。この技術では、図９に示すパルス位相差符号化回路１を使用する。パルス位相差符号化回路１は、リングディレイライン２、カウンタ３、ラッチ回路（Ｄフリップフロップ）４、パルスセレクタ（周回位置検出手段）５、エンコーダ（周回位置検出手段）６、減算回路７で構成されている。

リングディレイライン２は、例えば奇数（３１段）段の反転ゲート２ａ（その内１つはＮＡＮＤゲート２ｂ，遅延ゲート）をリング状に接続して構成され、制御回路８により信号ＰＡが出力されると発振動作（パルス信号の周回動作）を開始する。カウンタ３は、リングディレイライン２内でリング状に伝送されるパルス信号の周回数をカウントする例えば１０ビットカウンタであり、そのカウントデータは、制御回路８により信号ＰＢが出力されるとラッチ回路４によりラッチされる。

パルスセレクタ５は、リングディレイライン２内を周回しているパルス信号の位置を示す信号を発生し、エンコーダ６は、パルスセレクタ５からの出力信号に対応した例えば５ビットのデジタルデータを発生する。減算回路７は、ラッチ回路４からのデジタルデータを上位側ビット，エンコーダ６からのデジタルデータを下位側ビットとするように合成する。この時、リングディレイライン２の反転ゲート数が奇数「３１」であることから、ラッチ回路４のデータ即ちカウンタ３のカウント値は、パルス信号の周回数Ｎに、リングディレイライン２の分解能（反転ゲート２ａ，１個の遅延時間）ｔｄを乗じた分だけ大きな値となっている。従って、双方のデータを連結した１５ビットデータに対し、ラッチ回路４の出力データをＬＳＢ詰めで桁合わせして減算を行う。以上のようにして、制御回路８より出力される信号ＰＡ，ＰＢの位相差を表す二進数のデジタルデータＴＤＯ（１５ビット）を生成出力する。

また、特許文献２においては、特許文献１のパルス位相差符号化回路を、入力信号に重畳されている高周波ノイズ成分を除去するための、フィルタ機能を実現する構成に利用した技術が開示されている。
特開平５−２５９９０７号公報 特開２００２−２１７７５８号公報

ところで、特許文献１の構成は、制御回路８がパルス信号ＰＡを出力した時点からパルス信号ＰＢを出力する時点までの期間がサンプリング時間（Ａ／Ｄ変換時間）Ｔｃとなっており、そのサンプリング時間Ｔｃの長短に応じてＡ／Ｄ変換の分解能が決定されるようになっている。例えば、サンプリング時間が２倍になれば、デジタルデータ１ビットに相当する電圧が１／２となることで分解能が向上する。従って、サンプリング時間を１／１０にすると分解能も１／１０となってしまう。より具体的に言うと、サンプリング時間が１０μｓの場合の分解能が１６ビットだとすると、サンプリング時間を１μｓにすれば分解能は１３ビットに低下する（図１０参照）。そのため、サンプリング時間を短縮してＡ／Ｄ変換処理を高速に行なおうとすると、分解能が低下せざるを得なかった。

近年、例えば車両のエンジンのノック制御における制御性を向上させる目的で、ノックセンサについては、エンジンの振動を検出して出力される例えば１ｍＶ以下の微小な電圧信号を、高分解能で且つ高速にＡ／Ｄ変換したいという要求がある。しかしながら、特許文献１に開示されている技術では、そのような要求に対応することができなかった。
本発明は上記事情に鑑みてなされたものであり、その目的は、分解能を低下させることなく高速にＡ／Ｄ変換を行うことができるＡ／Ｄ変換回路装置、及びＡ／Ｄ変換方法を提供することにある。

請求項１記載のＡ／Ｄ変換回路装置によれば、制御手段は、パルス位相差符号化回路のパルス周回回路を動作させてＡ／Ｄ変換処理を開始させ、その後所定のサンプリング時間が経過する毎に、カウンタ及び周回位置検出手段において得られるデータを周期的にサンプリングさせる。すると、差分データ演算部からは、連続して出力される２回のＡ／Ｄ変換結果データの差分が得られるので、その差分データをデジタルフィルタによってフィルタリングする。

即ち、特許文献１のような従来のＡ／Ｄ変換方式では、アナログデータを連続的にＡ／Ｄ変換する場合、夫々のアナログデータ毎に、パルス周回回路を動作させてカウンタ及び周回位置データをサンプリングさせるようにしている。従って、各Ａ／Ｄ変換結果データは夫々独立したデータとなっており、各データの変換分解能は、夫々のサンプリング時間に応じて決まることになる。

これに対して、本発明では、アナログデータを連続的にＡ／Ｄ変換する場合、パルス周回回路は連続的に動作させておき、サンプリング時間が経過する毎にデータサンプリングを行い、連続して出力される２回のＡ／Ｄ変換結果データの差分を得る。すると、各差分データはその前後に出力されるデータとの連続性を備えることになる。即ち、夫々が、連続的にＡ／Ｄ変換が行われて出力される一連のデータの一部を構成することになり、例えば、サンプリング時間Ｔで得られた１つのデジタルデータを１０個積算したものは、サンプリング時間１０Ｔで得られた１つのデジタルデータと等価になっている。

換言すれば、各差分データは、高い分解能（より長いサンプリング時間）でＡ／Ｄ変換されたデータの情報を含んでいることになるから、その差分データを、時間積分的な演算処理が行われるデジタルフィルタによりフィルタリングすれば、高い分解能でサンプリングされてＡ／Ｄ変換されたデータと等価なデータを生成することができる。従って、サンプリング時間を短く設定してパルス位相差符号化回路で行われるＡ／Ｄ変換を高速化したとしても、デジタルフィルタの出力より高分解能の変換データを得ることができる。
そして、デジタルフィルタにＩＩＲフィルタを用いる。即ち、ＩＩＲフィルタは出力データを入力側にフィードバックさせる構成であるから、過去のデータの影響がより長く残り続ける性質を備えており、データの積算効果がより高いフィルタである。従って、比較的低次の構成であっても十分な積算効果を得ることができるので、回路規模を小さくすることが可能となる。

請求項２記載のＡ／Ｄ変換回路装置によれば、差分データ演算部の第１及び第２ラッチ回路は、制御手段がデータをサンプリングさせるタイミングでパルス位相差符号化回路より出力されるデータを順次ラッチするので、第２ラッチ回路にラッチされたデータは１変換周期前のデータとなる。そして、そのデータから、第１ラッチ回路によってラッチされたデータを減算すれば差分データが得られる。従って、第１ラッチ回路によってデータを保持することで、パルス位相差符号化回路内で行われる、周回位置検出手段の周回位置データとカウンタのカウントデータとを合成する処理時間に、余裕を持たせることができる。

請求項３記載のＡ／Ｄ変換回路装置によれば、パルス位相差符号化回路の電圧信号入力端子に、予め設定された基準電圧信号とＡ／Ｄ変換対象の電圧信号とを切り換えて与える。そして、基準電圧信号が与えられてＡ／Ｄ変換が行われた場合に、差分データ演算部より出力される差分データを記憶手段に記憶し、Ａ／Ｄ変換対象の電圧信号が与えられた場合にデジタルフィルタより出力されるデータを、記憶手段に記憶されたデータで除算して出力する。

即ち、本来の変換対象の電圧信号についてＡ／Ｄ変換したデータを、基準電圧信号のＡ／Ｄ変換データで除算すれば、特許文献１に開示されているように、パルス周回回路を構成する遅延ゲートの伝搬遅延時間が温度によって変動する影響をキャンセルすることができる。但し、本発明の構成においては、基準電圧信号のＡ／Ｄ変換データは単一のデータとなるのでデジタルフィルタを介すことなく記憶手段に記憶されることになる。従って、そのデータの分解能が、デジタルフィルタを介して得られる変換対象の電圧信号のＡ／Ｄ変換データに相当するようにサンプリング時間をより長く設定すれば、両者の分解能を同じレベルに調整して除算を行うことができる。

請求項４記載のＡ／Ｄ変換回路装置によれば、制御手段は、時間積算的な演算処理を行なうデジタルフィルタを介すことで変換対象電圧信号のＡ／Ｄ変換結果データの分解能が向上した分に相当させて、基準電圧信号をＡ／Ｄ変換する場合のサンプリング時間を設定する。例えば、デジタルフィルタを介すことで、Ａ／Ｄ変換結果データの分解能が４ビット分向上する場合には、それに応じて、基準電圧信号をＡ／Ｄ変換する場合のサンプリング時間を、変換対象電圧信号のサンプリング時間Ｔに対して「１６×Ｔ」に設定する。すると、両者の分解能は同等になるので、適切な除算結果を得ることができる。

（第１実施例）
以下、本発明の第１実施例について図１乃至図５を参照して説明する。尚、図９と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例では、パルス位相差符号化回路１の出力側、即ち減算回路７の出力側に２個のラッチ回路（Ｄ−ＦＦ）１１，１２（第１，第２ラッチ回路）が直列に接続されている。ラッチ回路１１，１２によってラッチされたデータＤ１，Ｄ２は減算回路１３に出力されており、減算（Ｄ２−Ｄ１）が行われる。そして、減算回路１３の減算結果ＴＤは、デジタルフィルタ１４を介すことでデータＦＤとして出力される。

また、制御回路８に代わって制御回路（制御手段）１５が配置されている。制御回路１５は、信号ＰＢを、ラッチ回路１１及び１２，減算回路１３，デジタルフィルタ１４にも出力するようになっている。ラッチ回路１１及び１２は、信号ＰＢの立上がりエッジでデータをラッチし、減算回路１３，デジタルフィルタ１４も、上記立上がりエッジにおいて入力データを取り込んで順次演算処理を行なう。その他の構成については図９に示すものと同様である。
尚、以上の構成において、ラッチ回路１１及び１２，並びに減算回路１３は差分データ演算部１６を構成しており、パルス位相差符号化回路１に、デジタルフィルタ１４，制御回路１５，差分データ演算部１６を加えたものがＡ／Ｄ変換回路装置１７を構成している。

図２には、デジタルフィルタ１４の具体構成例を示す。デジタルフィルタ１４は、Ａ／Ｄ変換回路装置１７で取り扱う信号の帯域を通過帯域とするローパスフィルタの特性を示ものとして、本実施例では、後述する理由により４次のＩＩＲ（infinite Impulse Response）フィルタ（２次のＩＩＲフィルタを従属接続したもの）１４Ｃを採用する。

次に、本実施例の作用について図３乃至図５も参照して説明する。図３は、Ａ／Ｄ変換回路装置１７によって行われるＡ／Ｄ変換処理のタイミングチャートである。例えば、図３（ａ）に示す入力電圧信号ＶinをＡ／Ｄ変換する場合、制御回路１５は、信号ＰＡをアクティブ（例えばハイ）にしてリングディレイライン（パルス周回回路）２にパルス周回動作を開始させると（図３（ｂ），（１）参照）、所定時間の経過後に信号ＰＢの出力を開始する（図３（ｃ），（２）参照）。そして、以降は信号ＰＢを一定周期ＡＤｔ（サンプリング時間）で出力して、Ａ／Ｄ変換処理を連続的に実行させるようになっている。

すると、ラッチ回路１１は、図３（ｄ）に示す周期（３）のタイミングで最初のＡ／Ｄ変換結果Ｄ０をラッチし、次の周期（４）では次の変換結果Ｄ１をラッチする。そして、ラッチ回路１２は、周期（４）でＡ／Ｄ変換結果Ｄ０をラッチする（図３（ｅ）参照）。続く周期（５）において、減算回路１３は、最初の減算結果ＴＤ０を出力し（図３（ｆ）参照）、その次の周期（６）において、デジタルフィルタ１４は、最初の出力データＦＤ０を出力する（図３（ｆ）参照）。減算回路１３の出力データ：ＴＤ_n-1＝Ｄ_n−Ｄ_n-1は、サンプリング時間ＡＤｔの間にパルス信号がリングディレイライン２を周回した回数と、リングディレイライン２内においてパルス信号が到達している位置を示す値である。

リングディレイライン２は、信号ＰＡがアクティブになった時点から連続的に動作して、パルス位相差符号化回路１は、サンプリング時間ＡＤｔが経過する毎に、パルス信号の周回動作状態を示すデータを連続的に出力する。例えば、サンプリング時間ＡＤｔが１μｓであるとすると、図４に示すように、連続した１０回の１μｓサンプリングデータ（Ａ／Ｄ変換結果）を加算した値は、１０μｓサンプリングデータに等しくなり、連続した２回の１０μｓサンプリングデータを加算した値は、２０μｓサンプリングデータに等しくなる（（ａ）〜（ｃ）参照）。このように、パルス位相差符号化回路１によって出力されるＡ／Ｄ変換データは連続性を持つことになる。

前述したように、従来のパルス位相差符号化回路１だけを用いたＡ／Ｄ変換回路では、サンプリング時間に比例して分解能が向上し、サンプリング時間が１０μｓの場合の分解能が１６ビットであれば、１μｓでは１３ビット程度となってしまう。これに対して、本実施例のＡ／Ｄ変換回路装置１７では、データの連続性により、１μｓサンプリングデータＴＤを１０回加算すると１０μｓサンプリングデータに等しくなる。

ということは、１μｓサンプリングデータは、１６ビットの分解能でＡ／Ｄ変換されたデータの１部を構成していることになる。換言すれば、１６ビットの分解能でＡ／Ｄ変換されたデータの情報を含んでいる。従って、１μｓサンプリングデータＴＤを、信号ＰＢの出力周期ＡＤｔに同期して、デジタルフィルタ１４において連続的にフィルタ演算を行なえば、そのフィルタ演算における信号の積算効果によって高分解能のデータＦＤを合成することが可能であることを意味している。

ここで、１μｓのサンプリング時間で１６ビット以上の分解能のデータを得るためには、少なくとも１０μｓ以上の積算効果を与える必要がある。故に、図２に示すＩＩＲフィルタ１４Ｃを用いる場合は、過去に入力されて処理したデータの影響が残り続けるため、例えば２次のような低い次数でも、積算効果を十分に得ることが可能となる。

図５には、図１に示すＡ／Ｄ変換回路装置１７について、実際にＡ／Ｄ変換処理を実行した場合における出力波形の計算結果例を示す。図５（ａ）は、入力電圧信号Ｖinとして、±２００μＶ，３０ｋＨｚの正弦波を与えた場合である。差分データ演算部１６における減算回路１３の出力データＴＤは２カウントの振幅で出力されるが、デジタルフィルタ１４の出力データＦＤは２１カウントの振幅となっており、約１９μＶ／（カウント）の分解能となっている。また、図５（ｂ）は、入力電圧信号Ｖinとして、±２０μＶ，３０ｋＨｚの正弦波を与えた場合である。出力データＴＤは１カウントの振幅で出力されるが、出力データＦＤは２〜３カウントの振幅となっている。

以上のように本実施例によれば、制御回路１５は、パルス位相差符号化回路１のリングディレイライン２を動作させてＡ／Ｄ変換処理を開始させ、その後所定のサンプリング時間が経過する毎に、カウンタ３及びエンコーダ６において得られるデータを周期的にサンプリングさせる。そして、連続して出力される２回のＡ／Ｄ変換結果データの差分を差分データ演算部１６より得ると、その差分データをデジタルフィルタ１４によってフィルタリングするようにした。従って、サンプリング時間を短く設定してパルス位相差符号化回路１で行われるＡ／Ｄ変換を高速化した場合でも、デジタルフィルタ１４の出力より高分解能の変換データを得ることができる。

そして、差分データ演算部１６の２つの直列ラッチ回路１１及び１２により、制御回路１５がアナログ電圧信号Ｖinを周期的にサンプリングさせるタイミングで、パルス位相差符号化回路１より出力されるデータを順次ラッチし、減算回路１３により両データの減算を行うので、減算回路７で行われる、エンコーダ６の周回位置データとカウンタ３のカウントデータとを合成して減算する処理時間に余裕を持たせることができる。

また、デジタルフィルタ１４にはＩＩＲフィルタ１４Ｃを用いた。即ち、ＩＩＲフィルタ１４Ｃは出力データを入力側にフィードバックさせる構成であるから過去のデータの影響がより長く残り続ける性質を備えており、データの積算効果がより高い。従って、比較的低次の構成であっても十分な積算効果を得ることができるので、Ａ／Ｄ変換回路装置１７の回路規模を小さくすることができる。

（第２実施例）
図６及び図７は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例は、特許文献１に開示されている構成に、第１実施例の構成を適用したものである。
即ち、パルス位相差符号化回路１の入力側には、入力切換スイッチ（入力切換え手段）２１が配置されており、制御回路１５に代わる制御回路（制御手段）２２は、切換信号ＳＥＬを出力することでスイッチ２１の切り換えを行うようになっている。そして、パルス位相差符号化回路１への入力信号は、最初に基準電圧信号ＶＲが与えられ、続いてＡ／Ｄ変換用の電圧信号Ｖinが与えられる。従って、パルス位相差符号化回路１からは、各電圧信号ＶＲ，Ｖinに対応したＡ／Ｄ変換データの差分がＴＤとして出力される。

また、パルス位相差符号化回路１より出力されるデータＴＤは、レジスタ（記憶手段）２３にも出力されており、そのレジスタ２３には、パルス位相差符号化回路１によって基準電圧信号ＶＲがＡ／Ｄ変換された場合の変換データが格納される。そのラッチタイミング信号ＣＫは、制御回路２２によって出力される（図７（ｄ）参照）。そして、除算器２４により、デジタルフィルタ１４の出力データＦＤと、レジスタ２３に格納されたデータＴＤＲとの除算が行われ、その除算結果（ＦＤ／ＴＤＲ）が電圧信号ＶinのＡ／Ｄ変換結果を表すデジタルデータとして出力される（図７（ｈ）参照）。以上が、Ａ／Ｄ変換回路装置２５を構成している。

尚、レジスタ２３に格納される基準電圧信号ＶＲのＡ／Ｄ変換データは、デジタルフィルタ１４を介さずに出力される。従って、制御回路２２は、基準電圧信号ＶＲのＡ／Ｄ変換を行う場合、デジタルフィルタ１４を介して出力されるデータＦＤと同等の精度となるようにサンプリング時間を長く設定する（図７（ｂ）参照）。
例えば、サンプリング時間ＡＤｔが１μｓであり、パルス位相差符号化回路１の出力データＴＤが１５ビットであるとする。それを、デジタルフィルタ１４でフィルタ処理することで分解能を４ビット上げ、最終的に１９ビットのデータＦＤが出力される場合には、基準電圧信号ＶＲのＡ／Ｄ変換は１６μｓに設定する。即ち、４ビットの分解能向上に相当するようにサンプリング時間を１６倍する。

以上のように構成された第２実施例によれば、パルス位相差符号化回路１の電圧信号入力端子に、予め設定された基準電圧信号ＶＲとＡ／Ｄ変換対象の電圧信号Ｖinとを切り換えて与え、基準電圧信号ＶＲが与えられてＡ／Ｄ変換が行われた場合に、差分データ演算部１６より出力される差分データをレジスタ２３に記憶させる。そして、Ａ／Ｄ変換対象の電圧信号Ｖinが与えられた場合にデジタルフィルタ１４より出力されるデータを、に記憶されたデータで除算して出力するようにした。

従って、温度変化によってリングディレイライン２内の反転ゲート２ａの反転動作時間が変化することで、電圧信号Ｖinを表すデータＦＤが変化したとしても、基準電圧信号ＶＲを表すデータＴＤＲも同様に変化するため、除算器２４においてその変動分が相殺される。従って、除算器２４から出力されるデジタルデータは、温度変化による反転ゲート２ａの反転動作時間変化の影響を受けることはなく、常に電圧信号Ｖinに対応した高精度のデジタルデータを得ることが可能となる。

また、本発明の構成では、基準電圧信号ＶＲのＡ／Ｄ変換データは単一のデータとなるのでデジタルフィルタ１４を介さずレジスタ２３に記憶される。従って、そのデータの分解能が、デジタルフィルタ１４を介して得られる電圧信号ＶinのＡ／Ｄ変換データに相当するようにサンプリング時間をより長く設定することで、両者の分解能を同じレベルに調整することができる。そして、そのサンプリング時間を、デジタルフィルタ１４を介すことで電圧信号ＶinのＡ／Ｄ変換結果データの分解能が向上した分に相当するように設定したので、両者の分解能が同等になって、適切な除算結果を得ることができる。

（第３実施例）
図８は本発明の第３実施例を示すものであり、第１実施例と異なる部分についてのみ説明する。第３実施例におけるパルス位相差符号回路２６には、第１実施例の構成におけるリングディレイライン２に代わって、偶数（例えば１６）個の正転バッファ（遅延ゲート）２７ａを用いて構成したリングディレイライン（パルス周回回路）２７が使用されている。

ここで、正転バッファ２７ａは、実質的には２個の反転バッファの組み合わせによって構成されており、それらの内１つは、第１ＮＡＮＤゲート２７ｂと出力側の反転バッファ２７ｃの組み合わせとして、また別の１つは、第２ＮＡＮＤゲート２７ｄと入力側の反転バッファ２７ｃの組み合わせとして構成されている。従って、それらのトータルで１６段構成となっている。尚、第１ＮＡＮＤゲート２７ｂは、パルス周回動作の起動制御用であり、第２ＮＡＮＤゲート２７ｄは、リングディレイライン２７を周回するパルスのデューティ比を設定するものである。そして、パルスセレクタ（周回位置検出手段）２８は、リングディレイライン２７におけるパルス信号の到達位置を示すデータを出力し、エンコーダ（周回位置検出手段）２９は、そのデータを４ビットデータにエンコードして出力する。以上がＡ／Ｄ変換回路装置３０を構成している。

斯様に構成された第３実施例によれば、リングディレイライン２７が偶数個の正転バッファで構成されていることで、第１実施例で用いた減算回路７が不要となり、ラッチ回路４の１０ビットデータとエンコーダ２９により出力される４ビットデータとは、単に上位側１０ビット、下位側４ビットとして連結してラッチ回路１１に入力すれば良くなる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
ラッチ回路１１を削除して、減算回路７の出力データをそのまま減算に用いても良い。
各部のビット構成やサンプリング時間などは、個別の設計に応じて適宜変更して実施すれば良い。
車両のノック制御に使用するものに限らず、例えば、車載用クリアランスソナーに用いられる超音波信号の検出などにも使用することができる。

本発明の第１実施例であり、Ａ／Ｄ変換回路装置の構成を示す機能ブロック図 デジタルフィルタの具体構成例であり、ＩＩＲフィルタを示す図 Ａ／Ｄ変換処理のタイミングチャート サンプリング時間とサンプリングデータ数との関係を示すもので、（ａ）は１μｓ、（ｂ）は１０μｓ、（ｃ）は２０μｓの場合を示す図。 実際にＡ／Ｄ変換処理を実行した場合における出力波形の計算結果例であり、（ａ）は±２００μＶ，３０ｋＨｚの正弦波、（ｂ）±２０μＶ，３０ｋＨｚの正弦波を与えた場合を示す図 本発明の第２実施例を示す図１相当図 図３相当図 本発明の第３実施例を示す図１相当図 従来技術を示す図１相当図 サンプリング時間とＡ／Ｄ変換の分解能との関係を示す図

符号の説明

図面中、１はパルス位相差符号化回路、２はリングディレイライン（パルス周回回路）、２ａ，２ｂは反転ゲート（遅延ゲート）、３はカウンタ、５はパルスセレクタ（周回位置検出手段）、６はエンコーダ（周回位置検出手段）、１１，１２はラッチ回路（第１，第２ラッチ回路）、１３は減算回路、１４はデジタルフィルタ、１４ＣはＩＩＲフィルタ、１５は制御回路（制御手段）、１６は差分データ演算部、１７はＡ／Ｄ変換回路装置、２１は入力切換スイッチ（入力切換え手段）、２２は制御回路（制御手段）、２３はレジスタ（記憶手段）、２４は除算器、２５はＡ／Ｄ変換回路装置、２６はパルス位相差符号回路、２７はリングディレイライン（パルス周回回路）、２７ａは正転バッファ（遅延ゲート）、２８はパルスセレクタ（周回位置検出手段）、２９はエンコーダ（周回位置検出手段）、３０はＡ／Ｄ変換回路装置を示す。

Claims (8)

1. アナログの電圧信号を、二進数のデジタルデータに変換するＡ／Ｄ変換回路装置であって、
   複数の遅延ゲートをリング状に連結することでパルス信号を周回させるもので、その周回動作の停動が外部より制御可能に構成されるパルス周回回路と、
   前記各遅延ゲートの電源ラインに接続され、前記電圧信号を各遅延ゲートの電源電圧として印加するための電圧信号入力端子と、
   前記パルス周回回路におけるパルス信号の周回回数をカウントするカウンタと、
   前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを発生する周回位置検出手段とを備え、前記周回位置検出手段の周回位置データと前記カウンタのカウントデータとを合成した複数ビットのデジタルデータを、Ａ／Ｄ変換結果として出力するパルス位相差符号化回路と、
   このパルス位相差符号化回路のパルス周回回路を動作させてＡ／Ｄ変換処理を開始させ、その後所定のサンプリング時間が経過する毎に、前記カウンタ及び前記周回位置検出手段において得られるデータを周期的にサンプリングさせるように制御する制御手段と、
   前記パルス位相差符号化回路の出力側に配置され、連続して出力される２回のＡ／Ｄ変換結果データの差分を得る差分データ演算部と、
   この差分データ演算部より出力されるデータを、Ａ／Ｄ変換分解能を向上させるためフィルタリングするＩＩＲ（Infinite Impulse Response）デジタルフィルタとを備えたことを特徴とするＡ／Ｄ変換回路装置。
2. 前記差分データ演算部は、
   前記パルス位相差符号化回路の出力側に直列に配置され、前記制御手段がデータをサンプリングさせるタイミングでデータをラッチする第１及び第２ラッチ回路と、
   前記第２ラッチ回路によってラッチされたデータより、前記第１ラッチ回路によってラッチされたデータを減算する減算回路とで構成されていることを特徴とする請求項１記載のＡ／Ｄ変換回路装置。
3. 前記パルス位相差符号化回路の電圧信号入力端子に、予め設定された基準電圧信号と、Ａ／Ｄ変換対象の電圧信号とを切り換えて与えるための入力切換手段と、
   この入力切換手段によって前記電圧信号入力端子に基準電圧信号が与えられたときに、前記差分データ演算部より出力される差分データを記憶する記憶手段と、
   前記入力切換手段によって前記電圧信号入力端子にＡ／Ｄ変換対象の電圧信号が与えられた場合に、前記デジタルフィルタより出力されるデータを、前記記憶手段に記憶されたデータで除算して出力する除算器とを備え、
   前記制御手段は、前記パルス位相差符号化回路が前記基準電圧信号をＡ／Ｄ変換する場合のサンプリング時間を、Ａ／Ｄ変換対象の電圧信号をＡ／Ｄ変換する場合よりも長くなるように設定することを特徴とする請求項１又は２記載のＡ／Ｄ変換回路装置。
4. 前記制御手段は、前記デジタルフィルタを介すことで変換対象電圧信号のＡ／Ｄ変換結果データの分解能が向上した分に相当するように、前記基準電圧信号をＡ／Ｄ変換する場合のサンプリング時間を設定することを特徴とする請求項３記載のＡ／Ｄ変換回路装置。
5. 複数の遅延ゲートをリング状に連結することでパルス信号を周回させるもので、その周回動作の停動が外部より制御可能に構成されるパルス周回回路と、
   前記各遅延ゲートの電源ラインに接続され、前記電圧信号を各遅延ゲートの電源電圧として印加するための電圧信号入力端子と、
   前記パルス周回回路におけるパルス信号の周回回数をカウントするカウンタと、
   前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを発生する周回位置検出手段とを備え、前記周回位置検出手段の周回位置データと前記カウンタのカウントデータとを合成した複数ビットのデジタルデータを、Ａ／Ｄ変換結果として出力するパルス位相差符号化回路を用いたＡ／Ｄ変換方法であって、
   このパルス位相差符号化回路のパルス周回回路を動作させてＡ／Ｄ変換処理を開始させ、その後所定のサンプリング時間が経過する毎に、前記カウンタ及び前記周回位置検出手段において得られるデータを周期的にサンプリングし、
   前記パルス位相差符号化回路より連続して出力される２回のＡ／Ｄ変換結果データの差分を得て、
   前記差分データを、Ａ／Ｄ変換分解能を向上させるためＩＩＲ（Infinite Impulse Response）デジタルフィルタによってフィルタリングすることを特徴とするＡ／Ｄ変換方法。
6. 前記パルス位相差符号化回路の出力側に直列に配置した第１及び第２ラッチ回路によって出力データをラッチし、
   前記第２ラッチ回路によってラッチされたデータより、前記第１ラッチ回路によってラッチされたデータを減算して差分データを得ることを特徴とする請求項５記載のＡ／Ｄ変換方法。
7. 前記パルス位相差符号化回路の電圧信号入力端子に、予め設定された基準電圧信号と、Ａ／Ｄ変換対象の電圧信号とを切り換えて入力可能とし、
   前記電圧信号入力端子に基準電圧信号が与えられたときに得られる差分データを記憶手段に記憶し、
   前記電圧信号入力端子にＡ／Ｄ変換対象の電圧信号が与えられた場合に、前記デジタルフィルタより出力されるデータを、前記記憶手段に記憶されたデータで除算して出力し、
   前記パルス位相差符号化回路が前記基準電圧信号をＡ／Ｄ変換する場合のサンプリング時間を、Ａ／Ｄ変換対象の電圧信号をＡ／Ｄ変換する場合よりも長くすることを特徴とする請求項５又は６記載のＡ／Ｄ変換方法。
8. 前記デジタルフィルタを介すことで変換対象電圧信号のＡ／Ｄ変換結果データの分解能が向上した分に相当するように、前記基準電圧信号をＡ／Ｄ変換する場合のサンプリング時間を設定することを特徴とする請求項７記載のＡ／Ｄ変換方法。

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