KR101612360B1 - 온도 측정 시스템을 위한 입력 스테이지 - Google Patents

온도 측정 시스템을 위한 입력 스테이지 Download PDF

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Abstract

온도 측정 입력 스테이지가 개시된다. 본 발명의 일부 실시예들에 따르면, 온도 측정 입력 스테이지는 저항기, 서미스터, 제1 멀티플렉서, 증폭기, 제2 멀티플렉서, 및 출력 스테이지를 포함할 수 있다. 제1 멀티플렉서는 제1 멀티플렉서 상태 동안 저항기를 제1 증폭기 입력에 결합하고, 제2 멀티플렉서 상태 동안 서미스터를 제1 증폭기 입력에 결합하도록 구성될 수 있다. 증폭기는 제1 증폭기 입력, 전압 기준에 결합되는 제2 증폭기 입력, 및 피드백 경로에 결합되는 증폭기 출력을 포함할 수 있다. 제2 멀티플렉서는 제1 멀티플렉서 상태 동안 피드백 전류를 저항기로 라우팅하고, 제2 멀티플렉서 상태 동안 피드백 전류를 서미스터로 라우팅하도록 구성될 수 있다. 출력 스테이지는 피드백 전류에 기초하여 출력 전류를 제공하도록 구성될 수 있다.

Description

온도 측정 시스템을 위한 입력 스테이지{INPUT STAGE FOR TEMPERATURE MEASUREMENT SYSTEM}
본 발명은 전반적으로 전기 회로에 관한 것으로서, 특히 온도 측정 및 전압 측정 회로에 관한 것이다.
회로가 동작하는 온도는 많은 응용(application)에서 중요한 성능 고려 대상이다. 예를 들어, 다양한 반도체 장치들의 성능은 고온과 저온에 걸쳐 크게 변할 수 있다. 따라서, 반도체 제조자들은 종종 미리 결정된 온도 범위에 대해서만 회로 성능을 보증한다. 온도가 중요한 성능 고려 대상이므로, 일부 응용들은 적극적으로 온도를 측정하고 모니터링한다. 서미스터로서 알려진 장치들은 온도에 따라 변하는 저항을 갖는 것으로 알려져 있다. 따라서, 일부 응용들은 회로가 동작하는 대략적인 온도를 추적하기 위해 서미스터의 저항을 측정한다.
온도 측정 입력 스테이지가 개시된다. 본 발명의 일 실시예에 따르면, 온도 측정 입력 스테이지는 저항기, 서미스터, 제1 멀티플렉서, 증폭기, 제2 멀티플렉서 및 출력 스테이지를 포함할 수 있다. 제1 멀티플렉서는 제1 멀티플렉서 상태 동안 저항기를 제1 증폭기 입력에 결합하고, 제2 멀티플렉서 상태 동안 서미스터를 제1 증폭기 입력에 결합하도록 구성될 수 있다. 증폭기는 제1 증폭기 입력, 전압 기준에 결합되는 제2 증폭기 입력, 및 피드백 경로에 결합되는 증폭기 출력을 포함할 수 있다. 제2 멀티플렉서는 제1 멀티플렉서 상태 동안 피드백 전류를 저항기로 라우팅하고, 제2 멀티플렉서 상태 동안 피드백 전류를 서미스터로 라우팅하도록 구성될 수 있다. 출력 스테이지는 피드백 전류에 기초하여 출력 전류를 제공하도록 구성될 수 있다.
본 발명의 다른 실시예에서, 버퍼는 제1 버퍼 입력, 제2 버퍼 입력, 제1 멀티플렉서, 제2 멀티플렉서, 증폭기 및 출력 스테이지를 포함할 수 있다. 제1 멀티플렉서는 제1 멀티플렉서 상태 동안 제1 버퍼 입력을 제1 증폭기 입력에 결합하고, 제2 멀티플렉서 상태 동안 제2 버퍼 입력을 제1 증폭기 입력에 결합하도록 구성될 수 있다. 증폭기는 제1 증폭기 입력, 전압 기준에 결합되는 제2 증폭기 입력, 및 피드백 경로에 결합되는 증폭기 출력을 포함할 수 있다. 제2 멀티플렉서는 제1 멀티플렉서 상태 동안 피드백 전류를 제1 버퍼 입력으로 라우팅하고, 제2 멀티플렉서 상태 동안 피드백 전류를 제2 버퍼 입력으로 라우팅하도록 구성될 수 있다. 출력 스테이지는 피드백 전류에 기초하여 출력 전류를 제공하도록 구성될 수 있다.
본 발명의 다른 실시예에 따르면, 방법은 저항기를 버퍼의 증폭기 입력에 결합하는 단계, 저항기에 기초하여 제1 출력 전류를 생성하는 단계, 서미스터를 버퍼의 증폭기 입력에 결합하는 단계, 및 서미스터에 기초하여 제2 출력 전류를 생성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에서, 전압 측정 시스템은 전압에 기초하여 전류를 출력하도록 구성되는 입력 버퍼를 포함할 수 있다. 입력 버퍼는 제1 전압 입력, 제2 전압 입력, 제1 전압 입력 및 제2 전압 입력 중 하나를 증폭기 입력에 선택적으로 결합하도록 구성되는 스위치, 증폭기 입력에 결합되는 전압에 기초하여 피드백 전류를 구동하도록 구성되는 증폭기 - 증폭기는 제1 입력 극성 상태 및 제2 입력 극성 상태를 가짐 -, 및 피드백 전류에 기초하여 전류 신호를 출력하도록 구성되는 출력 스테이지 - 출력 스테이지는 제1 출력 극성 상태 및 제2 출력 극성 상태를 가짐 -를 포함할 수 있다. 전압 측정 시스템은 입력 버퍼에 결합되고, 제1 전압 입력에 기초하여 제1 복수의 전류 신호를 수신하고, 제1 복수의 전류 신호를 제1 복수의 디지털 신호로 변환하고, 제2 전압 입력에 기초하여 제2 복수의 전류 신호를 수신하고, 제2 복수의 전류 신호를 제2 복수의 디지털 신호로 변환하도록 구성되는 아날로그-디지털 컨버터(ADC)를 더 포함할 수 있다. 전압 측정 시스템은 ADC 출력에 통신가능하게 결합되고, 증폭기의 입력 오프셋 전압에 대응하는 제1 오프셋을 제거하고, ADC의 입력 오프셋 전류에 대응하는 제2 오프셋을 제거하고, 제1 복수의 디지털 신호에 기초하여 제1 디지털 값을 결정하고, 제2 복수의 디지털 신호에 기초하여 제2 디지털 값을 결정하고, 제1 디지털 값 및 제2 디지털 값에 기초하여 전압 비율을 계산하도록 구성되는 계산 스테이지를 더 포함할 수 있다.
위의 일반적인 설명 및 아래의 상세한 설명 양자는 예시적이고 설명을 위한 것이며, 청구되는 바와 같은 본 발명을 한정하지 않는다.
동일한 참조 번호들이 동일한 특징들을 지시하는 첨부 도면들과 관련하여 이루어지는 아래의 설명을 참조함으로써 본 실시예들 및 그 장점들의 더 완전하고 충분한 이해가 얻어질 수 있다. 도면들에서:
도 1a는 본 발명의 가르침에 따른 전류 모드 버퍼의 개략도를 나타낸다.
도 1b는 본 발명의 가르침에 따른 전류 모드 버퍼의 개략도를 나타낸다.
도 2는 본 발명의 가르침에 따른 저항기 및 서미스터의 저항들을 측정하기 위한 예시적인 방법의 흐름도를 나타낸다.
도 3은 본 발명의 가르침에 따른 온도 측정 시스템을 도시하는 블록도를 나타낸다.
도 4는 본 발명의 가르침에 따른, 온도를 측정하기 위한 예시적인 방법의 흐름도를 나타낸다.
도 5는 본 발명의 가르침에 따른 교정된 온도 측정 시스템을 도시하는 블록도를 나타낸다.
도 6은 본 발명의 가르침에 따른 탐색 맵의 블록도를 나타낸다.
도 7은 본 발명의 가르침에 따른, 온도 측정 시스템을 교정하기 위한 예시적인 방법의 흐름도를 나타낸다.
도 8은, 본 발명의 가르침에 따른 온도를 측정하기 위한 예시적인 방법의 흐름도를 나타낸다.
도 9는 본 발명의 가르침에 따른 전류 모드 버퍼의 개략도를 나타낸다.
도 10은 본 발명의 가르침에 따른 증폭기의 개략도를 나타낸다.
도 11은 본 발명의 가르침에 따른 전압 측정 시스템을 도시하는 블록도를 나타낸다.
도 1a는 본 발명의 가르침에 따른 전류 모드 버퍼(100)의 개략도를 도시한다. 버퍼(100)는 도 3을 참조하여 더 상세히 설명되는 바와 같이 온도 의존 저항의 값을 측정함으로써 온도를 측정하도록 구성될 수 있는 시스템을 위한 입력 스테이지일 수 있다.
버퍼(100)는 공통 모드 전압 기준(VCM), N:1 멀티플렉서들(MUX)(111), 증폭기(120), p형 금속-산화물 반도체 전계 효과 트랜지스터들(PMOS)(130, 132, 134), n형 금속-산화물 반도체 전계 효과 트랜지스터들(NMOS)(140, 142, 144)은 물론 스위치(112)도 포함할 수 있다. 버퍼(100)는 버퍼(100)의 다수의 입력(예로서, VIN1, VIN2) 중 하나에 결합되는 저항을 감지하고, 저항의 값에 기초하여 전류를 출력하도록 구성될 수 있다. 출력 전류는 차동 출력 전류(IOUT +, IOUT -)일 수 있다. 일부 실시예들에서, 출력 전류는 감지된 저항에 역비례하거나, 그에 기초할 수 있다. 버퍼(100)는 그의 입력들 중 하나에 결합되는 임의의 적절한 장치의 저항을 감지하도록 구성될 수 있다. 예를 들어, 버퍼(100)는 서미스터, 저항기, 다이오드, 다이오드-접속된 트랜지스터, 또는 저항 특성을 갖는 임의의 다른 장치의 저항을 감지하도록 구성될 수 있다. 그러한 저항성 장치들은 오프칩 장치들 또는 버퍼(100)와 동일한 반도체 칩 상에 위치하는 온칩 장치들일 수 있다. 본 발명의 목적들을 위해, 서미스터는 저항이 온도에 따라 공지된 방식으로 변하는 임의의 장치일 수 있다. 따라서, 서미스터를 통하는 전류는 서미스터 양단에 소정의 전압이 인가될 때 온도들의 범위에 걸쳐 변할 수 있다. 일부 상용 서미스터들은 케이스 접지될 수 있으며, 따라서 하나의 단자가 접지(GND)에 결합될 수 있다. 따라서, 버퍼(100)의 일부 실시예들은 버퍼(100)의 입력과 GND 사이에 결합되는 장치의 저항을 감지하도록 구성될 수 있다.
전술한 바와 같이, 버퍼(100)는 온도 측정 시스템에 대한 입력 스테이지로서 동작하도록 구성될 수 있다. 일부 실시예들에서, 그러한 온도 측정 시스템은 서미스터(105)의 측정된 저항에 기초하여 온도를 결정하도록 구성될 수 있다. 일부 실시예들에서, 그러한 온도 측정 시스템은 서미스터(105)의 저항 및 기준 저항기(106)의 저항 양자를 포함하는 비율에 기초하여 온도를 결정하도록 구성될 수 있다. 따라서, 버퍼(100)는 상이한 시간들에 상이한 장치들(예로서, 서미스터(105) 및 기준 저항기(106))의 저항을 감지하도록 구성될 수 있다. 예를 들어, 서미스터(105)는 VIN1에 결합될 수 있고, 기준 저항기(106)는 VIN2에 결합될 수 있다. 서미스터(105)의 저항이 감지되고/되거나 측정될 수 있는 제1 기간 동안, MUX(111b)는 VIN1을 증폭기(120)의 입력에 결합할 수 있고, MUX(111a)는 피드백 경로(예로서, PMOS(130)를 포함하는 전류 경로)를 VIN1에 결합할 수 있다. 또한, 기준 저항기(106)의 저항이 감지되고/되거나 측정될 수 있는 제2 기간 동안, MUX(111b)는 VIN2를 증폭기(120)의 입력에 결합할 수 있고, MUX(111a)는 피드백 경로(PMOS(130)를 포함하는 전류 경로)를 VIN2에 결합할 수 있다.
MUX(111a) 및 MUX(111b)는 2:1 멀티플렉서들로서 도시될 수 있지만, MUX(111a) 및 MUX(111b)는 임의의 적절한 "N"개의 입력을 갖는 "N:1" 멀티플렉서들일 수 있다. 따라서, MUX(111a) 및 MUX(111b)는 버퍼(100)에 의해 감지되고/되거나 측정될 임의의 적절한 수의 저항성 장치에 대한 임의의 적절한 수의 입력(예를 들어, 3개, 4개 또는 그 이상)을 수용할 수 있다.
PMOS(130) 및 증폭기(120)는 증폭기(120)에 결합되는 저항에 기초하여 전류를 생성하도록 구성될 수 있다. 전술한 바와 같이, 증폭기(120)의 양의 입력 단자가 MUX(111b)에 의해 VIN1에 결합될 때, PMOS(130)를 포함하는 피드백 경로도 VIN1에 결합될 수 있다. 이때, 증폭기(120)는 VIN1에서의 전압을 기준 전압(예로서, 공통 모드 기준 VCM)과 비교할 수 있다. 이어서, 증폭기(120)의 출력은 피드백 노드(125)를 통해 PMOS(130)를 구동하여, 피드백 전류(IFB)를 생성할 수 있다. 이어서, 피드백 전류는 서미스터(105) 양단에 전압 강하를 생성할 수 있으며, 따라서 VIN1에서의 전압은 VCM의 전압과 동일할 수 있다. VIN1에서의 전압이 VCM의 전압과 동일할 수 있지만, 하나 이상의 비정상(예를 들어, 반도체 장치 미스매치, 처리 에러들, 및/또는 증폭기(120)의 제한된 전압 이득)의 결과일 수 있는 증폭기(120)의 오프셋으로 인해 소정의 오프셋이 존재할 수 있다. 서미스터(105)의 감지 및/또는 측정 동안의 피드백 전류(IFB)는 식 IFB = VIN1/RTH에 의해 표현될 수 있으며, 여기서 RTH는 서미스터(105)의 저항일 수 있다. VIN1에서의 전압이 증폭기(120)에 의해 VCM과 동일하도록 강제될 수 있으므로, 피드백 전류(IFB)는 또한 IFB = VCM/RTH로서 표현될 수 있다. 버퍼(100)는 VIN2에 결합되는 기준 저항기(106)의 저항이 감지되고/되거나 측정될 때 유사한 방식으로 동작할 수 있다. 그러한 측정들에 대해, 피드백 전류(IFB)는 IFB = VCM/RREF로서 표현될 수 있으며, RREF는 기준 저항기(106)의 저항일 수 있다.
MUX(111a) 및 MUX(111b)는 저항을 가질 수 있는, 패스-게이트 트랜지스터들(도시되지 않음)과 같은 컴포넌트들을 포함할 수 있다. 따라서, MUX들(111)을 통해 흐르는 임의의 전류는 전압 강하를 유발할 수 있다. MUX들(111) 내부의 그러한 장치들의 저항은 다양한 파라미터들(예로서, 반도체 프로세스 편차 및/또는 온도)에 의해 영향을 받을 수 있으므로, MUX(111) 양단의 임의의 전압 강하는 변할 수 있다. 그러한 가변 전압 강하들에 의해 유발되는 에러들을 방지하기 위해, 증폭기(120)의 입력들은 어떠한 상당한 양의 전류도 인출하지 않도록 구성될 수 있다. 따라서, 버퍼(100)는 상당한 양의 전류가 MUX(111b)를 통해 흐르지 않는 상태에서 VIN1 및/또는 VIN2에 결합되는 저항을 감지할 수 있다. 따라서, MUX(111b)를 통하는 그러한 전류와 관련된 임의의 전압 강하 및/또는 에러가 방지될 수 있다. 버퍼(100)는 VIN1 및/또는 VIN2로부터 증폭기(120)의 입력으로 어떠한 전류도 인출하지 않고서 VIN1 및/또는 VIN2에 결합되는 저항의 값을 감지하도록 구성될 수 있으므로, 버퍼(100)는 본 명세서에서 "고임피던스 버퍼"로서 지칭될 수 있다.
전술한 바와 같이, 피드백 전류(IFB)의 값은 VIN1 또는 VIN2에 결합되는 저항의 값에 기초할 수 있다. 따라서, IFB와 동일하거나, IFB에 비례하거나, IFB에 기초할 수 있는 전류를 이용하여, VIN1 또는 VIN2에 결합되는 저항의 값을 측정할 수 있다. 일부 실시예들에서, PMOS(132)는 PMOS(130)를 미러링하도록 구성될 수 있으며, 따라서 IFB에 비례할 수 있는 단일 종단 출력 전류(IOUT)를 제공할 수 있다. PMOS(130)와 같이, PMOS(132)는 VDD에 결합되는 소스 및 피드백 노드(125)에 결합되는 게이트를 가질 수 있다.
IOUT를 주어진 IFB에 대한 요구되는 레벨로 스케일링하기 위해, PMOS(132)의 크기는 PMOS(130)의 크기보다 크거나 작을 수 있는 임의의 적절한 크기로 조정될 수 있다. 본 발명의 목적들을 위해, PMOS 또는 NMOS 트랜지스터의 "크기"는 트랜지스터의 폭 대 길이의 비율을 지칭할 수 있다. 일부 실시예들에서, PMOS(132)의 크기는 PMOS(130)의 크기의 2배가 되도록 구성될 수 있으며, 따라서 IOUT의 값은 IFB의 값의 2배일 수 있다. 또한, 일부 실시예들에서, PMOS(132)의 크기는 PMOS(130)의 크기의 절반이 되도록 구성될 수 있으며, 따라서 IOUT의 값은 IFB의 값의 절반일 수 있다. 본 발명의 목적들을 위해, 비율 IOUT 대 IFB는 버퍼(100)의 "이득"으로서 지칭될 수 있다.
일부 실시예들에서, 버퍼(100)의 이득은 동적으로 조정될 수 있다. 예를 들어, PMOS(132)는 조정 가능한 크기를 가질 수 있다. 조정 가능한 크기를 구현하기 위해, PMOS(132)는 PMOS(132)의 동작에 선택적으로 포함될 수 있는 임의의 적절한 수의 개별 PMOS 장치를 포함할 수 있다. 각각의 개별적으로 선택된 PMOS 장치는 PMOS(132)의 전체 크기에 기여할 수 있다. 따라서, 더 많은 개별 PMOS 장치의 선택은 PMOS(132)의 더 큰 유효 크기를 제공할 수 있으며, 더 적은 개별 PMOS 장치의 선택은 PMOS(132)의 더 작은 유효 크기를 제공할 수 있다. 일부 실시예들에서, 그러한 개별 장치들의 선택 및 선택 해제는 각각의 개별 장치의 게이트, 소스 및/또는 드레인 단자들 중 하나 이상을 스위치, 패스-게이트 또는 2개의 단자를 선택적으로 함께 결합하도록 구성되는 임의의 다른 적절한 장치를 통해 PMOS(132)의 각각의 게이트, 소스 및/또는 드레인 단자에 결합함으로써 구현될 수 있다.
버퍼(100)는 IOUT을 양의 출력 노드(154) 또는 음의 출력 노드(152)로 출력하도록 구성될 수 있다. 예를 들어, 버퍼(100)의 출력 스테이지는 스위치(112)를 포함할 수 있다. 제1 극성 상태 동안 스위치(112)는 단일 종단 IOUT을 양의 출력 노드(154)로 라우팅할 수 있고, 제2 극성 상태 동안 스위치(112)는 단일 종단 IOUT을 음의 출력 노드(152)로 라우팅할 수 있다. 버퍼(100)를 포함하는 시스템은 버퍼(100)의 출력의 교대 극성들을 이용하여, 반도체 장치 미스매치, 반도체 처리 결함 또는 다른 타입의 비정상으로 인해 버퍼(100)에 의해 유발되는 오프셋들 및/또는 기타 신호 에러들을 정정할 수 있다. 예를 들어, 버퍼(100)는 예를 들어 서미스터(105)의 제1 측정 동안 증폭기(120)의 입력에서의 양의 오프셋으로 인한 오프셋을 유발할 수 있다. 서미스터(105)의 제1 측정 동안, 단일 종단 IOUT는 양의 출력 단자(154)로 라우팅될 수 있으며, 따라서 오프셋은 양의 오프셋으로서 출력될 수 있다. 이어서, 버퍼(100)의 극성 상태는 스위치(112)의 상태를 교대시킴으로써 교대될 수 있다. 서미스터(105)의 제2 측정 동안, 단일 종단 IOUT는 음의 출력 단자(152)로 라우팅될 수 있다. 제2 측정 동안 유사한 오프셋이 유발될 수 있다. 그러나, IOUT는 음의 출력 단자(152)로 라우팅되므로, 오프셋은 음의 오프셋으로서 출력될 수 있다. 본 발명의 목적들을 위해, 버퍼(100)가 제2 극성 상태에 있는 동안에 저항성 장치(예로서, 서미스터(105))에 기초하는 출력 전류는 버퍼(100)가 제1 극성 상태에 있는 동안에 동일한 저항성 장치에 기초하는 출력 전류에 대해 "상보적인" 것으로 지칭될 수 있다. 도 3을 참조하여 아래에 더 상세히 설명되는 바와 같이, 서미스터(105)의 제1 및 제2 측정들을 나타내는 2개의 출력 전류를 수신하는 시스템은 제1 및 제2 극성 상태들 동안 생성되는 소정의 오프셋들이 제거되도록 2개의 측정을 결합할 수 있다.
일부 실시예들에서, 버퍼(100)는 단일 종단 IOUT를 차동 출력 전류(IOUT +, IOUT -)로 변환하도록 구성될 수 있다. IOUT와 같은 단일 종단 전류 신호를 차동 전류 신호로 변환하기 위해, 버퍼(100)는 IOUT를 2개의 출력 노드(152, 154) 중 하나로 소싱(sourcing)하는 한편, 양 출력 노드(152, 154)로부터의 IOUT의 절반을 싱킹(sinking)하도록 구성될 수 있다. 그러한 소스 및 싱크 전류들은 2개의 출력 노드(152, 154) 중 하나에서의 IOUT의 대략 절반의 양의 전류 및 2개의 출력 노드(152, 154) 중 나머지에서의 IOUT의 대략 절반의 음의 전류를 유발할 수 있다. 따라서, IOUT의 단일 종단 값과 대략 동일할 수 있는 차동 값을 갖는 차동 출력 전류(IOUT +, IOUT -)가 출력 노드들(152, 154)에서 제공될 수 있다.
일부 실시예들에서, 버퍼(100)는 PMOS(134)를 포함할 수 있다. PMOS(132)와 같이, PMOS(134)는 피드백 노드(125)에 결합되는 게이트 및 VDD에 결합되는 소스를 가질 수 있다. PMOS(134)는 PMOS(132)와 매칭되지만, PMOS(132)의 크기의 대략 절반일 수 있는 크기를 갖도록 구성될 수 있다. 따라서, PMOS(134)에 의해 제공되는 전류는 IOUT의 대략 절반일 수 있다. 게다가, NMOS(140), NMOS(142) 및 NMOS(144)는 PMOS(134)의 IOUT의 절반 전류를 미러링하도록 구성될 수 있다. 예를 들어, NMOS(140)는 접지("GND")에 결합되는 소스 및 PMOS(134)의 드레인에 결합되는 드레인을 가질 수 있다. 따라서, NMOS(140)는 게이트 바이어스를 생성할 수 있으며, PMOS(134)에 의해 제공되는 IOUT의 절반 전류를 싱킹할 수 있다. NMOS(142) 및 NMOS(144)는 각각 GND에 결합되는 소스 및 NMOS(140)의 게이트에 결합되는 게이트를 포함할 수 있다. NMOS(142) 및 NMOS(144)는 서로 매칭되도록 구성될 수 있으며, 대략 동일한 크기를 가질 수 있다. 더욱이, NMOS(142) 및 NMOS(144)는 NMOS(140)와 매칭되도록 구성될 수 있으며, NMOS(140)와 대략 동일한 크기를 가질 수 있다. 따라서, NMOS(142) 및 NMOS(144)는 각각 IOUT의 절반과 대략 동일할 수 있는 전류를 싱킹하도록 구성될 수 있다. 따라서, NMOS(142)는 출력 노드(152)로부터 IOUT의 대략 절반의 전류를 싱킹할 수 있으며, NMOS(144)는 출력 노드(154)로부터 IOUT의 대략 절반의 전류를 싱킹할 수 있다. 본 발명의 목적들을 위해, NMOS(142) 및 NMOS(144)는 전류 싱크로서 또는 전류 소스로서 지칭될 수 있다. IOUT를 2개의 출력 노드(152, 154)로 소싱하면서, 또한 양 출력 노드(152, 154)로부터 IOUT의 절반 전류들을 싱킹함으로써 버퍼의 출력의 공통 모드가 설정될 수 있지만, 버퍼(100)의 출력의 공통 모드는 임의의 적절한 방식으로 설정될 수 있다. 예를 들어, IOUT가 2개의 출력 노드(152, 154) 중 하나로부터 싱킹되는 한편, IOUT의 절반 전류들이 2개의 출력 노드(152, 154) 양자로 소싱될 수 있다.
PMOS(134)가 PMOS(132)의 절반 크기를 갖는 결과로서 IOUT를 2등분하는 것을 위에서 설명하였지만, IOUT의 2등분은 임의의 적절한 방식으로 구현될 수 있다. 예를 들어, 일부 실시예들에서, PMOS(134)는 PMOS(132)와 동일한 크기를 가질 수 있으며, 따라서 IOUT와 동일한 전류를 NMOS(140)에 제공할 수 있다. 그러한 실시예들에서, NMOS(142) 및 NMOS(144)는 NMOS(140)의 절반 크기를 가질 수 있다.
일부 실시예들에서, IOUT는 증폭기(120)에 의해 직접 구동되지 않고 IFB로부터 미러링될 수 있다. 도 1b는 본 발명의 가르침에 따른 전류 모드 버퍼(102)의 개략도를 나타낸다. 도 1b에 도시된 바와 같이, 증폭기(120)는 NMOS(135)를 구동하도록 구성될 수 있다. NMOS(135)는 증폭기(120)의 출력에 결합되는 게이트, MUX(111a)에 결합되는 소스 및 PMOS(136)와 같은 다이오드-접속 장치의 게이트 및 드레인에 접속된 드레인을 가질 수 있다. PMOS(136)는 VDD에 결합되는 소스, 및 전술한 바와 같이 함께 그리고 NMOS(135)의 드레인에 결합되는 게이트 및 드레인을 가질 수 있다. PMOS(136)는 피드백 트랜지스터 NMOS(135)와 동일한 전류 경로 내에 있을 수 있으므로, 다이오드-접속 PMOS(136)는 피드백 전류(IFB)로 자기 바이어싱될 수 있다. PMOS(138) 및 PMOS(137)는 각각 PMOS(136)의 게이트에 결합되는 게이트를 가질 수 있으며, 따라서 PMOS(136)를 미러링할 수 있다. 예를 들어, PMOS(138)는 도 1a에서 PMOS(132)가 PMOS(130)를 미러링하는 것과 유사한 방식으로 PMOS(136)를 미러링하여 IOUT를 생성할 수 있다. 또한, PMOS(137)는 도 1a에서 PMOS(134)가 PMOS(130)를 미러링하는 것과 유사한 방식으로 PMOS(136)를 미러링하여 IOUT의 절반을 생성할 수 있다.
전술한 바와 같이, 서미스터(105)와 같은 장치의 2개의 측정 동안 극성들을 교대시키는 버퍼(100)의 능력은 버퍼(100)를 구현하는 시스템이 2개의 측정 동안 발생하는 임의의 오프셋을 효과적으로 제거하는 것을 가능하게 할 수 있다. 버퍼(100)의 아키텍처는 오프셋들이 나중 스테이지에서 제거되는 것을 가능하게 할 수 있으므로, 버퍼(100)는 오프셋에 기여할 수 있는 다양한 파라미터들에 대한 요구들을 완화하도록 설계될 수 있다. 예를 들어, 증폭기(120) 내의 매칭 트랜지스터들(예로서, 차동 쌍 및/또는 전류 미러)의 치수들은 그러한 매칭 트랜지스터들이 실제로 얼마나 밀접하게 매칭되는지에 영향을 줄 수 있다. 통상적으로, 더 작은 치수들(예로서, NMOS 또는 PMOS 장치들에 대한 채널 폭 및 채널 길이)을 갖는 트랜지스터들은 더 큰 치수들을 갖는 트랜지스터들보다 반도체 처리 결함 또는 미스매치에 더 취약할 수 있다. 그러한 반도체 처리 결함 또는 미스매치는 예를 들어 증폭기(120)에 대한 입력을 형성할 수 있는 (명확히 도시되지 않은) 트랜지스터들의 차동 쌍에 영향을 줄 수 있다. 그러한 미스매치의 결과는 증폭기(120)의 입력들에 걸치는 오프셋일 수 있으며, 이는 또한 출력 전류에서의 오프셋을 유발할 수 있다. 그러나, 임의의 미스매치-유도 오프셋은 나중 스테이지에서 제거될 수 있으므로, 증폭기(120) 내의 매칭 트랜지스터들은 명목 치수들을 이용하여 구현될 수 있다. 따라서, 미스매치 및 오프셋을 최소화하기 위해 큰 치수들을 이용하여 구현되는 매칭 트랜지스터들에 비해 상당한 양의 반도체 영역이 절약될 수 있다.
도 2는 본 발명의 가르침에 따른, 저항기 및 서미스터의 저항들을 측정하기 위한 예시적인 방법(200)의 흐름도를 나타낸다.
단계 202에서, 저항기가 버퍼의 증폭기 입력에 결합될 수 있다. 예를 들어, 기준 저항기(106)가 MUX(111b)에 의해 증폭기(120)의 양의 입력에 선택적으로 결합될 수 있으며, 피드백 경로가 MUX(111a)에 의해 기준 저항기(106)에 결합될 수 있다.
단계 204에서, 버퍼가 제1 극성 상태로 설정될 수 있다. 예를 들어, 스위치(112)가 단일 종단 IOUT를 양의 출력 노드(154)로 라우팅하도록 설정될 수 있으며, NMOS(144) 및 NMOS(142) 각각은 양의 출력 노드(154) 및 음의 출력 노드(152) 각각으로부터 IOUT의 절반 전류를 싱킹할 수 있다.
단계 206에서, 저항기에 기초하여 제1 출력 전류가 생성될 수 있다. 예를 들어, 증폭기(120)는 피드백 경로 내의 트랜지스터(예로서, PMOS(130))로 하여금 기준 저항기(106) 양단의 전압을 VCM과 동일하도록 강제하는 데 충분할 수 있는 피드백 전류를 생성하게 하는 전압으로 피드백 노드(125)를 구동할 수 있다. 게다가, PMOS(132)는 PMOS(130)의 피드백 전류를 미러링할 수 있다. 일부 실시예들에서, PMOS(130)로부터의 단일 종단 신호 전류는 단일 종단 출력 전류로서 출력될 수 있다. 일부 실시예들에서, PMOS(132)로부터의 단일 종단 신호 전류는 NMOS(142) 및 NMOS(144)에 의해 형성되는 IOUT의 절반 전류 싱크들에 의해 차동 출력 전류로 변환될 수 있다.
단계 208에서, 버퍼가 제2 극성 상태로 설정될 수 있다. 예를 들어, 스위치(112)가 단일 종단 IOUT를 음의 출력 노드(152)로 라우팅하도록 설정될 수 있으며, NMOS(144) 및 NMOS(142) 각각은 양의 출력 노드(154) 및 음의 출력 노드(152) 각각으로부터 IOUT의 절반 전류를 싱킹할 수 있다.
단계 210에서, 저항기의 저항에 기초하여 제1 상보 출력 전류가 생성될 수 있다. 버퍼(100)의 극성은 단계 210 동안 제2 극성 상태로 설정될 수 있지만, 단계 206의 방식과 유사한 방식으로 버퍼(100)에 의해 기준 저항기(106)에 기초하는 제1 상보 출력 전류가 생성될 수 있다.
단계 212에서, 서미스터가 버퍼의 증폭기 입력에 결합될 수 있다. 예를 들어, 서미스터(105)가 MUX(111b)에 의해 증폭기(120)의 양의 입력에 선택적으로 결합될 수 있으며, 피드백 경로가 MUX(111a)에 의해 서미스터(105)에 결합될 수 있다.
단계 214 내지 220 동안, 서미스터에 기초하는 다수의 출력 전류가 단계 204 내지 210에서 생성되는 저항기에 기초하는 다수의 출력 전류와 유사한 방식으로 생성될 수 있다.
단계 214에서, 버퍼(100)가 단계 204에서 설명된 제1 극성 상태로 재설정될 수 있다.
단계 216에서, 서미스터의 저항에 기초하여 제2 출력 전류가 생성될 수 있다. 예를 들어, 증폭기(120)는 피드백 경로 내의 트랜지스터(예로서, PMOS(130))로 하여금 서미스터(105) 양단의 전압을 VCM과 동일하도록 강제하는 데 충분할 수 있는 피드백 전류를 생성하게 하는 전압으로 피드백 노드(125)를 구동할 수 있다. 게다가, PMOS(132)는 PMOS(130)의 피드백 전류를 미러링할 수 있다. 일부 실시예들에서, PMOS(130)로부터의 단일 종단 신호 전류는 단일 종단 출력 전류로서 출력될 수 있다. 일부 실시예들에서, PMOS(132)로부터의 단일 종단 신호 전류는 NMOS(142) 및 NMOS(144)에 의해 형성되는 IOUT의 절반 전류 싱크들에 의해 차동 출력 전류로 변환될 수 있다.
단계 218에서, 버퍼(100)가 단계 208에서 설명된 제2 극성 상태로 재설정될 수 있다. 버퍼(100)가 제2 극성 상태에 있을 때, 단계 220에서, 서미스터의 저항에 기초하여 제2 상보 출력 전류가 생성될 수 있다. 버퍼(100)의 극성은 단계 220 동안 제2 극성 상태로 설정될 수 있지만, 단계 216에 대해 전술한 것과 유사한 방식으로 버퍼(100)에 의해 제2 상보 출력 전류가 생성될 수도 있다.
도 2는 방법(200)과 관련하여 취해지는 특정 수의 단계들을 개시하지만, 방법(200)은 도 2에 도시된 것들보다 많거나 적은 단계들을 이용하여 실행될 수 있다. 예를 들어, 방법(200)은 단계 202, 206, 212 및 216만을 이용하여 실행될 수 있다. 게다가, 도 2는 방법(200)과 관련하여 취해지는 단계들의 소정 순서를 개시하지만, 방법(200)에 포함된 단계들은 임의의 적절한 순서로 완료될 수 있다. 예를 들어, 단계 212 내지 220은 단계 202 내지 210 전에 수행될 수 있다.
도 3은 본 발명의 가르침에 따른 온도 측정 시스템(300)을 도시하는 블록도를 나타낸다. 온도 측정 시스템(300)은 서미스터(105), 기준 저항기(106), 아날로그 입력 스테이지(305) 및 디지털 계산 스테이지(315)를 포함할 수 있다. 일부 실시예들에서, 아날로그 입력 스테이지(305) 및 디지털 계산 스테이지(315)는 단일 반도체 칩 상에 포함될 수 있으며, 서미스터(105) 및 기준 저항기(106)는 외부 컴포넌트들일 수 있다. 그러한 실시예들에서, 서미스터(105)는 핀(301)을 통해 아날로그 입력 스테이지(305)에 결합될 수 있고, 기준 저항기(106)는 핀(302)을 통해 아날로그 입력 스테이지(305)에 결합될 수 있다.
아날로그 입력 스테이지(305)는 버퍼(100) 및 아날로그-디지털 컨버터(ADC)(310)를 포함할 수 있다. 도 1을 참조하여 전술한 바와 같이, 버퍼(100)는 버퍼(100)에 결합되는 저항의 값에 역비례하거나 그에 기초할 수 있는 차동 전류 신호를 출력하도록 구성될 수 있다. 더욱이, 버퍼(100)는 버퍼(100)의 출력의 극성 상태를 교대시키도록 구성될 수 있다. 예를 들어, 기준 저항기(106)의 제1 측정 동안, 버퍼(100)는 ADC(310)의 양의 입력에 결합될 수 있는 그의 양의 출력 노드(154)로 전류를 출력할 수 있다. 또한, 기준 저항기(106)의 제2 측정 동안, 버퍼(100)는 ADC(310)의 음의 입력에 결합될 수 있는 그의 음의 출력 노드(152)로 전류를 출력할 수 있다. 일부 실시예들에서, 아날로그 입력 스테이지(305)는 버퍼(100)와 다른 저항-전류 컨버터를 포함할 수 있다. 그러한 실시예들에서, 아날로그 출력 스테이지(305)는 스위치(112)가 버퍼(100)의 출력 전류를 교대시키는 것과 유사한 방식으로 ADC(310)의 양의 입력과 ADC(310)의 음의 입력으로의 저항-전류 컨버터의 출력의 라우팅을 교대시킬 수 있는 교대-극성 장치를 포함할 수 있다. 더욱이, 그러한 실시예들에서, 아날로그 입력 스테이지(305)는 ADC(310)에 의해 수신되는 전류 신호의 공통 모드를 설정 및/또는 제어할 수 있는 공통 모드 회로를 포함할 수 있다.
ADC(310)는 아날로그 전류 신호를 디지털 신호로 변환하도록 구성될 수 있는 임의의 적절한 타입의 ADC를 이용하여 구현될 수 있다. 예를 들어, ADC(310)는 차동 전류 신호(IOUT +, IOUT -)의 값을 표현할 수 있는 디지털 비트들의 스트림을 직렬로 출력하도록 구성될 수 있는 시그마-델타 ADC일 수 있다. 시그마-델타 ADC 또는 임의의 다른 적절한 타입의 ADC로서 구현되는 ADC(310)의 실시예들은 적절한 수의 통합 스테이지를 포함할 수 있다. 일부 실시예들에서, 그러한 통합 스테이지들은 연속-시간 적분기(312)를 포함할 수 있다. 하나 이상의 연속 시간 적분기(312)의 연속 시간 동작은 ADC(310)가 저잡음 방식으로 동작하게 할 수 있다. 예를 들어, 연속 시간 적분기(312)는 스위치형 커패시터 적분기보다 훨씬 적은 잡음을 생성할 수 있다. 그러한 저잡음 동작은 ADC(310)가 잡음 감지 회로들(예로서, 무선 송수신기)과 동일한 반도체 칩 상에 배치되게 할 수 있다. 그러한 통합은 다양한 응용들에서 더 많은 회로가 단일 반도체 칩 상에 통합되는 것을 가능하게 함으로써 부품 수 및 관련 비용을 줄일 수 있다.
디지털 계산 스테이지(315)는 ADC(310)로부터 디지털 비트들의 하나 이상의 스트림을 수신 및 처리하고, 온도를 계산하도록 구성되는 디지털 논리를 포함할 수 있다. 디지털 계산 스테이지(315)는 디멀티플렉서(DEMUX)(330), 하나 이상의 데시메이터(340), 하나 이상의 오프셋 제거기(350), 가산기(360), 제산기(370) 및 탐색 맵(380)을 포함할 수 있다. 디지털 계산 스테이지(315)는 임의의 적절한 방식으로 구현되는 논리를 포함할 수 있다. 예를 들어, 디지털 계산 스테이지(315)의 논리는 주문형 집적 회로(ASIC) 내에, 필드 프로그래머블 게이트 어레이(FPGA) 내에, 메모리에 저장되고 다목적 프로세서에 의해 실행되도록 구성되는 프로그램 명령어들 내에 또는 이들의 임의의 적절한 조합 내에 구현될 수 있다.
아래에 더 상세히 설명되는 바와 같이, 디지털 계산 스테이지(315)는 (i) 상이한 시간들에 서미스터(105) 및 기준 저항기(106)의 저항들을 표현하는 ADC(310)로부터의 비트들의 스트림을 멀티비트 디지털 값들(예로서, ITH, IREF)로 변환하고, (ii) 2개의 디지털 값에 기초하여 저항 비율을 계산하고, (iii) 계산된 저항 비율에 기초하여 온도를 결정하도록 구성될 수 있다.
일부 실시예들에서, 디지털 계산 스테이지(315)의 입력은 DEMUX(330)의 입력에 결합될 수 있다. 일부 실시예들에서, DEMUX(330)는 1대4 디멀티플렉서일 수 있으며, 디지털 계산 스테이지(315)의 입력을 한 번에 4개의 데시메이터(340) 중 하나에 결합하도록 구성될 수 있다. 4개의 데시메이터(340a-d) 각각은 4개의 측정(예로서, 측정들(M1 내지 M4)) 중 하나 동안 ADC(310)로부터 디지털 비트들의 스트림을 수신하도록 구성될 수 있다. 예를 들어, DEMUX(330)는 측정(M1)을 데시메이터(340a)로, 측정(M2)을 데시메이터(340b)로, 측정(M3)을 데시메이터(340c)로, 측정(M4)을 데시메이터(340d)로 라우팅할 수 있다. 측정들(M1, M2)은 기준 저항기(106)의 상보적 측정들을 포함할 수 있다. 예를 들어, 측정(M1)은 버퍼(100)가 제1 극성 상태에 있는 동안 기준 저항기(106)의 저항을 감지하는 제1 기간 동안 ADC(310)로부터의 비트들의 스트림을 포함할 수 있다. 게다가, 측정(M2)은 버퍼(100)가 제2 극성 상태에 있는 동안 기준 저항기(106)의 저항을 감지하는 제2 기간 동안 ADC(310)로부터의 비트들의 스트림을 포함할 수 있다. 유사하게, 측정들(M3, M4)은 서미스터(105)에 대한 상보적 측정들을 포함할 수 있다. 예를 들어, 측정(M3)은 버퍼(100)가 제1 극성 상태에 있는 동안 서미스터(104)의 저항을 감지하는 제3 기간 동안 ADC(310)로부터의 비트들의 스트림을 포함할 수 있다. 게다가, 측정(M4)은 버퍼(100)가 제2 극성 상태에 있는 동안 서미스터(105)의 저항을 감지하는 제4 기간 동안 ADC(310)로부터의 비트들의 스트림을 포함할 수 있다.
각각의 데시메이터(340)는 ADC(310)로부터의 디지털 비트들의 스트림을 단일 멀티비트 값으로 변환하도록 구성될 수 있다. 데시메이터(340)는 임의의 적절한 수의 비트들을 직렬로 수신할 수 있으며, 단일 멀티비트 값을 출력할 수 있다. 예를 들어, 데시메이터(340)는 ADC(310)로부터 64개의 연속 비트를 직렬로 수신할 수 있고, 논리 1로 설정된 64개의 입력 비트의 수에 대응하는 단일 멀티비트 값을 출력할 수 있다. 일부 실시예들에서, 논리 1의 수신 시, 데시메이터(340)는 그의 출력 값에 1을 더할 수 있다. 또한, 논리 0의 수신 시, 데시메이터(340)는 그의 출력 값으로부터 1을 뺄 수 있다. 따라서, 64개의 연속 입력 비트에 대해, 데시메이터(340)는 -64의 최소 출력 값 및 +64의 최대 출력 값을 가질 수 있다. 데시메이터(340)의 상기 예는 64개의 연속 입력 비트를 직렬로 수신하는 것을 언급하지만, 데시메이터(340)는 적절한 정확성을 갖는 멀티비트 값을 출력하기 위해 임의의 적절한 수의 비트를 수신하도록 구성될 수 있다. 데시메이터(340)의 비트 크기는 멀티비트 출력의 원하는 분해능 및 원하는 신호 범위를 포함하지만 이에 한정되지 않는 다수의 팩터에 의존할 수 있다. 예를 들어, 데시메이터(340)는 도 1을 참조하여 전술한 바와 같이 버퍼(100)의 이득이 동적으로 증가 또는 감소할 때 포화를 방지할 수 있는 큰 충분한 신호 범위를 제공하기 위해 많은 수의 직렬 수신 비트를 변환하도록 구성될 수 있다. 더욱이, 데시메이터(340)는 임의의 적절한 수의 순차 데시메이터일 수 있다. 예를 들어, 데시메이터(340)는 1차 데시메이터, 4차 데시메이터, 또는 임의의 다른 적절한 수의 순차 데시메이터일 수 있다.
오프셋 제거기(350a)는 측정들(M1, M2)을 표현하는 데시메이터들(340a, 340b)로부터의 멀티비트 값들을 수신하고, 기준 저항기(106)의 측정들 동안 기준 저항기(106)의 전류를 표현할 수 있는 멀티비트 디지털 값(IREF)을 출력하도록 구성될 수 있다. 전술한 바와 같이, 측정(M1)은 제1 극성 설정으로 설정된 버퍼(100)를 이용하여 기준 저항기(106)에 대해 수행되었을 수 있으며, 측정(M2)은 제2 극성 설정으로 설정된 버퍼(100)를 이용하여 기준 저항기(106)에 대해 수행되었을 수 있다. 따라서, 측정(M1) 동안 발생한 오프셋들은 측정(M2) 동안 발생한 등가 오프셋들에 대응할 수 있다. 그러한 등가 오프셋들은 임의의 적절한 기술에 의해 제거될 수 있다. 예를 들어, 식 1 내지 3에 의해 나타나는 바와 같이, 오프셋 제거기(350a)는 오프셋 전류를 제거하기 위해 데시메이터(340a)로부터 수신된 값으로부터 데시메이터(340b)로부터 수신된 값을 뺄 수 있다.
제1 극성 상태의 버퍼(100)를 이용하는 기준 저항기(106)의 전류 모드 측정은 아래와 같이 표현될 수 있다.
Figure 112014050620563-pat00001
여기서, VCM'은 공통 모드 기준 전압 + 버퍼(100) 내의 증폭기(120)의 오프셋이고, RREF는 기준 저항기(106)의 저항이고, IOFF는 ADC(310)의 입력 내에서 또는 입력에서 발생하는 오프셋 전류(예를 들어, NMOS(142)와 NMOS(144)의 미스매치에 의해 유발되는 ADC(310)의 입력 오프셋 전류 및/또는 버퍼(100)의 출력 오프셋 전류)이다. 또한, 제2 극성 상태의 버퍼(100)를 이용하는 기준 저항기(106)의 전류 모드 측정은 아래와 같이 표현될 수 있다.
Figure 112014050620563-pat00002
따라서, M1으로부터 M2를 빼면, 아래의 식을 얻을 수 있다.
Figure 112014050620563-pat00003
후술하는 바와 같이, IREF의 값을 ITH의 값과 더 결합하여, VCM'의 값에서 표현되는 증폭기(120)의 오프셋을 더 제거할 수 있다.
오프셋 제거기(350b)는 오프셋 제거기(350a)와 유사한 방식으로 동작하도록 구성될 수 있다. 오프셋 제거기(350b)는 측정들(M3, M4)을 표현하는 데시메이터들(340c, 340d)로부터의 멀티비트 값들을 수신하고, 서미스터(105)의 측정들 동안 서미스터(105)의 전류를 표현할 수 있는 멀티비트 디지털 값(ITH)을 출력하도록 구성될 수 있다. 전술한 바와 같이, 측정(M3)은 제1 극성 설정으로 설정된 버퍼(100)를 이용하여 서미스터(105)에 대해 수행되었을 수 있으며, 측정(M4)은 제2 극성 설정으로 설정된 버퍼(100)를 이용하여 서미스터(105)에 대해 수행되었을 수 있다. 따라서, 측정(M3) 동안 발생한 오프셋들은 측정(M4) 동안 발생한 등가 오프셋들에 대응할 수 있다. 그러한 등가 오프셋들은 임의의 적절한 기술에 의해 제거될 수 있다. 예를 들어, 식 4 내지 6에 의해 나타나는 바와 같이, 오프셋 제거기(350b)는 오프셋 전류를 제거하기 위해 데시메이터(340c)로부터 수신된 값으로부터 데시메이터(340d)로부터 수신된 값을 뺄 수 있다.
제1 극성 상태의 버퍼(100)를 이용하는 서미스터(105)의 전류 모드 측정은 아래와 같이 표현될 수 있다.
Figure 112014050620563-pat00004
여기서, VCM'은 공통 모드 기준 전압 + 버퍼(100) 내의 증폭기(120)의 오프셋이고, RTH는 서미스터(105)의 저항이고, IOFF는 ADC(310)의 오프셋 전류이다. 또한, 제2 극성 상태의 버퍼(100)를 이용하는 서미스터(105)의 전류 모드 측정은 아래와 같이 표현될 수 있다.
Figure 112014050620563-pat00005
따라서, M3으로부터 M4를 빼면, 아래의 식을 얻을 수 있다.
Figure 112014050620563-pat00006
후술하는 바와 같이, ITH의 값을 IREF의 값과 더 결합하여, VCM'의 값에서 표현되는 증폭기(120)의 오프셋을 더 제거할 수 있다.
ITH 및 IREF가 결정된 후, ITH 및 IREF는 소정 비율로 결합될 수 있다. 식 8 및 9에 나타나는 바와 같이, 그러한 전류 비율은 기준 저항기(106) 및 서미스터(105)의 각각의 저항을 포함하는 저항 비율과 등가일 수 있다. 예를 들어, 가산기(360)는 ITH와 IREF를 더할 수 있다. 이어서, 제산기(370)는 IREF를 가산(360)의 출력(즉, ITH와 IREF의 합)으로 나눌 수 있다. IREF 및 ITH의 값들 대신에 식 3 및 식 6을 사용하면 다음 식이 얻어진다.
Figure 112014050620563-pat00007
그러한 비율에서, 2의 계수 및 (버퍼(100) 내의 증폭기(120)의 오프셋을 포함하는) VCM'의 값이 제거되어, 아래의 식이 얻어질 수 있다.
Figure 112014050620563-pat00008
식 8의 분자와 분모에 RREF*RTH를 곱하면, 식 8 내의 전류 비율은 아래의 저항 비율과 등가일 수 있다.
Figure 112014050620563-pat00009
여기서, Γ는 저항 비율을 나타내고, RREF는 기준 저항기(106)의 저항을 나타내고, RTH는 서미스터(105)의 저항을 나타낸다.
기준 저항기(106)는 예를 들어 섭씨 85도 내지 섭씨 -30도의 온도 범위에 걸쳐 대략 동일한 저항 값을 가질 수 있는 개별 오프칩 컴포넌트일 수 있다. 한편, 서미스터(105)는 그러한 온도 범위에 걸쳐 설계에 따라 변할 수 있는 저항을 가질 수 있다. 따라서, 저항 비율의 값은 온도 범위에 걸쳐 온도의 함수로서 변할 수 있다. 탐색 맵(380)은 제산기(370)로부터 저항 비율을 수신하고, 저항 비율에 기초하여 온도 값을 출력하도록 구성될 수 있다. 일부 실시예들에서, 탐색 맵(380)은 온도 범위에 걸치는 잠재적 저항 비율들 및 대응하는 온도 값들의 테이블을 포함하는 비휘발성 메모리를 포함할 수 있다. 그러한 실시예들에서, 탐색 맵(380)은 제산기(370)로부터 저항 비율을 수신하고, 테이블 내에서 가장 가까운 저항 비율 엔트리를 결정하고, 테이블 내의 가장 가까운 저항 비율에 대응하는 온도를 출력할 수 있다. 그러한 실시예들에 대한 온도 출력의 분해능은 그러한 저항 비율 값들의 테이블 내의 잠재적 저항 비율 값들의 수에 의존할 수 있다. 예를 들어, 탐색 맵(380)은 섭씨 85도 내지 섭씨 -30도의 잠재적 범위에 걸쳐 섭씨 1도의 분해능을 제공하기 위해 116개의 엔트리를 갖는 테이블을 포함할 수 있다.
일부 실시예들에서, 탐색 맵(380)은 둘 이상의 테이블 엔트리에 기초하여 온도 값을 보간하도록 구성될 수 있다. 예를 들어, 저항 비율 입력이 2개의 테이블 엔트리의 저항 비율들 사이의 중간인 경우, 탐색 맵(380)은 2개의 테이블 엔트리에 대한 대응하는 온도 출력 값들 사이의 중간일 수 있는 온도를 계산할 수 있다. 일부 실시예들에서, 탐색 맵(380)은 저항 비율들 및 대응하는 온도 값들의 테이블 대신에 알고리즘을 포함할 수 있다. 그러한 실시예들에서, 탐색 맵(380)은 저항 비율 및 온도 알고리즘에 기초하여 온도 출력을 계산할 수 있다. 탐색 맵(380) 내의 테이블에 저장된 저항 비율 및 온도 값들 및/또는 탐색 맵(380)의 알고리즘에서 사용되는 임의의 파라미터들은 서미스터(105) 및/또는 기준 저항기(106)에 대한 공지 특성들에 기초할 수 있다.
온도 측정 시스템(300)은 주어진 응용에 대해 임의의 적절한 온도 범위에 걸쳐 온도들을 측정하고 출력하도록 구성될 수 있다. 예를 들어, 소비자 전자 응용들에서, 온도 측정 시스템(300)은 섭씨 85도 내지 -30도의 온도 값들을 측정하고 출력하도록 구성될 수 있다. 다른 예로서, 자동차 응용들에서, 온도 측정 시스템(300)은 섭씨 140도 내지 -85도의 온도 값들을 측정하고 출력하도록 구성될 수 있다.
최종 온도 측정은 RTH 및 RREF를 포함하는 비율에 기초할 수 있으므로, 최종 온도 측정의 정확성은 RTH 또는 RREF 각각의 정확성이 아니라 RREF와 비교되는 RTH의 상대적인 값에 의존할 수 있다. ADC(310) 및 데시메이터들(340)에 대한 다양한 설계 파라미터들(예로서, 시그마-델타 동작의 사이클들의 수, ADC(310)의 이득 및 데시메이션의 차수)은 RTH 및 RREF의 각각의 정확성에 동일한 영향을 줄 수 있다. 따라서, 그러한 설계 파라미터들은 RTH 및/또는 RREF의 측정에 개별적으로 영향을 줄 수 있지만, 그러한 설계 파라미터들은 RTH 및 RREF를 포함하는 저항 비율에는 무시 가능한 영향만을 줄 수 있다. 따라서, 온도 측정 시스템(300)은 ADC(310)의 이득을 조절하고/하거나 ADC(310) 및 데시메이터들(340)에 대한 정규화를 수행하지 않고도 높은 정확도를 얻을 수 있다.
유사한 이유들로 인해, 온도 측정 시스템(300)은 버퍼(100)에서의 이득 에러에 의해 유발되는 에러들을 방지할 수 있다. 예를 들어, 반도체 장치 미스매치가 버퍼(100)의 이득을 설계된 것보다 85% 더 크게 하는 경우, 동일한 85% 에러가 기준 저항기(106)에 대한 측정들(M1, M2) 각각 및 서미스터(105)에 대한 측정들(M3, M4) 각각에 의해 유발될 수 있다. 그러한 상황들에서, RTH 및 RREF 양자는 5% 에러를 포함할 수 있다. 그러나, 5% 에러는 RTH 및 RREF에 동일하게 영향을 줄 수 있으므로, 그러한 에러는 RTH 및 RREF를 포함하는 저항 비율로부터 제거될 수 있다. 따라서, 온도 측정 출력은 버퍼(100)의 이득 에러에 의해 영향을 받지 않을 수 있다.
온도 측정 시스템(300)의 아키텍처는 버퍼(100) 및/또는 ADC(310)에서의 잠재적 이득 에러들이 제거되게 할 수 있으므로, 버퍼(100) 및/또는 ADC(310)는 그러한 이득 에러들에 기여할 수 있는 다양한 파라미터들에 대한 요구들을 완화하도록 설계될 수 있다. 예를 들어, 도 1을 참조하여 전술한 바와 같이, 버퍼(100)의 이득은 PMOS(130)의 크기와 비교되는 PMOS(132)의 크기에 의해 영향을 받을 수 있다. PMOS(130) 및 PMOS(132)의 크기들의 비율은 예를 들어 다양한 반도체 처리 결함 또는 미스매치에 의해 영향을 받을 수 있다. 더 작은 치수들(예로서, NMOS 또는 PMOS 장치들에 대한 채널 폭 및 채널 길이)을 갖는 트랜지스터들은 더 큰 치수들을 갖는 트랜지스터들보다 반도체 처리 결함 및/또는 미스매치에 더 취약할 수 있다. 그러나, 임의의 미스매치-유도 이득 에러는 나중 스테이지에서 제거될 수 있으므로, PMOS(130) 및 PMOS(132)는 명목 치수들을 갖도록 구성될 수 있다. 따라서, 상당한 양의 반도체 영역이 절약될 수 있다.
저항 비율은 위에서 Γ = RTH/(RTH + RREF)로서 설명될 수 있지만, 디지털 계산 스테이지(315)는 RTH 및 RREF를 포함하는 임의의 적절한 비율을 구현하도록 구성될 수 있다. 예를 들어, DEMUX(330)는 측정들(M1, M2)을 데시메이터들 (340c, 304d)로 각각 라우팅하고, 측정들(M3, M4)을 데시메이터들(340a, 340b)로 각각 라우팅하도록 구성될 수 있다. 그러한 실시예들에서, 가산기(360) 및 제산기(370)는 RTH/(RTH + RREF)가 아니라 RREF/(RREF + RTH)의 저항 비율을 계산하도록 결합될 수 있다. 일부 실시예들에서, 가산기(360)의 기능은 우회될 수 있으며, RREF/RTH 또는 RTH/RREF의 비율이 이용될 수 있다.
도 4는 본 발명의 가르침에 따른, 온도를 측정하기 위한 예시적인 방법(400)의 흐름도를 나타낸다. 단계 402에서, 저항기의 저항에 기초하는 제1 전류 신호가 생성될 수 있다. 예를 들어, 버퍼(100)는 기준 저항기(106)에 기초할 수 있는 차동 출력 전류를 생성할 수 있다. 일부 실시예들에서, 버퍼(100)는 단계 402 동안 제1 극성 상태로 설정될 수 있다. 단계 404에서, 제1 전류 신호가 제1 디지털 신호로 변환될 수 있다. 예를 들어, ADC(310)는 시그마-델타 ADC일 수 있으며, 버퍼(100)로부터의 차동 출력 전류를 디지털 비트들의 스트림으로 변환할 수 있다.
단계 406에서, 저항기의 저항에 기초하는 제1 상보 전류 신호가 생성될 수 있다. 예를 들어, 버퍼(100)의 극성은 제1 극성 상태로부터 제2 극성 상태로 변경될 수 있으며, 버퍼(100)는 기준 저항기(106)에 기초할 수 있는 차동 출력 전류를 생성할 수 있다. 따라서, 단계 402 동안 발생한 오프셋 전류(예로서, IOFF)는 단계 406 동안 등가 오프셋에 의해 매칭될 수 있다. 단계 408에서, 제1 상보 전류 신호가 제1 상보 디지털 신호로 변환될 수 있다. 예를 들어, ADC(310)는 시그마-델타 ADC일 수 있으며, 버퍼(100)로부터의 차동 출력 전류를 디지털 비트들의 스트림으로 변환할 수 있다.
단계 412에서, 서미스터의 저항에 기초하는 제2 전류 신호가 생성될 수 있다. 예를 들어, 버퍼(100)는 서미스터(105)에 기초할 수 있는 차동 출력 전류를 생성할 수 있다. 일부 실시예들에서, 버퍼(100)는 단계 412 동안 제1 극성 상태에 있을 수 있다. 단계 414에서, 제2 전류 신호가 제2 디지털 신호로 변환될 수 있다. 예를 들어, ADC(310)는 시그마-델타 ADC일 수 있으며, 버퍼(100)로부터의 차동 출력 전류를 디지털 비트들의 스트림으로 변환할 수 있다.
단계 416에서, 서미스터의 저항에 기초하는 제2 상보 전류 신호가 생성될 수 있다. 예를 들어, 버퍼(100)의 극성이 제1 극성 상태로부터 제2 극성 상태로 변경될 수 있으며, 버퍼(100)는 서미스터(105)에 기초할 수 있는 차동 출력 전류를 생성할 수 있다. 따라서, 단계 412 동안 발생한 오프셋 전류(예로서, IOFF)는 단계 416 동안 등가 오프셋에 의해 매칭될 수 있다. 단계 418에서, 제2 상보 전류 신호가 제2 상보 디지털 신호로 변환될 수 있다. 예를 들어, ADC(310)는 시그마-델타 ADC일 수 있으며, 버퍼(100)로부터의 차동 출력 전류를 디지털 비트들의 스트림으로 변환할 수 있다.
단계 420에서, 저항기의 저항에 대응하는 제1 디지털 값이 결정될 수 있다. 일부 실시예들에서, 제1 디지털 값은 제1 디지털 신호 및 제1 상보 디지털 신호에 기초할 수 있다. 예를 들어, DEMUX(330)는 제1 디지털 신호(예로서, 단계 404 동안 ADC(310)에 의해 생성된 비트들의 스트림)를 데시메이터(340a)로 라우팅할 수 있다. 유사하게, DEMUX(330)는 제1 상보 디지털 신호(예로서, 단계 408 동안 ADC(310)에 의해 생성된 비트들의 스트림)를 데시메이터(340b)로 라우팅할 수 있다. 데시메이터들(340a, 340b)은 그들의 각각 수신된 디지털 신호들을 멀티비트 값들로 변환할 수 있으며, 그러한 멀티비트 값들을 오프셋 제거기(350a)로 전송할 수 있다. 오프셋 제거기(350a)는 데시메이터(340a)의 출력으로부터 데시메이터(340b)의 출력을 감산하고, 기준 저항기(106)의 저항에 의존할 수 있는 디지털 값(IREF)을 출력할 수 있다.
단계 422에서, 서미스터의 저항에 대응하는 제2 디지털 값이 결정될 수 있다. 일부 실시예들에서, 제2 디지털 값은 제2 디지털 신호 및 제2 상보 디지털 신호에 기초할 수 있다. 예를 들어, DEMUX(330)는 제2 디지털 신호(예로서, 단계 414 동안 ADC(310)에 의해 생성된 비트들의 스트림)를 데시메이터(340c)로 라우팅할 수 있다. 유사하게, DEMUX(330)는 제2 상보 디지털 신호(예로서, 단계 418 동안 ADC(310)에 의해 생성된 비트들의 스트림)를 데시메이터(340d)로 라우팅할 수 있다. 데시메이터들(340c, 340d)은 그들의 각각 수신된 디지털 신호들을 멀티비트 값들로 변환할 수 있으며, 그러한 멀티비트 값들을 오프셋 제거기(350b)로 전송할 수 있다. 오프셋 제거기(350b)는 데시메이터(340c)의 출력으로부터 데시메이터(340d)의 출력을 감산하고, 서미스터(105)의 저항에 의존할 수 있는 디지털 값(ITH)을 출력할 수 있다.
단계 424에서, 제1 디지털 값 및 제2 디지털 값에 기초하여 저항 비율이 계산될 수 있다. 예를 들어, 가산기(360) 및 제산기(370)는 제1 디지털 값(예로서, IREF)을 제1 디지털 값(예로서, IREF)과 제2 디지털 값(예로서, ITH)의 합으로 나누도록 결합될 수 있다. 위의 식 8 및 9에 나타난 바와 같이, IREF/(IREF+ITH)와 같은 비율은 RTH/(RTH+RREF)와 같은 저항 비율과 등가일 수 있다.
단계 426에서, 저항 비율에 기초하여 온도 출력 값이 결정될 수 있다. 예를 들어, 탐색 맵(380)은 잠재적 저항 비율들 및 대응하는 온도 출력 값들의 테이블을 포함할 수 있다. 단계 424로부터의 저항 비율은 테이블에서 가장 가까운 저항 비율 엔트리를 탐색하는 데 사용될 수 있으며, 대응하는 온도 출력 값이 반환될 수 있다.
도 4는 방법(400)과 관련하여 취해지는 특정 수의 단계들을 개시하지만, 방법(400)은 도 4에 도시된 것들보다 많거나 적은 단계들을 이용하여 실행될 수 있다. 예를 들어, 방법(400)은 단계 406, 408, 416 및 418 없이 실행될 수 있다. 게다가, 도 4는 방법(400)과 관련하여 취해지는 단계들의 소정 순서를 개시하지만, 방법(400)에 포함된 단계들은 임의의 적절한 순서로 완료될 수 있다. 예를 들어, 단계 402와 단계 404는 동시에 발생할 수 있다.
도 5는 본 발명의 가르침에 따른 교정된 온도 측정 시스템(500)을 도시하는 블록도를 나타낸다. 온도 측정 시스템(500)은 온도 측정 시스템(300)과 비교할 때 유사한 컴포넌트들을 포함할 수 있으며, 유사한 측정들을 수행할 수 있다. 온도 측정 시스템(500)은 온칩 기준 저항기(예로서 기준 저항기(506))의 특성화 및 그러한 온칩 기준 저항기를 사용할 수 있는 온도 측정들의 교정을 제공할 수 있는 추가적인 컴포넌트들도 포함할 수 있다.
일부 실시예들에서, 기준 저항기(506)는 아날로그 입력 스테이지(505) 및 디지털 계산 스테이지(515)와 동일한 반도체 칩 상에 위치하는 온칩 저항기일 수 있다. 예를 들어, 기준 저항기는 반도체 칩 상에 위치하는 폴리실리콘 구조를 포함할 수 있으며, "폴리실리콘 저항기" 또는 "폴리 저항기"로서 지칭될 수 있다. 기준 저항기(506)와 같은 폴리 저항기들의 값은 반도체 프로세스 편차에 기초하여 설계 저항 값으로부터 벗어날 수 있다. 예를 들어, 폴리 저항기의 값은 반도체 프로세스 편차로 인해 플러스 또는 마이너스 10 퍼센트까지 변할 수 있다. 그러한 변화는 주어진 반도체 프로세스의 파라미터들에 다소 의존할 수 있다.
기준 저항기(506)의 잠재적 변화를 해결하기 위하여, 온도 측정 시스템(500)은 기준 저항기(506)를 특성화하고, 또한 기준 저항기(506)에 부분적으로 기초할 수 있는 온도 측정들을 교정하도록 구성될 수 있다. 예를 들어, 온도 측정 시스템(500)이 최종 제품 내에 구현되기 전에, 기준 저항기(506)의 저항이 테스트 환경에서 매우 정확한 테스트 저항기(507)의 저항과 비교될 수 있다. 일부 실시예들에서, 테스트 저항기(507)는 기준 저항기(506)의 원하는 저항과 동일한 저항을 갖도록 구성될 수 있다. 아래에 더 상세히 설명되는 바와 같이, 테스트 저항기(507)의 저항(예를 들어, 기준 저항기(506)의 이상적인 저항)과 비교되는 기준 저항기(506)의 저항의 특성화는 교정 모듈(585) 내에 저장될 수 있다. 이어서, 기준 저항기(506)의 특성화는 온도 측정 시스템(500)을 포함하는 최종 제품에서 기준 저항기(506) 및 서미스터(105)에 기초하여 수행될 수 있는 임의의 온도 측정들을 조정하는 데 사용될 수 있다.
온도 측정 시스템(500)은 아날로그 입력 스테이지(505)를 포함할 수 있다. 아날로그 입력 스테이지(305)와 같이, 아날로그 입력 스테이지(505)는 버퍼(100) 및 ADC(310)를 포함할 수 있다. 기준 저항기(506)는 아날로그 입력 스테이지(505) 내의 온칩 장치일 수 있으므로, 기준 저항기(506)는 핀의 사용 없이 버퍼(100)의 내부 멀티플렉서들에 직접 결합될 수 있다. 온도 측정들 동안, 서미스터(105)는 핀(502)에 결합될 수 있다. 그러나, 기준 저항기(506)의 특성화 동안, 테스트 저항기(507)는 서미스터(105) 대신에 핀(502)에 결합될 수 있다. 핀(502)에 대한 테스트 저항기(507)의 결합은 예를 들어 온도 측정 시스템(500)이 서미스터(105)를 갖는 최종 제품 내에 포함되기 전에 테스트 환경에서 발생할 수 있다.
테스트 저항기(507)가 핀(502)에 결합된 상태에서, 아날로그 입력 스테이지(505)는 아날로그 입력 스테이지(305)에 대해 전술한 것과 유사한 방식으로 일련의 측정들을 수행할 수 있다. 더욱이, DEMUX(330), 데시메이터들(340a-d) 및 오프셋 제거기들(350a-b)은 디지털 계산 스테이지(315)에 대해 전술한 것과 유사한 방식으로 그러한 측정들을 멀티비트 값들(IREF, ITEST)로 변환할 수 있다.
예를 들어, 4개의 데시메이터(340a-d) 각각은 4개의 측정(예로서, 측정들(M1 내지 M4)) 중 하나 동안 ADC(310)로부터 디지털 비트들의 스트림을 수신하도록 구성될 수 있다. DEMUX(330)는 측정(M1)을 데시메이터(340a)로, 측정(M2)을 데시메이터(340b)로, 측정(M3)을 데시메이터(340c)로, 측정(M4)을 데시메이터(340d)로 라우팅할 수 있다. 측정들(M1, M2)은 기준 저항기(506)의 상반되는 측정들을 포함할 수 있다. 측정(M1)은 기준 저항기(506)가 제1 극성 설정으로 설정된 버퍼(100)를 이용하여 측정될 수 있는 제1 기간 동안 ADC(310)로부터의 비트들의 스트림을 포함할 수 있다. 게다가, 측정(M2)은 기준 저항기(506)가 제2 극성 설정으로 설정된 버퍼(100)를 이용하여 측정될 수 있는 제2 기간 동안 ADC(310)로부터의 비트들의 스트림을 포함할 수 있다. 유사하게, 측정들(M3, M4)은 테스트 저항기(507)에 대한 상반되는 측정들을 포함할 수 있다. 예를 들어, 측정(M3)은 테스트 저항기(507)가 제1 극성 설정으로 설정된 버퍼(100)를 이용하여 측정될 수 있는 제3 기간 동안 ADC(310)로부터의 비트들의 스트림을 포함할 수 있다. 게다가, 측정(M4)은 테스트 저항기(507)가 제2 극성 설정으로 설정된 버퍼(100)를 이용하여 측정될 수 있는 제4 기간 동안 ADC(310)로부터의 비트들의 스트림을 포함할 수 있다.
이어서, 오프셋 제거기(350a)는 데시메이터들(340a, 340b)의 출력들을 결합할 수 있고, 기준 저항기(506)의 저항에 대응할 수 있는 멀티비트 값(IREF)을 출력할 수 있다. 또한 오프셋 제거기(350b)는 데시메이터들(340c, 340d)의 출력들을 결합할 수 있고, 테스트 저항기(507)의 저항에 대응할 수 있는 멀티비트 값(ITEST)을 출력할 수 있다. 특성화 동안, 가산기(360)의 기능은 우회될 수 있다. 예를 들어, ITEST는 경로(565)를 통해 제산기(570)로 직접 라우팅될 수 있다. IREF도 제산기(570)로 라우팅될 수 있다. ITEST 및 IREF는 테스트 저항기(507) 및 기준 저항기(506)의 각각의 저항에 역비례할 수 있으므로, ITEST/IREF와 같은 전류 비율은 RREF/RTEST와 같은 저항 비율과 등가일 수 있다.
일부 실시예들에서, 테스트 저항기(507)는 기준 저항기(506)의 설계된 이상적인 저항과 대략 동일할 수 있는 매우 정확한 저항을 가질 수 있다. 따라서, 제산기(570)는 기준 저항기(506)의 실제 저항(예로서, RREF)과 기준 저항기(506)에 대한 이상적인 저항(예로서, RTEST) 사이의 특성화 비율을 계산할 수 있다. 그러한 특성화 비율은 γ = RREF/RTEST로서 표현될 수 있다. 이어서, 저항기 특성화 정보는 메모리 내에 저장될 수 있다. 예를 들어, RREF를 RTEST로 나눈 비율은 교정 모듈(585) 내에 저장될 수 있다. 일부 실시예들에서, 저항 비율을 교정하는 데 사용되는 데이터가 특성화 비율에 더하여 또는 그 대신에 교정 모듈(585) 내에 저장될 수 있다. 그러한 실시예들에서, 저장된 특성화 정보는 나중에(예로서, 온도 측정 동안) 특성화 비율을 교정하는 데 사용될 수 있다. 교정 모듈(585)은 임의 타입의 비휘발성 메모리를 포함할 수 있다. 예를 들어, 교정 모듈(585)은 물리적으로 번인(burn in)될 수 있는 복수의 디지털 퓨즈를 포함할 수 있다. 일부 실시예들에서, 교정 모듈(585)은 전자적으로 프로그래밍될 수 있는 복수의 EEPROM 비트를 포함할 수 있다. 따라서, RREF를 RTEST로 나눈 비율은 후속 온도 측정들 동안 탐색 맵(580)에 제공될 수 있다.
특성화의 수행 후에, 테스트 저항기(507)가 핀(502)으로부터 분리될 수 있고, 서미스터(105)가 핀(502)에 결합될 수 있다. 이어서, 온도 측정 시스템(500)은 서미스터(105) 및 기준 저항기(106)에 대해 도 3을 참조하여 전술한 것과 유사한 방식으로 기준 저항기(506) 및 서미스터(105)의 측정들을 수행할 수 있다. 예를 들어, 아날로그 입력 스테이지(505)는 기준 저항기(506)에 대해 버퍼(100)의 상반되는 극성들을 이용하여 2개의 측정을 수행할 수 있고, 서미스터(105)에 대해 버퍼(100)의 상반되는 극성들을 이용하여 2개의 측정을 수행할 수 있다. 이어서, DEMUX(330), 데시메이터들(340a-d) 및 오프셋 제거기들(350a-b)은 그러한 측정들을 서미스터(105)의 저항(예로서, ITH)에 대응하는 멀티비트 디지털 값 및 기준 저항기(506)의 저항(예로서, IREF)에 대응하는 멀티비트 디지털 값으로 변환할 수 있다. 이어서, 식 8 및 9를 참조하는 위의 설명과 유사하게, 가산기(350) 및 제산기(370)는 아래의 식에 의해 표현될 수 있는 저항 비율을 계산하기 위해 결합될 수 있다.
Figure 112014050620563-pat00010
여기서, Γactual은 계산된 실제 저항 비율일 수 있고, RREF는 기준 저항기(506)의 실제 저항을 나타낼 수 있으며, RTH는 서미스터(105)의 저항을 나타낼 수 있다. 이어서, 실제 저항 비율(Γactual)은 탐색 맵(580)에 제공될 수 있다.
도 6은 본 발명의 가르침에 따른 탐색 맵(580)의 블록도를 나타낸다. 탐색 맵(380)과 유사하게, 탐색 맵(580)은 서미스터(105)의 공지된 특성들에 기초할 수 있는 저항 비율 엔트리들 및 대응하는 온도 값들을 포함할 수 있는 테이블(582)을 포함할 수 있다. 테이블(582) 내의 저항 비율 엔트리들 및 온도 값들은 기준 저항기(506)의 실제 저항을 변경했을 수 있는 어떠한 프로세스 편차도 해결하지 못할 수 있는 기준 저항기(506)의 이상적인 설계 저항에도 기초할 수 있다. 따라서, 테이블(582) 내의 저항 비율 엔트리들은 이상적인 저항 비율들(Γideal로서 지칭될 수 있다. 탐색 맵(580)은 (i) 이상적인 저항 비율(Γideal) 및 (ii) 저항기 특성화 비율(γ)에 기초하여 실제 저항 비율들(Γactual)을 계산하도록 구성될 수 있는 저항 비율 컨버터(584)도 포함할 수 있다.
아래의 일련의 식들에 의해 지시되는 바와 같이, Γactual은 Γideal 및 γ의 함수로서 결정될 수 있다.
Figure 112014050620563-pat00011
식 11은 다음과 같이 고칠 수 있다.
Figure 112014050620563-pat00012
실제 저항들의 비율에 대해 풀면 아래의 식을 얻을 수 있다.
Figure 112014050620563-pat00013
RREF에 대한 이상적인 저항은 RTEST의 저항일 수 있으므로, 이상적인 저항 비율은 아래와 같이 식 13과 유사한 방식으로 표현될 수 있다.
Figure 112014050620563-pat00014
식 14의 양변에 (1/γ)를 곱하여 다음 식을 얻을 수 있다.
Figure 112014050620563-pat00015
RREF=γ*RTEST를 식 14에 대입하여 다음 식을 얻을 수 있다.
Figure 112014050620563-pat00016
그리고, 식 16을 식 12에 대입하여, Γideal 및 γ의 함수인 Γactual에 대한 아래의 식을 얻을 수 있다.
Figure 112014050620563-pat00017
일부 실시예들에서, 저항 비율 컨버터(584)는 테이블(582) 내의 모든 엔트리에 대해 Γactual의 값을 계산할 수 있다. 따라서, 교정된 테이블(586)은 테이블(582) 내에 포함될 수 있는 각각의 온도 값에 대한 Γactual 값 및 대응하는 온도 값을 포함할 수 있다. 탐색 맵(580)이 제산기(570)로부터 저항 비율을 수신할 때, 탐색 맵(580)은 교정된 테이블(586) 내에서 가장 가까운 Γactual 엔트리를 결정할 수 있으며, 대응하는 온도 출력 값을 반환할 수 있다. 온도 측정의 분해능은 교정된 테이블(586) 내의 Γactual 값들의 수에 의존할 수 있다. 예를 들어, 교정된 테이블(586)은 섭씨 85도 내지 섭씨 -30도의 범위에 걸쳐 섭씨 1도의 분해능을 제공하기 위해 116개의 엔트리를 포함할 수 있다.
일부 실시예들에서, 탐색 맵(580)은 교정된 테이블(586) 내의 둘 이상의 엔트리에 기초하여 온도 값을 보간하도록 구성될 수 있다. 예를 들어, 저항 비율 입력이 테이블(586) 내의 2개의 Γactual 값 사이의 중간인 경우, 탐색 맵(580)은 2개의 테이블 엔트리에 대한 대응하는 온도 값들 사이의 중간일 수 있는 온도를 계산하고 출력할 수 있다. 일부 실시예들에서, 탐색 맵(580)은 저항 비율들 및 대응하는 온도 값들의 테이블 대신에 알고리즘을 포함할 수 있다. 그러한 실시예들에서, 탐색 맵(380)은 실제 저항 비율, 저항기 특성화 비율 및 서미스터(105)의 공지된 특성들에 기초하여 온도 출력을 계산할 수 있다.
온칩 기준 저항기(506)의 특성화 및 기준 저항기(506)에 기초할 수 있는 온도 측정들의 교정은 임의의 기준 저항기 에러들이 최소화되고 비용들이 감소되게 할 수 있다. 예를 들어, 1퍼센트의 정확도를 갖는 외부 기준 저항기의 금융 비용은 아날로그 입력 스테이지(505) 및/또는 디지털 계산 스테이지(515)와 동일한 칩 상에 기준 저항기(506)를 통합하는 데 사용되는 증가된 반도체 공간의 금융 비용들보다 훨씬 클 수 있다. 더욱이, 기준 저항기(506)에 대한 특성화 정보를 이용하여 온도 측정들을 교정하는 것은 예를 들어 1퍼센트 오프칩 기준 저항기를 이용하여 가능한 것보다 높은 정확도(예로서, 0.1%)를 달성할 수 있다. 게다가, 기준 저항기(506)의 온칩 통합은 온도 측정 시스템을 포함하는 소정의 응용에 필요한 핀들의 수를 줄일 수 있다. 따라서, 반도체 패키지 비용이 감소할 수 있고, 온도 측정 시스템(500)을 포함하는 응용에 대한 인쇄 회로 보드 레이아웃의 복잡성이 감소할 수 있다.
도 7은 본 발명의 가르침에 따른 온도 측정 시스템(500)을 교정하기 위한 예시적인 방법(700)의 흐름도를 도시한다.
단계 702에서, 기준 저항기의 저항에 기초하는 제1 전류 신호가 생성될 수 있다. 예를 들어, 버퍼(100)는 기준 저항기(506)에 기초할 수 있는 차동 출력 전류를 생성할 수 있다. 일부 실시예들에서, 버퍼(100)는 단계 702 동안 제1 극성 상태에 있을 수 있다. 단계 704에서, 제1 전류 신호가 제1 디지털 신호로 변환될 수 있다. 예를 들어, ADC(310)는 시그마-델타 ADC일 수 있으며, 버퍼(100)로부터의 차동 출력 전류를 디지털 비트들의 스트림으로 변환할 수 있다.
단계 706에서, 기준 저항기의 저항에 기초하는 제1 상보 전류 신호가 생성될 수 있다. 예를 들어, 버퍼(100)의 극성이 제1 극성 상태로부터 제2 극성 상태로 변경될 수 있으며, 버퍼(100)가 기준 저항기(506)에 기초할 수 있는 차동 출력 전류를 생성할 수 있다. 따라서, 단계 702 동안 발생한 오프셋 전류(예로서, IOFF)는 단계 706 동안 등가 오프셋에 의해 매칭될 수 있다. 단계 708에서, 제1 상보 전류 신호가 제1 상보 디지털 신호로 변환될 수 있다. 예를 들어, ADC(310)는 시그마-델타 ADC일 수 있으며, 버퍼(100)로부터의 차동 출력 전류를 디지털 비트들의 스트림으로 변환할 수 있다.
단계 712에서, 테스트 저항기의 저항에 기초하는 제2 전류 신호가 생성될 수 있다. 예를 들어, 버퍼(100)는 테스트 저항기(507)에 기초할 수 있는 차동 출력 전류를 생성할 수 있다. 일부 실시예들에서, 버퍼(100)는 단계 712 동안 제1 극성 상태에 있을 수 있다. 단계 714에서, 제2 전류 신호가 제2 디지털 신호로 변환될 수 있다. 예를 들어, ADC(310)는 시그마-델타 ADC일 수 있으며, 버퍼(100)로부터의 차동 출력 신호를 디지털 비트들의 스트림으로 변환할 수 있다.
단계 716에서, 테스트 저항기의 저항에 기초하는 제2 상보 전류 신호가 생성될 수 있다. 예를 들어, 버퍼(100)의 극성이 제1 극성 상태로부터 제2 극성 상태로 변경될 수 있고, 버퍼(100)가 테스트 저항기(507)에 기초할 수 있는 차동 출력 전류를 생성할 수 있다. 따라서, 단계 712 동안 발생하는 오프셋 전류(예로서, IOFF)는 단계 716 동안 등가 오프셋에 의해 매칭될 수 있다. 단계 718에서, 제2 상보 전류 신호가 제2 상보 디지털 신호로 변환될 수 있다. 예를 들어, ADC(310)는 시그마-델타 ADC일 수 있으며, 버퍼(100)로부터의 차동 출력 전류를 디지털 비트들의 스트림으로 변환할 수 있다.
단계 720에서, 기준 저항기의 저항에 대응하는 제1 디지털 값이 결정될 수 있다. 일부 실시예들에서, 제1 디지털 값은 제1 디지털 신호 및 제1 상보 디지털 신호에 기초할 수 있다. 예를 들어, DEMUX(330)는 제1 디지털 신호(예로서, 단계 704 동안 ADC(310)에 의해 생성된 비트들의 스트림)를 데시메이터(340a)로 라우팅할 수 있다. 유사하게, DEMUX(330)는 제1 상보 디지털 신호(예로서, 단계 708 동안 ADC(310)에 의해 생성된 비트들의 스트림)를 데시메이터(340b)로 라우팅할 수 있다. 데시메이터들(340a, 340b)은 그들의 각각 수신된 디지털 신호들을 멀티비트 값들로 변환할 수 있으며, 그러한 멀티비트 값들을 오프셋 제거기(350a)로 전송할 수 있다. 오프셋 제거기(350a)는 데시메이터(340a)의 출력으로부터 데시메이터(340b)의 출력을 뺄 수 있으며, 기준 저항기(506)의 저항에 대응할 수 있는 디지털 값(예로서, IREF)을 출력할 수 있다.
단계 722에서, 테스트 저항기의 저항에 대응하는 제2 디지털 값이 결정될 수 있다. 일부 실시예들에서, 제2 디지털 값은 제2 디지털 신호 및 제2 상보 디지털 신호에 기초할 수 있다. 예를 들어 DEMUX(330)는 제2 디지털 신호(예로서, 단계 714 동안 ADC(310)에 의해 생성된 비트들의 스트림)를 데시메이터(340c)로 라우팅할 수 있다. 유사하게 DEMUX(330)는 제2 상보 디지털 신호(예로서, 단계 718 동안 ADC(310)에 의해 생성된 비트들의 스트림)를 데시메이터(340d)로 라우팅할 수 있다. 데시메이터들(340c, 340d)은 그들의 각각 수신된 디지털 신호들을 멀티비트 값들로 변환할 수 있으며 그러한 멀티비트 값들을 오프셋 제거기(350b)로 전송할 수 있다. 오프셋 제거기(350b)는 데시메이터(340c)의 출력으로부터 데시메이터(340d)의 출력을 뺄 수 있으며, 테스트 저항기(507)의 저항에 대응할 수 있는 디지털 값(예로서, ITEST)을 출력할 수 있다.
단계 724에서, 제1 디지털 값 및 제2 디지털 값에 기초하여 저항기 특성화 비율이 계산될 수 있다. 예를 들어, 제산기(370)는 제2 디지털 값(예로서, ITEST)을 제1 디지털 값(예로서, IREF)으로 나누어, 기준 저항기(506)의 저항을 테스트 저항기(507)의 저항으로 나눈 비율(예로서, RREF/RTEST)과 등가일 수 있는 값을 얻을 수 있다. 식 7을 참조하는 위의 설명과 유사하게, 하나의 디지털 값(예로서, ITEST)을 다른 디지털 값(예로서 IREF)으로 나누는 것은 버퍼(100) 내의 증폭기(120)의 전압 오프셋을 제거할 수 있다. 단계 726에서, 저항기 특성화 비율이 메모리에 저장될 수 있다. 일부 실시예들에서, 메모리는 비휘발성 메모리일 수 있으며, 저장된 저항기 특성화 비율은 나중에 수행되는 온도 측정들 동안 온도 측정 시스템(500)에 의해 이용될 수 있다.
도 7은 방법(700)과 관련하여 취해지는 특정 수의 단계들을 개시하지만, 방법(700)은 도 7에 도시된 것들보다 많거나 적은 단계들을 이용하여 실행될 수 있다. 예를 들어, 방법(700)은 단계 706, 708, 716 및 718 없이 실행될 수 있다. 게다가, 도 7은 방법(700)과 관련하여 취해지는 단계들의 소정 순서를 개시하지만, 방법(700)에 포함된 단계들은 임의의 적절한 순서로 완료될 수 있다. 예를 들어, 단계 702와 단계 704는 동시에 발생할 수 있다.
도 8은 본 발명의 가르침에 따른, 온도를 측정하기 위한 예시적인 방법(800)의 흐름도를 나타낸다.
단계 802에서, 저항기의 저항에 기초하는 제1 전류 신호가 생성될 수 있다. 예를 들어, 버퍼(100)는 기준 저항기 (506)에 기초할 수 있는 차동 출력 전류를 생성할 수 있다. 일부 실시예들에서, 버퍼(100)는 단계 802 동안 제1 극성 상태에 있을 수 있다. 단계 804에서, 제1 전류 신호가 제1 디지털 신호로 변환될 수 있다. 예를 들어, ADC(310)는 시그마-델타 ADC일 수 있으며, 버퍼(100)로부터의 차동 출력 전류를 디지털 비트들의 스트림으로 변환할 수 있다.
단계 806에서, 저항기의 저항에 기초하는 제1 상보 전류 신호가 생성될 수 있다. 예를 들어 버퍼(100)의 극성이 제1 극성 상태로부터 제2 극성 상태로 변경될 수 있으며, 버퍼(100)가 기준 저항기(506)에 기초할 수 있는 차동 출력 전류를 생성할 수 있다. 따라서, 단계 802 동안 발생한 전류 오프셋(예로서, IOFF)은 단계 806 동안 등가 오프셋에 의해 매칭될 수 있다. 단계 808에서, 제1 상보 전류 신호가 제1 상보 디지털 신호로 변환될 수 있다. 예를 들어, ADC(310)는 시그마-델타 ADC일 수 있으며, 버퍼(100)로부터의 차동 출력 전류를 디지털 비트들의 스트림으로 변환할 수 있다.
단계 812에서, 서미스터의 저항에 기초하는 제2 전류 신호가 생성될 수 있다. 예를 들어, 버퍼(100)는 서미스터(105)에 기초할 수 있는 차동 출력 전류를 생성할 수 있다. 일부 실시예들에서, 버퍼(100)는 단계 812 동안 제1 극성 상태에 있을 수 있다. 단계 814에서, 제2 전류 신호가 제2 디지털 신호로 변환될 수 있다. 예를 들어, ADC(310)는 시그마-델타 ADC일 수 있으며, 버퍼(100)로부터의 차동 출력 신호를 디지털 비트들의 스트림으로 변환할 수 있다.
단계 816에서, 서미스터의 저항에 기초하는 제2 상보 전류 신호가 생성될 수 있다. 예를 들어, 버퍼(100)의 극성이 제1 극성 상태로부터 제2 극성 상태로 변경될 수 있고, 버퍼(100)가 서미스터(105)에 기초할 수 있는 차동 출력 전류를 생성할 수 있다. 따라서, 단계 812 동안 발생하는 오프셋 전류(예로서, IOFF)는 단계 816 동안 등가 오프셋에 의해 매칭될 수 있다. 단계 818에서, 제2 상보 전류 신호가 제2 상보 디지털 신호로 변환될 수 있다. 예를 들어, ADC(310)는 시그마-델타 ADC일 수 있으며 버퍼(100)로부터의 차동 출력 전류를 디지털 비트들의 스트림으로 변환할 수 있다.
단계 820에서, 기준 저항기의 저항에 대응하는 제1 디지털 값이 결정될 수 있다. 일부 실시예들에서, 제1 디지털 값은 제1 디지털 신호 및 제1 상보 디지털 신호에 기초할 수 있다. 예를 들어 DEMUX(330)는 제1 디지털 신호(예로서, 단계 804 동안 ADC(310)에 의해 생성된 비트들의 스트림)를 데시메이터(340a)로 라우팅할 수 있다. 유사하게, DEMUX(330)는 제1 상보 디지털 신호(예로서, 단계 808 동안 ADC(310)에 의해 생성된 비트들의 스트림)를 데시메이터(340b)로 라우팅할 수 있다. 데시메이터들(340a, 340b)은 그들의 각각 수신된 디지털 신호들을 멀티비트 값들로 변환할 수 있으며, 그러한 멀티비트 값들을 오프셋 제거기(350a)로 전송할 수 있다. 오프셋 제거기(350a)는 데시메이터(340a)의 출력으로부터 데시메이터(340b)의 출력을 뺄 수 있으며, 기준 저항기(506)의 저항에 대응할 수 있는 디지털 값(예로서, IREF)을 출력할 수 있다.
단계 822에서, 서미스터의 저항에 대응하는 제2 디지털 값이 결정될 수 있다. 일부 실시예들에서, 제2 디지털 값은 제2 디지털 신호 및 제2 상보 디지털 신호에 기초할 수 있다. 예를 들어, DEMUX(330)는 제2 디지털 신호(예로서, 단계 814 동안 ADC(310)에 의해 생성된 비트들의 스트림)를 데시메이터(340c)로 라우팅할 수 있다. 유사하게, DEMUX(330)는 제2 상보 디지털 신호(예로서, 단계 818 동안 ADC(310)에 의해 생성된 비트들의 스트림)를 데시메이터(340d)로 라우팅할 수 있다. 데시메이터들(340c, 340d)은 그들의 각각 수신된 디지털 신호들을 멀티비트 값들로 변환할 수 있으며, 그러한 멀티비트 값들을 오프셋 제거기(350b)로 전송할 수 있다. 오프셋 제거기(350b)는 데시메이터(340c)의 출력으로부터 데시메이터(340d)의 출력을 뺄 수 있으며, 서미스터(105)의 저항에 대응할 수 있는 디지털 값(예로서, ITH)을 출력할 수 있다.
단계 824에서, 제1 디지털 값 및 제2 디지털 값에 기초하여 저항 비율이 계산될 수 있다. 예를 들어, 가산기(360) 및 제산기(370)는 제1 디지털 값(예로서, IREF)을 제1 디지털 값(예로서, IREF)과 제2 디지털 값(예로서, ITH)의 합으로 나누도록 결합될 수 있다. 식 7을 참조하여 위에서 설명된 바와 같이, 제1 디지털 값(예로서, IREF)을 제1 디지털 값(예로서, IREF)과 제2 디지털 값(예로서, ITH)의 합으로 나누는 것은 버퍼(100) 내의 증폭기(120)의 전압 오프셋을 제거할 수 있다. 또한, 식 8 및 9를 참조하여 전술한 바와 같이, 그러한 전류 값들의 비율은 기준 저항기(506) 및 서미스터(105)의 저항을 포함하는 저항 비율과 등가일 수 있다. 단계 826에서, 저항 비율 및 저항기 특성화 비율에 기초하여 온도 출력 값이 결정될 수 있다.
도 8은 방법(800)과 관련하여 취해지는 특정 수의 단계들을 개시하지만, 방법(800)은 도 8에 도시된 것들보다 많거나 적은 단계들을 이용하여 실행될 수 있다. 예를 들어, 방법(800)은 단계 806, 808, 816 및 818 없이 실행될 수 있다. 게다가, 도 8은 방법(800)과 관련하여 취해지는 단계들의 소정 순서를 개시하지만, 방법(800)에 포함된 단계들은 임의의 적절한 순서로 완료될 수 있다. 예를 들어, 단계 802와 단계 804는 동시에 발생할 수 있다.
도 9는 본 발명의 가르침에 따른 전류 모드 버퍼(900)의 개략도를 나타낸다. 버퍼(900)는 도 11을 참조하여 아래에 더 상세히 설명되는 바와 같이 전압을 측정하도록 구성될 수 있는 시스템을 위한 입력 스테이지일 수 있다.
버퍼(900)는 공통 모드 전압 기준(VCM), 증폭기(920), PMOS 트랜지스터들(130, 132, 134), NMOS 트랜지스터들(140, 142, 144)은 물론, 스위치(112) 및 스위치(912)도 포함할 수 있다. 버퍼(100)는 전압을 감지하고, 감지된 전압에 기초할 수 있는 전류를 출력하도록 구성될 수 있다. 일부 실시예들에서, 출력 전류는 감지된 전압에 비례할 수 있다.
일부 실시예들에서, 증폭기(920)는 복수의 전압 입력 중 하나에 결합되는 음의 입력을 가질 수 있다. 예를 들어, 증폭기(920)의 음의 입력은 스위치(912)를 통해 VCM 및 VX 중 하나에 결합될 수 있다. 제1 상태에서 스위치(912)는 VCM을 증폭기(920)에 결합할 수 있고, 제2 상태에서 스위치(912)는 VX를 증폭기(920)에 결합할 수 있다. 증폭기(920)의 출력은 PMOS(130)의 게이트를 구동할 수 있는 피드백 노드(125)에 결합될 수 있다. PMOS(130)는 또한 증폭기(920)의 양의 입력에 결합될 수 있는 저항기(906)에 피드백 전류(IFB)를 제공할 수 있다. 일부 실시예들에서 저항기(906)는 오프칩 장치일 수 있으며, 일부 실시예들에서 저항기(906)는 버퍼(900)와 동일한 반도체 칩 상에 위치하는 온칩 장치일 수 있다. PMOS(130)에 의해 형성되는 피드백 루프는 양의 입력에서의 전압을 증폭기(920)의 음의 입력에 결합되는 전압과 동일하도록 강제하기에 충분한 피드백 전류를 구동할 수 있다. 따라서, VCM이 증폭기(920)의 음의 입력에 결합될 때, 피드백 전류는 IFB = VCM/R906으로 표현될 수 있으며, R906은 저항기(906)의 저항일 수 있다. 또한, VX가 증폭기(920)의 음의 입력에 결합될 때, 피드백 전류는 IFB = VX/R906으로 표현될 수 있다.
일부 실시예들에서, 버퍼(900)는 버퍼(100)에 대해 도 1a를 참조하여 전술한 것과 유사한 방식으로 출력 전류를 생성하도록 구성될 수 있다. 예를 들어, PMOS(132)는 PMOS(130)를 임의의 적절한 비율로 미러링하도록 구성될 수 있으며, 따라서 IFB에 비례할 수 있는 단일 종단 출력 전류(IOUT)를 생성할 수 있다. 일부 실시예들에서, PMOS(130)는 IOUT를 2개의 출력 노드 중 하나로 라우팅할 수 있는 스위치(112)에 결합될 수 있다. 예를 들어, 스위치(112)가 제1 상태에 있을 때, 스위치(112)는 IOUT를 양의 출력 노드(954)로 라우팅할 수 있다. 스위치(112)가 제2 상태에 있을 때 스위치(112)는 IOUT를 음의 출력 노드(952)로 라우팅할 수 있다.
일부 실시예들에서, 버퍼(900)는 양의 출력 노드(954) 및 음의 출력 노드(952) 양자로부터의 IOUT의 절반 전류를 싱킹함으로써 단일 종단 출력 전류(IOUT)를 차동 출력 전류로 변환하도록 구성될 수 있다. 예를 들어, PMOS(134)는 PMOS(132)가 PMOS(130)를 미러링할 수 있는 비율의 절반의 비율로 PMOS(130)를 미러링하도록 구성될 수 있다. 따라서, PMOS(132)는 IOUT의 절반과 동일한 단일 종단 전류를 생성할 수 있다. NMOS(140)는 IOUT의 절반 전류를 수신하도록 구성될 수 있다. NMOS(140)는 자기 바이어싱될 수 있으며(즉, 그의 드레인에 결합되는 게이트를 가질 수 있으며), NMOS(142) 및 NMOS(144)에 대한 게이트 바이어스를 생성할 수 있다. NMOS(142) 및 NMOS(144)는 NMOS(140)의 게이트에 결합되는 게이트를 가질 수 있으며, NMOS(140)와 동일한 크기를 갖도록 구성될 수 있다. 따라서, NMOS(142) 및 NMOS(144)는 각각 NMOS(140)의 IOUT의 절반 전류를 미러링하도록 구성될 수 있다. 일부 실시예들에서, NMOS(142)는 음의 출력 노드(952)에 결합되는 드레인을 가질 수 있으며, NMOS(144)는 양의 출력 노드(954)에 결합되는 드레인을 가질 수 있다. 따라서, NMOS(142)는 음의 출력 노드(952)로부터의 IOUT의 대략 절반 전류를 싱킹할 수 있고, NMOS(144)는 양의 출력 노드(954)로부터의 IOUT의 대략 절반 전류를 싱킹할 수 있다.
스위치(112)의 상태를 교대시킴으로써 버퍼(900)의 출력 극성을 교대시키는 것에 더하여, 버퍼(900)는 증폭기(920)의 입력 극성 상태를 교대시킴으로써 입력 극성을 교대시키도록 구성될 수 있다. 증폭기(920)의 교대 극성 상태들은 아래에서 도 10을 참조하여 더 상세히 설명된다.
도 10은 본 발명의 가르침에 따른 증폭기(920)의 개략도를 나타낸다. 증폭기(920)는 양의 입력(VIN +), 음의 입력(VIN -), 전류 소스들(931, 932), 스위치들(913a-d), PMOS(933) 및 PMOS(934)에 의해 형성되는 차동 쌍, NMOS(935) 및 NMOS(36)에 의해 형성되는 매칭 트랜지스터들의 쌍 및 NMOS(937) 및 밀러 커패시터(938)에 의해 형성되는 제2 스테이지를 포함할 수 있다.
일부 실시예들에서, 증폭기(920)는 스위치들(913a-d)의 상태에 기초하여 극성 상태들을 교대시키도록 구성될 수 있다. 예를 들어, PMOS(933) 및 PMOS(934)는 전류 소스(931)에 의해 바이어스되는 입력 스테이지 차동 쌍으로서 구성될 수 있다. 증폭기(920)의 제1 극성 상태에서, VIN +는 스위치(913a)에 의해 PMOS(933)의 게이트에 결합될 수 있으며, VIN -는 스위치(913b)에 의해 PMOS(934)의 게이트에 결합될 수 있다. PMOS(933)의 드레인은 NMOS(935)의 드레인에 결합될 수 있다. 또한, PMOS(934)의 드레인은 NMOS(936)의 드레인에 결합될 수 있다. 제1 극성 상태에서, 스위치(913d)는 NMOS(936)의 드레인을 NMOS(936)의 게이트 및 NMOS(935)의 게이트에 결합하여, NMOS(936)로 하여금 NMOS(935)를 또한 바이어싱하는 자기 바이어스 장치가 되게 할 수 있다. 따라서, 제1 스테이지의 출력은 PMOS(933)의 드레인과 NMOS(935)의 드레인을 결합하는 노드일 수 있다. 또한, 이러한 제1 스테이지 출력 노드는 스위치(913c)에 의해 증폭기(920)의 제2 스테이지 내의 NMOS(937)의 게이트에 결합될 수 있다. NMOS(937)의 드레인은 증폭기(920)의 출력 노드(OUT)에서 전류 소스(932)에 결합될 수 있다.
증폭기(920)의 제2 극성 상태에서, 스위치들(913a-d) 각각의 상태는 제2 상태로 교대될 수 있다. 예를 들어, VIN -는 스위치(913a)에 의해 PMOS(933)의 게이트에 결합될 수 있으며, VIN +는 스위치(913b)에 의해 PMOS(934)의 게이트에 결합될 수 있다. PMOS(933)의 드레인은 NMOS(935)의 드레인에 결합될 수 있다. 또한, PMOS(934)의 드레인은 NMOS(936)의 드레인에 결합될 수 있다. 제2 극성 상태에서, 스위치(913d)는 NMOS(935)의 드레인을 NMOS(935)의 게이트 및 NMOS(936)의 게이트에 결합하여, NMOS(935)로 하여금 NMOS(936)를 또한 바이어싱하는 자기 바이어스 장치가 되게 할 수 있다. 따라서, 제1 스테이지의 출력은 PMOS(934)의 드레인과 NMOS(936)의 드레인을 결합하는 노드일 수 있다. 또한, 이러한 제1 스테이지 출력 노드는 스위치(913c)에 의해 증폭기(920)의 제2 스테이지 내의 NMOS(937)에 결합될 수 있다. NMOS(937)의 드레인은 증폭기(920)의 출력 노드(OUT)에서 전류 소스(932)에 결합될 수 있다. 밀러 커패시터(938)는 NMOS(937)의 게이트로부터 NMOS(937)의 드레인으로 결합될 수 있으며, 제1 극성 상태 및 제2 극성 상태 양자에서 증폭기(920)의 단위 이득 주파수 및 위상 마진을 결정할 수 있는 값을 가질 수 있다.
도 9를 다시 참조하면, 버퍼(900)는 한 번에 4개의 잠재적 상태 중 하나에서 동작할 수 있다. 예를 들어, 출력 스위치(112)는 제1 또는 제2 출력 스위치 상태에서 동작할 수 있다. 본 발명의 목적들을 위해, 출력 스위치(112)의 교대는 본 명세서에서 버퍼(900)의 출력 극성의 교대로서 지칭될 수 있다. 게다가, 증폭기(920)는 제1 또는 제2 극성 상태에서 동작할 수 있다. 본 발명의 목적들을 위해, 증폭기(920)의 극성 상태의 교대는 본 명세서에서 버퍼(900)의 입력 극성의 교대로서 지칭될 수 있다. 2개의 입력 극성 상태 및 2개의 출력 극성 상태를 이용하여, 버퍼(900)는 4개의 잠재적 상태 중 하나에서 동작할 수 있다. 더욱이, 출력 스위치(912)는 VCM 또는 VX를 증폭기(920)의 음의 입력에 결합할 수 있다. 따라서, 버퍼(900)는 결합된 총 8개의 고유 전류 모드 측정에 대해 VCM을 측정하는 동안 한 번에 4개의 상태 중 하나에서 그리고 VX를 측정하는 동안 한 번에 4개의 상태 중 하나에서 동작할 수 있다. 그러한 8개의 측정을 이용하여, (i) 버퍼(900)에서 발생하거나 버퍼(900)의 하류에서 발생하는 임의의 오프셋들을 제거하고, (ii) VCM에 대한 공지 값에 기초하여 VX의 값을 계산하는 것이 아래에서 도 11을 참조하여 더 상세히 설명된다.
도 11은 본 발명의 가르침에 따른 전압 측정 시스템(950)을 도시하는 블록도를 나타낸다. 전압 측정 시스템(950)은 아날로그 입력 스테이지(955) 및 디지털 계산 스테이지(956)를 포함할 수 있다. 일부 실시예들에서, 아날로그 입력 스테이지(955) 및 디지털 계산 스테이지(956)는 단일 반도체 칩 상에 포함될 수 있다. 일부 실시예들에서 아날로그 입력 스테이지(955)의 저항기(906)는 아날로그 입력 스테이지(955)의 다른 부분들과 동일한 반도체 칩 상에 포함될 수 있으며, 일부 실시예들에서 저항기(906)는 외부 컴포넌트일 수 있다.
아날로그 입력 스테이지(955)는 버퍼(900) 및 ADC(310)를 포함할 수 있다. 전술한 바와 같이, 버퍼(900)는 VX 및 VCM 중 선택된 하나에 비례할 수 있는 차동 전류 신호를 출력하도록 구성될 수 있다. 더욱이, 전술한 바와 같이, 버퍼(900)는 2개의 입력 극성 상태 및 2개의 출력 극성 상태 사이에서 교대할 수 있다. 예로서, 버퍼(900)는 기간 1 내지 4에서 VX의 4개의 측정을 그리고 기간 5 내지 8에서 VCM의 4개의 측정을 수행할 수 있다. 또한, ADC(310)는 버퍼(900)로부터의 8개의 차동 전류 신호들 각각을 디지털 비트들의 8개의 각각의 스트림으로 변환할 수 있다. 또한, ADC(310)의 출력은 디지털 계산 스테이지(956)로 전달될 수 있다.
디지털 계산 스테이지(956)는 ADC(310)로부터 디지털 비트들의 하나 이상의 스트림을 수신 및 처리하고, 전압 및/또는 전압 비율을 계산하도록 구성되는 디지털 논리를 포함할 수 있다. 디지털 계산 스테이지(956)는 DEMUX(958), 데시메이터들(340a-h), 감산기들(960a-d), 가산기들(961a-d) 및 제산기(970)를 포함할 수 있다. 디지털 계산 스테이지(956)는 임의의 적절한 방식으로 구현되는 논리를 포함할 수 있다. 예를 들어, 디지털 계산 스테이지(956)의 논리는 주문형 집적 회로(ASIC) 내에, 필드 프로그래머블 게이트 어레이(FPGA) 내에, 메모리에 저장되고 다목적 프로세서에 의해 실행되도록 구성되는 프로그램 명령어들 내에 또는 이들의 임의의 적절한 조합 내에 구현될 수 있다.
일부 실시예들에서, 디지털 계산 스테이지(956)의 입력은 DEMUX(958)의 입력에 결합될 수 있다. DEMUX(958)는 8대1 디멀티플렉서일 수 있으며, 디지털 계산 스테이지(956)의 입력을 한 번에 8개의 데시메이터(340) 중 하나에 결합하도록 구성될 수 있다. 버퍼(900)에 의해 수행되고, ADC(310)에 의해 디지털 형태로 변환되고, 데시메이터들(340a-h)로 라우팅되는 VX 및 VCM에 대한 8개의 상이한 측정은 후술하는 바와 같이 식 18 내지 25를 참조하여 표현될 수 있다.
제1 측정(M1)이 데시메이터(340a)로 라우팅될 수 있다. M1은 제1 입력 극성 상태 및 제1 출력 극성 상태의 버퍼(900)를 이용하는 VX의 전류 모드 측정(및 후속 아날로그-디지털 변환)에 기초할 수 있다. 제1 측정(M1)은 다음과 같이 표현될 수 있다.
Figure 112014050620563-pat00018
여기서, VOFF는 증폭기(920)의 입력 오프셋 전압을 나타내고, IOFF는 ADC(310)의 입력 오프셋 전류를 나타내고, R906은 저항기(906)의 저항을 나타낸다.
제2 측정(M2)이 데시메이터(340b)로 라우팅될 수 있다. M2는 제1 입력 극성 상태 및 제1 출력 극성 상태의 버퍼(900)를 이용하는 VX의 전류 모드 측정(및 후속 아날로그-디지털 변환)에 기초할 수 있다. 제2 측정(M2)은 다음과 같이 표현될 수 있다.
Figure 112014050620563-pat00019
식 19에 나타난 바와 같이, -(VX + VOFF) / R906에 의해 표현되는 전류 값은 식 18에 비해 반전될 수 있는데, 그 이유는 제2 출력 극성 상태에서 버퍼(900)가 버퍼(900)의 양극 및 음극 출력 단자들로 라우팅될 수 있는 전류의 극성을 교대시킬 수 있고, 따라서 ADC(310)로 출력될 수 있는 전류의 극성을 교대시킬 수 있기 때문이다.
제3 측정(M3)이 데시메이터(340c)로 라우팅될 수 있다. M3은 제2 입력 극성 상태 및 제2 출력 극성 상태의 버퍼(900)를 이용하는 VX의 전류 모드 측정(및 후속 아날로그-디지털 변환)에 기초할 수 있다. 제3 측정(M3)은 다음과 같이 표현될 수 있다.
Figure 112014050620563-pat00020
식 20에 나타난 바와 같이, VOFF는 VX에 더해지는 대신에 VX로부터 감산될 수 있는데, 그 이유는 (예로서, 측정(M1) 동안) 제1 입력 극성 상태 동안 발생하는 임의의 오프셋이 제2 입력 극성 상태 동안 반전될 수 있기 때문이다.
제4 측정(M4)이 데시메이터(340d)로 라우팅될 수 있다. M4는 제2 입력 극성 상태 및 제2 출력 극성 상태의 버퍼(900)를 이용하는 VX의 전류 모드 측정(및 후속 아날로그-디지털 변환)에 기초할 수 있다. 제4 측정(M4)은 다음과 같이 표현될 수 있다.
Figure 112014050620563-pat00021
측정 5 내지 8(M5-M8)은 M1-M4가 VX에 대해 수행된 것과 유사한 방식으로 VCM에 대해 수행될 수 있으며, 데시메이터들(340e-h)로 각각 라우팅될 수 있다. 측정 5 내지 8은 아래와 같이 표현될 수 있다.
Figure 112014050620563-pat00022
Figure 112014050620563-pat00023
Figure 112014050620563-pat00024
Figure 112014050620563-pat00025
도 3을 참조하여 전술한 바와 같이, 각각의 데시메이터(340)는 ADC(310)로부터 수신된 디지털 비트들의 스트림을 멀티비트 디지털 값으로 변환할 수 있다. 감산기들(960a-d), 가산기들(961a-d) 및 제산기(970)는 또한 데시메이터들(340a-h)에 의해 출력된 멀티비트 디지털 값들을 더 처리할 수 있다. 예를 들어, 감산기(960a)는 데시메이터(340a)의 출력(예로서, 변환된 M1)으로부터 데시메이터(340b)의 출력(예로서, 변환된 M2)을 뺄 수 있다. 식 18과 19를 결합하면, 감산기(960a)의 출력은 다음과 같이 표현될 수 있다.
Figure 112014050620563-pat00026
식 26에 나타난 바와 같이, 식 18 및 19의 IOFF(예로서, ADC(310)의 입력 오프셋 전류)가 제거될 수 있다.
감산기(960b)는 데시메이터(340c)의 출력(예로서, 변환된 M3)으로부터 데시메이터(340d)의 출력(예로서, 변환된 M4)을 뺄 수 있다. 식 20과 21을 결합하면, 감산기(960b)의 출력은 다음과 같이 표현될 수 있다.
Figure 112014050620563-pat00027
감산기(960c)는 데시메이터(340e)의 출력(예로서, 변환된 M5)으로부터 데시메이터(340f)의 출력(예로서, 변환된 M6)을 뺄 수 있다. 식 22와 23을 결합하면, 감산기(960c)의 출력은 다음과 같이 표현될 수 있다.
Figure 112014050620563-pat00028
감산기(960d)는 데시메이터(340g)의 출력(예로서, 변환된 M7)으로부터 데시메이터(340h)의 출력(예로서, 변환된 M8)을 뺄 수 있다. 식 24와 25를 결합하면, 감산기(960d)의 출력은 다음과 같이 표현될 수 있다.
Figure 112014050620563-pat00029
가산기들(961a, 961b)은 또한 가산기들(960a-d)의 출력들을 결합할 수 있다. 예를 들어, 가산기(961a)는 감산기(960b)의 출력을 감산기(960a)의 출력에 더할 수 있다. 식 26과 27을 결합하면, 가산기(961a)의 출력은 다음과 같이 표현될 수 있다.
Figure 112014050620563-pat00030
식 30에 나타난 바와 같이, VOFF(예로서, 증폭기(920)의 입력 오프셋 전압)는 감산기(960a) 및 감산기(960b)의 출력들을 결합할 때 제거될 수 있다.
가산기(961b)는 감산기(960d)의 출력을 감산기(960c)의 출력에 더할 수 있다. 식 28과 29를 결합하면, 가산기(961b)의 출력은 다음과 같이 표현될 수 있다.
Figure 112014050620563-pat00031
식 31에 나타난 바와 같이, VOFF(예로서, 증폭기(920)의 입력 오프셋 전압)는 VX의 측정에 대한 식 30에 나타난 것과 유사한 방식으로 VCM의 측정들에 대해 제거될 수 있다.
가산기들(961a, 961b)의 각각의 출력은 제산기(970)의 입력들로 전달될 수 있다. 제산기(970)는 하나의 값을 다른 값으로 나눌 수 있다. 예를 들어, 제산기(970)는 가산기(961a)의 출력을 가산기(961b)의 출력으로 나눌 수 있다. 식 30과 31을 결합하면, 제산기(970)의 출력은 다음과 같이 표현될 수 있다.
Figure 112014050620563-pat00032
식 32에 나타난 바와 같이, 4의 배수 및 저항기(906)의 값이 제거될 수 있으며, 제산기(970)의 출력은 VX를 VCM으로 나눈 비율과 등가일 수 있다. 따라서, 제산기(970)의 출력은 전압 비율로서 지칭될 수 있다.
일부 실시예들에서, VCM의 전압은 공지 값일 수 있다. 예를 들어, VCM은 밴드갭 전압에 기초하는 공지 값일 수 있다. 따라서, VX에 대한 값은 VCM의 공지 값 및 계산된 전압 비율 VX/VCM에 기초하여 결정될 수 있다. 그러한 결정은 임의의 적절한 방식으로 수행될 수 있다. 일부 실시예들에서, 제산기(970)의 출력은 VX에 대한 전압 비율 엔트리들 및 대응하는 출력 값들의 테이블을 포함할 수 있는 탐색 맵에 제공될 수 있다. 일부 실시예들에서, VX의 값은 탐색 테이블이 아니라 알고리즘에 기초하여 결정될 수 있다. 예를 들어, 계산된 비율 VX/VCM에 VCM의 공지 값을 곱하여 VX를 얻을 수 있다.
본 발명은 이 분야의 통상의 기술자가 이해하는 본 발명의 실시예들에 대한 모든 변경들, 대체들, 변형들, 변경들 및 수정들을 포함한다. 유사하게, 적절한 경우에, 첨부된 청구범위는 이 분야의 통상의 기술자가 이해하는 본 발명의 실시예들에 대한 모든 변경들, 대체들, 변형들, 변경들 및 수정들을 포함한다. 더욱이, 첨부된 청구범위에서 특정 기능을 수행하도록 적응되는, 배열되는, 수행할 수 있는, 구성되는, 인에이블되는, 동작할 수 있는 또는 동작하는 장치 또는 시스템 또는 장치 또는 시스템의 컴포넌트에 대한 언급은 그러한 장치, 시스템, 컴포넌트 또는 그러한 특정 기능이 활성화, 턴온 또는 잠금 해제되는지에 관계없이 그러한 장치, 시스템 또는 컴포넌트가 그렇게 적응되거나, 배열되거나, 가능하거나, 구성되거나, 인에이블되거나, 동작할 수 있거나, 동작하는 한, 그러한 장치, 시스템, 컴포넌트를 포함한다.
본 명세서에 기재된 모든 예들 및 조건부 언어는 기술 촉진을 위해 독자가 본 발명의 원리들 및 본 발명자에 의해 제공되는 개념들을 이해하는 것을 돕기 위한 교육적 목적을 의도하며, 그러한 구체적으로 기재된 예들 및 조건들로 한정되지 않는 것으로 해석되어야 하고, 또한 명세서 내의 그러한 예들의 구성은 본 발명의 우수성 및 열등성의 표현과 무관하다. 본 발명의 실시예들이 상세히 설명되었지만, 본 발명의 사상 및 범위로부터 벗어나지 않으면서 그들에 대한 다양한 변경, 대체 및 변형이 이루어질 수 있다는 것을 이해해야 한다.

Claims (24)

  1. 저항기와,
    서미스터와,
    제1 멀티플렉서 상태 동안 상기 저항기를 제1 증폭기 입력에 결합하고, 제2 멀티플렉서 상태 동안 상기 서미스터를 상기 제1 증폭기 입력에 결합하도록 구성되는 제1 멀티플렉서와,
    상기 제1 증폭기 입력, 전압 기준에 결합되는 제2 증폭기 입력과, 피드백 경로에 결합되는 증폭기 출력을 포함하는 증폭기와,
    상기 제1 멀티플렉서 상태 동안 피드백 전류를 상기 저항기로 라우팅하고, 상기 제2 멀티플렉서 상태 동안 상기 피드백 전류를 상기 서미스터로 라우팅하도록 구성되는 제2 멀티플렉서와,
    상기 피드백 전류에 기초하여 출력 전류를 제공하도록 구성되는 출력 스테이지를 포함하는
    온도 측정 입력 스테이지.
  2. 제1항에 있어서,
    상기 출력 스테이지는
    제1 극성 상태 동안 상기 피드백 전류에 기초하는 단일 종단 전류를 상기 출력 스테이지의 제1 출력으로 라우팅하고,
    제2 극성 상태 동안 상기 피드백 전류에 기초하는 상기 단일 종단 전류를 상기 출력 스테이지의 제2 출력으로 라우팅하도록 더 구성되는
    온도 측정 입력 스테이지.
  3. 제1항에 있어서,
    상기 출력 스테이지는 스위치를 포함하고,
    상기 스위치는
    단일 종단 신호 전류를 수신하도록 구성되는 입력 단자와,
    상기 출력 스테이지의 제1 차동 출력에 결합되는 제1 출력 단자와,
    상기 출력 스테이지의 제2 차동 출력에 결합되는 제2 출력 단자를 포함하는
    온도 측정 입력 스테이지.
  4. 제3항에 있어서,
    상기 출력 스테이지는
    상기 제1 차동 출력에 결합되는 제1 전류 소스 - 상기 제1 전류 소스의 제1 공통 모드 전류는 상기 단일 종단 전류의 절반과 동일함 - 와,
    상기 제2 차동 출력에 결합되는 제2 전류 소스 - 상기 제2 전류 소스의 제2 공통 모드 전류는 상기 단일 종단 전류의 절반과 동일함 - 를 더 포함하는
    온도 측정 입력 스테이지.
  5. 제1항에 있어서,
    상기 증폭기 출력에 결합되고, 상기 피드백 전류를 조정하도록 구성되는 피드백 경로 트랜지스터를 더 포함하는
    온도 측정 입력 스테이지.
  6. 제5항에 있어서,
    상기 피드백 전류를 조정 가능한 비율로 미러링하도록 구성되는 신호 경로 트랜지스터를 더 포함하는
    온도 측정 입력 스테이지.
  7. 제1항에 있어서,
    상기 출력 전류는 상기 피드백 전류에 비례하는
    온도 측정 입력 스테이지.
  8. 제1항에 있어서,
    상기 피드백 전류는 상기 제1 증폭기 입력에 결합되는 저항에 역비례하는
    온도 측정 입력 스테이지.
  9. 제1 버퍼 입력과,
    제2 버퍼 입력과,
    제1 멀티플렉서 상태 동안 상기 제1 버퍼 입력을 제1 증폭기 입력에 결합하고, 제2 멀티플렉서 상태 동안 상기 제2 버퍼 입력을 상기 제1 증폭기 입력에 결합하도록 구성되는 제1 멀티플렉서와,
    상기 제1 증폭기 입력, 전압 기준에 결합되는 제2 증폭기 입력, 및 피드백 경로에 결합되는 증폭기 출력을 포함하는 증폭기와,
    상기 제1 멀티플렉서 상태 동안 피드백 전류를 상기 제1 버퍼 입력으로 라우팅하고, 상기 제2 멀티플렉서 상태 동안 상기 피드백 전류를 상기 제2 버퍼 입력으로 라우팅하도록 구성되는 제2 멀티플렉서와,
    상기 피드백 전류에 기초하여 출력 전류를 제공하도록 구성되는 출력 스테이지를 포함하는
    버퍼.
  10. 제9항에 있어서,
    상기 출력 스테이지는
    제1 극성 상태 동안 상기 피드백 전류에 기초하는 단일 종단 전류를 상기 출력 스테이지의 제1 출력으로 라우팅하고,
    제2 극성 상태 동안 상기 피드백 전류에 기초하는 상기 단일 종단 전류를 상기 출력 스테이지의 제2 출력으로 라우팅하도록 더 구성되는
    버퍼.
  11. 제9항에 있어서,
    상기 출력 스테이지는 스위치를 포함하고,
    상기 스위치는
    단일 종단 신호 전류를 수신하도록 구성되는 입력 단자와,
    상기 출력 스테이지의 제1 차동 출력에 결합되는 제1 출력 단자와,
    상기 출력 스테이지의 제2 차동 출력에 결합되는 제2 출력 단자를 포함하는
    버퍼.
  12. 제11항에 있어서,
    상기 출력 스테이지는
    상기 제1 차동 출력에 결합되는 제1 전류 소스 - 상기 제1 전류 소스의 제1 공통 모드 전류는 상기 단일 종단 전류의 절반과 동일함 - 와,
    상기 제2 차동 출력에 결합되는 제2 전류 소스 - 상기 제2 전류 소스의 제2 공통 모드 전류는 상기 단일 종단 전류의 절반과 동일함 - 를 더 포함하는
    버퍼.
  13. 제9항에 있어서,
    상기 증폭기 출력에 결합되고 상기 피드백 전류를 조정하도록 구성되는 피드백 경로 트랜지스터를 더 포함하는
    버퍼.
  14. 제13항에 있어서,
    상기 피드백 전류를 조정 가능한 비율로 미러링하도록 구성되는 신호 경로 트랜지스터를 더 포함하는
    버퍼.

  15. 제9항에 있어서,
    상기 출력 전류는 상기 피드백 전류에 비례하는
    버퍼.
  16. 저항에 기초한 온도 측정 방법으로서,
    저항기를 버퍼의 증폭기 입력에 결합하는 단계와,
    상기 저항기에 기초하여 제1 출력 전류를 생성하는 단계 - 상기 제1 출력 전류는 제1 극성 상태의 상기 버퍼를 이용하여 생성됨 - 와,
    서미스터를 상기 버퍼의 상기 증폭기 입력에 결합하는 단계와,
    상기 서미스터에 기초하여 제2 출력 전류를 생성하는 단계 - 상기 제2 출력 전류는 상기 제1 극성 상태의 상기 버퍼를 이용하여 생성됨 - 를 포함하는
    방법.
  17. 제16항에 있어서,
    상기 저항기에 기초하여 제1 상보 출력 전류를 생성하는 단계와,
    상기 서미스터에 기초하여 제2 상보 출력 전류를 생성하는 단계를 더 포함하되,
    상기 제1 상보 출력 전류는 제2 극성 상태의 상기 버퍼를 이용하여 생성되며,
    상기 제2 상보 출력 전류는 상기 제2 극성 상태의 상기 버퍼를 이용하여 생성되는
    방법.
  18. 제17항에 있어서,
    상기 제1 출력 전류는 상기 저항기에 역비례하고,
    상기 제1 상보 출력 전류는 상기 저항기에 역비례하고,
    상기 제2 출력 전류는 상기 서미스터에 역비례하고,
    상기 제2 상보 출력 전류는 상기 서미스터에 역비례하는
    방법.
  19. 제16항에 있어서,
    상기 제1 출력 전류를 생성하는 단계는
    제1 피드백 전류를 상기 저항기에 제공하는 단계와,
    상기 제1 피드백 전류를 미러링하는 단계와,
    상기 제1 피드백 전류에 기초하는 제1 단일 종단 신호 전류를 제1 차동 출력 전류로 변환하는 단계를 포함하고,
    상기 제2 출력 전류를 생성하는 단계는
    제2 피드백 전류를 상기 서미스터에 제공하는 단계와,
    상기 제2 피드백 전류를 미러링하는 단계와,
    상기 제2 피드백 전류에 기초하는 제2 단일 종단 신호 전류를 제2 차동 출력 전류로 변환하는 단계를 포함하는
    방법.
  20. 저항에 기초한 온도 측정 시스템으로서,
    저항기를 버퍼의 증폭기 입력에 결합하기 위한 수단과,
    상기 저항기에 기초하여 제1 출력 전류를 생성하기 위한 수단 - 상기 제1 출력 전류는 제1 극성 상태의 상기 버퍼를 이용하여 생성됨 - 과,
    서미스터를 상기 버퍼의 상기 증폭기 입력에 결합하기 위한 수단과,
    상기 서미스터에 기초하여 제2 출력 전류를 생성하기 위한 수단 - 상기 제2 출력 전류는 상기 제1 극성 상태의 상기 버퍼를 이용하여 생성됨 - 을 포함하는
    온도 측정 시스템.
  21. 제20항에 있어서,
    상기 저항기에 기초하여 제1 상보 출력 전류를 생성하기 위한 수단과,
    상기 서미스터에 기초하여 제2 상보 출력 전류를 생성하기 위한 수단을 더 포함하되,
    상기 제1 상보 출력 전류는 제2 극성 상태의 상기 버퍼를 이용하여 생성되고,
    상기 제2 상보 출력 전류는 상기 제2 극성 상태의 상기 버퍼를 이용하여 생성되는
    온도 측정 시스템.
  22. 제21항에 있어서,
    상기 제1 출력 전류는 상기 저항기에 역비례하고,
    상기 제1 상보 출력 전류는 상기 저항기에 역비례하고,
    상기 제2 출력 전류는 상기 서미스터에 역비례하고,
    상기 제2 상보 출력 전류는 상기 서미스터에 역비례하는
    온도 측정 시스템.
  23. 제20항에 있어서,
    상기 제1 출력 전류를 생성하기 위한 수단은
    제1 피드백 전류를 상기 저항기에 제공하기 위한 수단과,
    상기 제1 피드백 전류를 미러링하기 위한 수단과,
    상기 제1 피드백 전류에 기초하는 제1 단일 종단 신호 전류를 제1 차동 출력 전류로 변환하기 위한 수단을 포함하고,
    상기 제2 출력 전류를 생성하기 위한 수단은
    제2 피드백 전류를 상기 서미스터에 제공하기 위한 수단과,
    상기 제2 피드백 전류를 미러링하기 위한 수단과,
    상기 제2 피드백 전류에 기초하는 제2 단일 종단 신호 전류를 제2 차동 출력 전류로 변환하기 위한 수단을 포함하는
    온도 측정 시스템.
  24. 전압 측정 시스템으로서,
    전압에 기초하여 전류를 출력하도록 구성되는 입력 버퍼와,
    상기 입력 버퍼에 결합된 아날로그-디지털 컨버터(ADC)와,
    ADC 출력에 통신가능하게 결합된 계산 스테이지를 포함하되,
    상기 입력 버퍼는
    제1 전압 입력 및 제2 전압 입력과,
    상기 제1 전압 입력 및 상기 제2 전압 입력 중 하나를 증폭기 입력에 교대로 결합하도록 구성되는 스위치와,
    상기 증폭기 입력에 결합되는 전압에 기초하여 피드백 전류를 구동하도록 구성되는 증폭기 - 상기 증폭기는 제1 입력 극성 상태 및 제2 입력 극성 상태를 가짐 - 와,
    상기 피드백 전류에 기초하여 전류 신호를 출력하도록 구성되는 출력 스테이지 - 상기 출력 스테이지는 제1 출력 극성 상태 및 제2 출력 극성 상태를 가짐 - 를 포함하고,
    상기 아날로그-디지털 컨버터(ADC)는
    상기 제1 전압 입력에 기초하여 제1 복수의 전류 신호를 수신하고,
    상기 제1 복수의 전류 신호를 제1 복수의 디지털 신호로 변환하고,
    상기 제2 전압 입력에 기초하여 제2 복수의 전류 신호를 수신하고,
    상기 제2 복수의 전류 신호를 제2 복수의 디지털 신호로 변환하도록 구성되고,
    상기 계산 스테이지는
    상기 증폭기의 입력 오프셋 전압에 대응하는 제1 오프셋을 디지털 방식으로 제거하고,
    상기 ADC의 입력 오프셋 전류에 대응하는 제2 오프셋을 디지털 방식으로 제거하고,
    상기 제1 복수의 디지털 신호에 기초하여 제1 디지털 값을 결정하고,
    상기 제2 복수의 디지털 신호에 기초하여 제2 디지털 값을 결정하고,
    상기 제1 디지털 값 및 상기 제2 디지털 값에 기초하여 전압 비율을 계산하도록 구성되는
    전압 측정 시스템.
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