JP2012249007A - 出力回路及びそのドライブ能力テスト方法。 - Google Patents

Abstract

【課題】容量性負荷が外部端子に接続されている場合でも、出力バッファのドライブ能力の診断が可能な出力回路とテスト方法を提供する。
【解決手段】外部負荷が接続される第１、第２の外部端子と、前記第１、第２の外部端子に接続される前記外部負荷を駆動する出力バッファ部と、第１の制御信号に応じてオン状態となることで、前記第１、第２の外部端子を導通させるスイッチ部と、テスト時において、前記出力バッファ部により、前記第１、第２の外部端子に対して互いに逆相の信号を出力させ、且つ、前記第１の制御信号により前記スイッチ回路をオン状態とするテスト制御部と、を有する出力回路。
【選択図】図１

Description

本発明は、出力回路及びそのドライブ能力テスト方法に関する。

製品システムに組み込まれた半導体集積回路における出力バッファ回路の出力テストは、半導体集積回路のデバイスベンダ側でなく、通常、ユーザー側で行われる。このため、システムとしての自己診断機能は、ユーザー側の設計に任されている。このため、静電気や過電圧、過電流印加、熱ストレス等による出力バッファ回路の故障であっても、ユーザー側で故障の判断できない場合がある。この場合、当該故障した半導体集積回路をデバイスベンダ側に返却し、デバイスベンダ側においてテスタで測定し、不具合を特定するまで、その故障原因が不明である場合多い。

半導体集積回路のテスト手段として、特許文献１のような従来技術がある。特許文献１に記載される技術は、ＬＳＩ間をワイヤードオアで接続されるバスの出力ドライバに関するものであり、出力バッファのインピーダンスに等しい内部終端抵抗かどうかをテストする手段を有する。

図１８に特許文献１の入出力バッファ１の構成を示す。図１８に示すように、入出力バッファ１は、外部端子ＯＵＴと、出力バッファ部１０のトランジスタ群１１、１２と、前記出力バッファ部１０の出力インピーダンスと等しいオン抵抗を実現するトランジスタ群２１、２２と、前記トランジスタ群２１、２２のオン、オフ状態を制御する制御回路３０とを有する。

制御回路３０は、トランジスタ群２１、２２を制御し、外部端子ＯＵＴに接続される外部半導体集積回路の入出力バッファが接続されている場合と等価の状態を形成することで、入出力バッファ１のテストを可能とする。

特開平１０−２８５０１２号公報

従来技術である入出力バッファ１では、入出力バッファのドライブ能力を診断することが可能であるが、抵抗性の負荷が接続される状態を対象とする場合に限られている。このため、容量性負荷が外部端子ＯＵＴに接続されている場合は測定対象外のため、出力バッファのドライブ能力の診断に対応することができない問題があった。

本発明は、外部負荷が接続される第１、第２の外部端子と、前記第１、第２の外部端子に接続される前記外部負荷を駆動する出力バッファ部と、第１の制御信号に応じてオン状態となることで、前記第１、第２の外部端子を導通させるスイッチ部と、テスト時において、前記出力バッファ部により、前記第１、第２の外部端子に対して互いに逆相の信号を出力させ、且つ、前記第１の制御信号により前記スイッチ回路をオン状態とするテスト制御部と、を有する出力回路である。

本発明は、テスト時においてオン状態のスイッチ部が第１、第２の外部端子を導通させることができる。つまり、出力バッファ部の正相出力側（例えば第１の外部端子側）と逆相出力側（例えば第２の外部端子側）で導通することになる。この第１、第２の外部端子が導通した状態で、第１、第２の外部端子の間の電圧を測定することで、当該半導体集積回路のドライブ能力が判定可能となる。

本発明は、外部端子に接続される負荷が容量性負荷であったとしても、出力バッファ部のドライブ能力の判定が可能となる。

実施の形態１にかかる半導体集積装置（ＬＳＩ）の構成である。 実施の形態１にかかる出力回路及びその周辺回路の構成である。 実施の形態１にかかるバッファアンプの構成である。 実施の形態１にかかるスイッチ回路の構成である。 実施の形態１にかかる半導体集積装置の動作フローチャートである。 実施の形態１にかかる半導体集積装置の動作タイミングチャートである。 実施の形態１にかかる半導体集積装置の動作タイミングチャートである。 実施の形態２にかかる半導体集積装置（ＬＳＩ）の構成である。 実施の形態２にかかる出力回路及びその周辺回路の構成である。 実施の形態２にかかるスイッチ回路の構成である。 実施の形態２にかかる半導体集積装置の動作フローチャートである。 実施の形態２にかかる半導体集積装置の動作タイミングチャートである。 実施の形態３にかかる半導体集積装置（ＬＳＩ）の構成である。 実施の形態３にかかる出力回路及びその周辺回路の構成である。 実施の形態３にかかるＬＶＤＳバッファアンプの構成である。 実施の形態３にかかる半導体集積装置の動作フローチャートである。 実施の形態３にかかる半導体集積装置の動作フローチャートである。 従来の出力回路の構成である。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態１にかかる出力回路１００を使用する半導体集積回路ＬＳＩ１のブロック構成を示す。

半導体集積回路ＬＳＩ１は、出力回路１００と、内部コア回路１０４とを有する。出力回路１００は、出力バッファ回路１０１と、測定部１０２と、テスト制御部１０３とを有する。

内部コア回路１０４は、デジタルロジック回路であり、ＣＰＵ、ＲＡＭ（メインメモリ）、ＲＯＭ等を有する。内部コア回路１０４で処理されたデータが、他のＬＳＩへ送信される場合、内部コア回路１０４からのデータ信号Ｄ１、Ｄ２が出力バッファ回路１０１へ送られ、バッファリング後に送信信号Ｓ１、Ｓ２として出力端子ＯＵＴ１、ＯＵＴ２から他のＬＳＩに送信される。送信信号Ｓ１、Ｓ２は、それぞれ出力端子ＯＵＴ１、ＯＵＴ２に接続される基板配線を経て他のＬＳＩに伝達される。

内部コア回路１０４は、ユーザーがプログラミング等で任意に動作の設定が可能であり、当然、他のＬＳＩに送信するためのデータ信号Ｄ１、Ｄ２の値も任意である。なお、本明細書において、これ以降、内部コア回路１０４から任意のデータ信号が出力される状態を「通常動作モード」と称す。また、この通常動作モードの他に、後述する出力バッファ回路１０１をテストする状態があり、この状態を「テストモード」と称す。

また、内部コア回路１０４からのリセット信号ＲＳＴにより、出力回路１００のシステムリセットを行うことが可能である。

出力バッファ回路１０１は、通常動作モード時には、内部コア回路１０４からのデータ信号Ｄ１、Ｄ２をバッファリングし、送信信号Ｓ１、Ｓ２として出力端子ＯＵＴ１、ＯＵＴ２へ出力する。また、テストモード時には、後述するテスト制御部１０３からのテスト制御信号Ｓｃｎｔ１、Ｓｃｎｔ２に応じて、送信信号Ｓ１、Ｓ２の一方を「１」（ハイレベル）、他方を「０」（ロウレベル）にする。

図２に出力バッファ回路１０１の更に詳細な構成、及び、測定部１０２、テスト制御部１０３との接続関係を示す。図２に示すように、出力バッファ回路１０１は、バッファアンプＡＭＰ１、ＡＭＰ２と、スイッチ回路ＳＷ１と、セレクタＳＥＬ１、ＳＥＬ２とを有する。

セレクタＳＥＬ１は、内部コア回路１０４からのデータ信号Ｄ１と、テスト制御部Ｓｃｎｔ１（第１の制御信号）のいずれか一方を、テスト制御信号Ｓｃｎｔ３（セレクタ切り替え制御信号）の値に応じて選択し、選択信号Ｓｓｅｌ１として出力する。例えば、テスト制御信号Ｓｃｎｔ３が、「１」（ハイレベル）の場合、データ信号Ｄ１を選択し、「０」（ロウレベル）の場合、テスト制御信号Ｓｃｎｔ１を選択する。

セレクタＳＥＬ２は、内部コア回路１０４からのデータ信号Ｄ２と、テスト制御部Ｓｃｎｔ２（第２の制御信号）のいずれか一方を、テスト制御信号Ｓｃｎｔ３の値に応じて選択し、選択信号Ｓｓｅｌ２として出力する。例えば、テスト制御信号Ｓｃｎｔ３が、「１」（ハイレベル）の場合、データ信号Ｄ２を選択し、「０」（ロウレベル）の場合、テスト制御信号Ｓｃｎｔ２を選択する。

バッファアンプＡＭＰ１は、セレクタＳＥＬ１の選択した選択信号Ｓｓｅｌ１を増幅し、送信信号Ｓ１として出力端子ＯＵＴ１へ出力する。なお、バッファアンプＡＭＰ１が出力する電圧をＶ１とする。図３にバッファアンプＡＭＰ１の構成の一例を示す。図３に示すように、バッファアンプＡＭＰ１は、インバータ回路ＩＶ１と、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１とを有する。

ＰＭＯＳトランジスタＭＰ１は、ソースが電源端子ＶＤＤ、ドレインがノードＮ１に接続される。ＮＭＯＳトランジスタＭＮ１は、ドレインがノードＮ１、ソースが接地端子ＧＮＤに接続される。ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１のゲートは共に、インバータ回路ＩＶ１の出力に接続される。

インバータ回路ＩＶ１は、セレクタＳＥＬ１の選択した選択信号Ｓｓｅｌ１を入力し、反転信号をＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１のゲートに出力する。

例えば、選択信号Ｓｓｅｌ１が「１」（ハイレベル）である場合、ＰＭＯＳトランジスタＭＰ１がオン、ＮＭＯＳトランジスタＭＮ１がオフとなり、バッファアンプＡＭＰ１の出力電圧Ｖ１は電源電圧ＶＤＤ（送信信号Ｓ１がハイレベル）となる。逆に、選択信号Ｓｓｅｌ１が「０」（ロウレベル）である場合、ＰＭＯＳトランジスタＭＰ１がオフ、ＮＭＯＳトランジスタＭＮ１がオンとなり、バッファアンプＡＭＰ１の出力電圧Ｖ１は接地電圧ＧＮＤ（送信信号Ｓ１がロウレベル）となる。

バッファアンプＡＭＰ２は、セレクタＳＥＬ２の選択した選択信号Ｓｓｅｌ２を増幅し、送信信号Ｓ２として出力端子ＯＵＴ１へ出力する。なお、バッファアンプＡＭＰ２が出力する電圧をＶ２とする。また、バッファアンプＡＭＰ２の構成及び動作は、バッファアンプＡＭＰ１と基本的に同様であるため、ここでの説明は省略する。

スイッチ回路ＳＷ１は、出力端子ＯＵＴ１とＯＵＴ２との間に接続される。スイッチ回路ＳＷ１は、テスト制御信号Ｓｃｎｔ４（スイッチ制御信号）に応じてオンする場合、出力端子ＯＵＴ１とＯＵＴ２間を電気的に接続（導通状態）し、オフする場合、出力端子ＯＵＴ１とＯＵＴ２間を電気的に遮断（非導通状態）する。例えば、テスト制御信号Ｓｃｎｔ４が、「１」（ハイレベル）の場合、オン状態、「０」（ロウレベル）の場合、オフ状態となる。ここで、スイッチ回路ＳＷ１がオンした場合、出力端子ＯＵＴ１とＯＵＴ２との間が電気的に接続され、電圧Ｖ１とＶ２との中間の電圧となる。この電圧を以降では、Ｖｃｏｍと称す。

図４にスイッチ回路ＳＷ１の構成の一例を示す。図４に示すように、スイッチ回路ＳＷ１は、インバータ回路ＩＶ２と、トランスファーゲートＴＧ１とを有する。インバータ回路ＩＶ２は、テスト制御信号Ｓｃｎｔ４の反転信号を出力する。トランスファーゲートＴＧ１は、出力端子ＯＵＴ１、ＯＵＴ２間に接続され、テスト制御信号Ｓｃｎｔ４と、インバータ回路ＩＶ２から出力されるテスト制御信号Ｓｃｎｔ４の反転信号に応じて導通、非導通が制御される。

測定部１０２は、スイッチ回路ＳＷ１がオン時の電圧Ｖｃｏｍを測定して、そのときのアナログ電圧情報をデジタル値に変換し、測定データとして記憶する。測定部１０２は、アナログ−デジタル変換回路（ＡＤコンバータ）ＡＤＣ１と、レジスタメモリＲＥＧ１とを有する。ＡＤコンバータＡＤＣ１は、スイッチ回路ＳＷ１がオン時の電圧Ｖｃｏｍをデジタル値に変換する。レジスタメモリＲＥＧ１は、ＡＤコンバータＡＤＣ１からのデジタル測定値を測定データとして記憶する。なお、レジスタメモリＲＥＧ１は、複数のデジタル測定データを記憶することができる。本例では、レジスタメモリＲＥＧ１は、２個のデジタル測定データをＤＶ１、ＤＶ２として記憶することができる。

テスト制御部１０３は、テストモード時に、テスト制御信号Ｓｃｎｔ１〜Ｓｃｎｔ４により、出力バッファ回路１０１のドライブ能力を判定する。より詳細には、まず、テスト制御信号Ｓｃｎｔ１〜Ｓｃｎｔ３により、バッファアンプＡＭＰ１、ＡＭＰ２の一方の出力をハイレベル、他方の出力をロウレベルとする。このとき、テスト制御信号Ｓｃｎｔ４によりスイッチ回路ＳＷ１をオン状態とし、測定部１０２に電圧Ｖｃｏｍを測定させる。そして、測定部１０２の測定結果（測定データＤＶ１、ＤＶ２）が所定範囲（以後、規定値と称す）であるかどうかを判定し、出力バッファ回路１０１のバッファアンプＡＭＰ１、ＡＭＰ２のドライブ能力を判定する。なお、この規定値は、電源電圧ＶＤＤの値と、スイッチ回路ＳＷ１、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のオン抵抗から導くことができる。但し、上記オン抵抗のプロセスばらつきを考慮し、この規定値が設定されることに注意する。

なお、テスト制御部１０３の機能を内部コア回路１０３が有していてもよい。

次に、本実施の形態１にかかる出力回路１００の動作について説明する。図５に出力回路１００の動作フローチャートを示す。なお、本動作フローチャートは、特に断らない限りテスト制御部１０３による出力回路１００の制御フローである。

図５に示すように、まず、リセット信号ＲＳＴにより、出力回路１００のシステムリセットを行う（Ｓ１０１）。次に、テストモードを開始しない場合（Ｓ１０２ＮＯ）では、通常動作モードを行うための通常のリセット処理（Ｓ１１１）を行い、その後、通常動作モードとなる（Ｓ１１２）。

一方、テストモードを開始する場合（Ｓ１０２ＹＥＳ）、テスト制御信号Ｓｃｎｔ４により、スイッチ回路ＳＷ１がオン状態となり（Ｓ１０３）、出力端子ＯＵＴ１、ＯＵＴ２が電気的に接続される。

次に、テスト制御部１０３から、値が「１」のテスト制御信号Ｓｃｎｔ１と、値が「０」のテスト制御信号Ｓｃｎｔ２が出力される。更に、テスト制御信号Ｓｃｎｔ３に応じて、セレクタＳＥＬ１、ＳＥＬ２が、それぞれ上記テスト制御信号Ｓｃｎｔ１、Ｓｃｎｔ２を選択し、選択信号Ｓｓｅｌ１、Ｓｓｅｌ２として出力する。このため、バッファアンプＡＭＰ１が「１」（ハイレベル）を出力、つまり出力電圧Ｖ１が電源電圧ＶＤＤとなり、且つ、バッファアンプＡＭＰ２が「０」（ロウレベル）を出力、つまり出力電圧Ｖ２が接地電圧ＧＮＤとなる（Ｓ１０４）。

次に、測定部１０２のＡＤコンバータＡＤＣ１が、電圧Ｖ１、Ｖ２の中間電圧Ｖｃｏｍを測定する。そして、レジスタメモリＲＥＧ１が、その測定結果をデジタル測定データＤＶ１として記憶する（Ｓ１０５）。

次に、テスト制御部１０３から、値が「０」のテスト制御信号Ｓｃｎｔ１と、値が「１」のテスト制御信号Ｓｃｎｔ２が出力される。このため、バッファアンプＡＭＰ１が「０」（ロウレベル）を出力、つまり出力電圧Ｖ１が接地電圧ＧＮＤとなり、且つ、バッファアンプＡＭＰ２が「１」（ハイレベル）を出力、つまり出力電圧Ｖ２が電源電圧ＶＤＤとなる（Ｓ１０６）。

次に、測定部１０２のＡＤコンバータＡＤＣ１が、電圧Ｖ１、Ｖ２の中間電圧Ｖｃｏｍを測定する。そして、レジスタメモリＲＥＧ１が、その測定結果をデジタル測定データＤＶ２として記憶する（Ｓ１０７）。

次に、レジスタメモリＲＥＧ１が記憶しているデジタル測定データＤＶ１、ＤＶ２が所定の電圧範囲（規格値）に入っているかどうかを判定する。デジタル測定データＤＶ１、ＤＶ２が所定の電圧範囲（規格値）に入っている場合、バッファアンプＡＭＰ１、ＡＭＰ２のドライブ能力が正常であると判定し、所定の電圧範囲（規格値）から外れている場合、ドライブ能力に異常があると判定する（Ｓ１０８）。

次に、テスト制御信号Ｓｃｎｔ４により、スイッチ回路ＳＷ１がオフ状態となり（Ｓ１０９）、出力端子ＯＵＴ１、ＯＵＴ２が電気的に遮断される。

次に、テスト制御信号Ｓｃｎｔ３に応じて、セレクタＳＥＬ１、ＳＥＬ２が、それぞれ内部コア回路１０４からのデータ信号Ｄ１、Ｄ２を選択するように設定する（Ｓ１１０）。

次に、通常のリセット処理（Ｓ１１１）を行い、その後、通常動作モードへ移行する（Ｓ１１２）。

なお、上記ステップＳ１０８は、特にテスト制御部１０３が行わなくてもよく、内部コア回路１０４が行ってもよい。また、バッファアンプＡＭＰ１、ＡＭＰ２のドライブ能力の判定は、レジスタメモリＲＥＧ１が記憶しているデジタル測定データＤＶ１、ＤＶ２の値が確定後であればいつでもよい。このため、判定ステップであるＳ１０８が、特に図５のようにステップＳ１０７とＳ１０９の間でなくてもよく、デジタル測定データＤＶ１、ＤＶ２の値が確定以降のステップであればいつでもよい。以上が出力回路１００の動作フローの説明である。

次に、図６、図７に出力回路１００の動作タイミングチャートを示す。図６は出力バッファ回路１０１のドライブ能力が正常な場合、図７は出力バッファ回路１０１のドライブ能力に異常がある場合を想定する。

まず、図６に示すように、リセット信号ＲＳＴパルスが入力され、出力回路１００のシステムリセットが行われる。

リセット後、時刻ｔ１にテストモードが開始される。テスト制御部１０３のテスト制御信号Ｓｃｎｔ１〜Ｓｃｎｔ３に応じて、バッファアンプＡＭＰ１が電源電圧ＶＤＤ（ハイレベル）、バッファアンプＡＭＰ２が接地電圧ＧＮＤ（ロウレベル）を出力する。また、テスト制御信号Ｓｃｎｔ４に応じて、スイッチ回路ＳＷ１がオン状態となる。

この状態では、電源電圧ＶＤＤが、バッファアンプＡＭＰ１のＰＭＯＳトランジスタＭＰ１のオン抵抗の電圧降下、スイッチ回路ＳＷ１の電圧降下、バッファアンプＡＭＰ２のＮＭＯＳトランジスタＭＮ１のオン抵抗の電圧降下により分圧され、電圧Ｖｃｏｍが生成される。この電圧Ｖｃｏｍが時刻ｔ２までに、ＡＤコンバータＡＤＣ１で測定され、レジスタメモリＲＥＧ１に測定データＤＶ１として記憶される。

次に、時刻ｔ２に、テスト制御部１０３のテスト制御信号Ｓｃｎｔ１〜Ｓｃｎｔ３に応じて、バッファアンプＡＭＰ１が接地電圧ＧＮＤ（ロウレベル）、バッファアンプＡＭＰ２が電源電圧ＶＤＤ（ハイレベル）を出力する。

この状態では、電源電圧ＶＤＤが、バッファアンプＡＭＰ１のＮＭＯＳトランジスタＭＮ１のオン抵抗の電圧降下、スイッチ回路ＳＷ１の電圧降下、バッファアンプＡＭＰ２のＰＭＯＳトランジスタＭＰ１のオン抵抗の電圧降下により分圧され、電圧Ｖｃｏｍが生成される。この電圧Ｖｃｏｍが時刻ｔ３までに、ＡＤコンバータＡＤＣ１で測定され、レジスタメモリＲＥＧ１に測定データＤＶ２として記憶される。

次に、時刻ｔ３に、テスト制御部１０３のテスト制御信号Ｓｃｎｔ４に応じて、スイッチ回路ＳＷ１がオフ状態となる。また、テスト制御部１０３のテスト制御信号Ｓｃｎｔ３に応じて、バッファアンプＡＭＰ１、ＡＭＰ２の入力が、データ信号Ｄ１、Ｄ２側に切り替わる。そして、時刻ｔ３以降に、テスト制御部１０３もしくは内部コア回路１０４において、測定データＤＶ１、ＤＶ２の値に応じて出力バッファ回路１０１のドライブ能力の判定が行われる。図６の場合では、測定データＤＶ１、ＤＶ２の値が規定値の範囲内に収まっており、出力バッファ回路１０１のドライブ能力が正常であると判定される。なお、時刻ｔ３以降に、内部コア回路１０４からデータ信号Ｄ１、Ｄ２が出力されない場合は、バッファアンプＡＭＰ１、ＡＭＰ２の出力が不定となる。

次に、出力バッファ回路１０１のドライブ能力に異常がある場合を説明する。基本的に図６と同様の動作タイミングチャートとなっているが、出力バッファ回路１０１のドライブ能力に異常があるため、時刻ｔ１〜ｔ２のＶｃｏｍが規定値の範囲から外れている。この電圧Ｖｃｏｍの値がＡＤコンバータＡＤＣ１で測定され、レジスタメモリＲＥＧ１に測定データＤＶ１として記憶される。

そして、時刻ｔ３以降に、テスト制御部１０３もしくは内部コア回路１０４において、測定データＤＶ１、ＤＶ２の値に応じて出力バッファ回路１０１のドライブ能力の判定が行われる。図７の場合では、測定データＤＶ２の値が規定値の範囲内に収まっているが、測定データＤＶ１の値が規定値の範囲から外れることになり、出力バッファ回路１０１のドライブ能力に異常があると判定される。

なお、スイッチ回路ＳＷ１の不具合により、測定データＤＶ１の値が規定値の範囲から外れる場合も考えられるが、測定データＤＶ２の値が規定値の範囲内に収まっているため、スイッチ回路ＳＷ１における不具合発生の可能性を除外することができる。

以上が、本実施の形態１にかかる出力回路１００の動作の説明である。ここで、図１８のような従来技術では、入出力バッファのドライブ能力を診断することが可能であったが、抵抗性の負荷が接続される状態を対象とする場合に限られている。このため、容量性負荷が外部端子ＯＵＴに接続されている場合は測定対象外のため、出力バッファのドライブ能力の診断に対応することができないという問題があった。

しかし、本実施の形態１にかかる出力回路１００では、図１に示すように、出力端子ＯＵＴ１、ＯＵＴ２に容量性負荷が接続されている場合であっても、出力バッファ回路１０１のドライブ能力の判定が可能である。これは、テストモード時に、出力バッファ回路１０１において、逆位相出力するバッファアンプＡＭＰ１、ＡＭＰ２の出力端同士をスイッチ回路ＳＷ１で導通させ、分圧電圧を測定する。この測定した電圧が規定の範囲に収まっている場合、バッファアンプＡＭＰ１、ＡＭＰ２のドライブ能力が正常である、または、規定の範囲から外れた場合、ドライブ能力に異常があると判定される。よって、本実施の形態１にかかる出力回路１００では、出力端子ＯＵＴ１、ＯＵＴ２に終端抵抗が接続されない、もしくは、容量性負荷が接続されている場合であっても、出力バッファ回路１０１のドライブ能力の判定が可能である。

このため、図１に示すように、ＬＳＩ１がボードに接続され、出力端子ＯＵＴ１、ＯＵＴ２に容量性負荷が接続されている場合であっても、上記テストを行うことができ、出力回路１００のドライブ能力の判定が可能である。これには、特殊なテスタを用いる必要が無く、本ＬＳＩ１を使用するユーザー側でも判定可能であり、不具合の特定期間を短縮することが可能である。

また、上記のように出力端子ＯＵＴ１、ＯＵＴ２に終端抵抗が接続されない場合であっても出力バッファ回路１０１のドライブ能力の判定が可能であるため、不具合検査だけでなく、製品出荷テストにも利用可能である。このことにより、出力端子ＯＵＴ１、ＯＵＴ２にテスト用の負荷を接続する工程が省略できる。また、テスト設備の簡素化も可能となり、テストコストを削減することができるメリットがある。

また、上述した実施の形態では、説明の簡略化のため測定対象のバッファアンプを２個に限定しているが、図１、図２のように２個を一対として構成することで、バッファアンプの数を４個、６個、８個・・・と、偶数倍で拡張してもよい。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図８に本実施の形態２にかかる出力回路２００を使用する半導体集積回路ＬＳＩ２のブロック構成を示す。

半導体集積回路ＬＳＩ２は、出力回路２００と、内部コア回路１０４とを有する。出力回路２００は、出力バッファ回路２０１と、測定部１０２と、テスト制御部１０３とを有する。更に、図９に出力バッファ回路２０１の詳細な構成、及び、測定部１０２、テスト制御部１０３との接続関係を示す。図９に示すように、出力バッファ回路２０１は、バッファアンプＡＭＰ１、ＡＭＰ２と、スイッチ回路ＳＷ２と、セレクタＳＥＬ１、ＳＥＬ２とを有する。

なお、図８、図９に示された符号のうち、図１、図２と同じ符号を付した構成は、図１、図２と同じか又は類似の構成を示している。実施の形態１と異なるのは、スイッチ回路ＳＷ１がＳＷ２に置き換えられ、そのスイッチ回路ＳＷ２がテスト制御部１０３のテスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２により制御される。また、ＡＤコンバータＡＤＣ１の測定する電圧Ｖｃｏｍがスイッチ回路ＳＷ２経由となっている点である。よって、本実施の形態２では、その相違する部分を中心に説明し、その他実施の形態１と同様の構成の説明は省略する。

スイッチ回路ＳＷ２は、出力端子ＯＵＴ１とＯＵＴ２との間に接続される。スイッチ回路ＳＷ２は、スイッチ回路ＳＷ２１、ＳＷ２２を有する。

スイッチ回路ＳＷ２１は、出力端子ＯＵＴ１とノードＮ２１との間に接続され、テスト制御部１０３のテスト制御信号Ｓｃｎｔ２１に応じてオン、オフが制御される。スイッチ回路ＳＷ２１は、テスト制御信号Ｓｃｎｔ２１に応じてオンする場合、出力端子ＯＵＴ１とノードＮ２１との間を電気的に接続（導通状態）し、オフする場合、出力端子ＯＵＴ１とノードＮ２１との間を電気的に遮断（非導通状態）する。例えば、テスト制御信号Ｓｃｎｔ２１が、「１」（ハイレベル）の場合、オン状態、「０」（ロウレベル）の場合、オフ状態となる。

スイッチ回路ＳＷ２２は、出力端子ＯＵＴ２とノードＮ２１との間に接続され、テスト制御部１０３のテスト制御信号Ｓｃｎｔ２２に応じてオン、オフが制御される。スイッチ回路ＳＷ２２は、テスト制御信号Ｓｃｎｔ２２に応じてオンする場合、出力端子ＯＵＴ２とノードＮ２１との間を電気的に接続（導通状態）し、オフする場合、出力端子ＯＵＴ２とノードＮ２１との間を電気的に遮断（非導通状態）する。例えば、テスト制御信号Ｓｃｎｔ２２が、「１」（ハイレベル）の場合、オン状態、「０」（ロウレベル）の場合、オフ状態となる。

図１０にスイッチ回路ＳＷ２の詳細な構成の一例を示す。図１０に示すように、スイッチ回路ＳＷ２１は、インバータ回路ＩＶ２１と、トランスファーゲートＴＧ２１とを有する。また、スイッチ回路ＳＷ２２は、インバータ回路ＩＶ２２と、トランスファーゲートＴＧ２２とを有する。

インバータ回路ＩＶ２１は、テスト制御信号Ｓｃｎｔ２１の反転信号を出力する。トランスファーゲートＴＧ２１は、出力端子ＯＵＴ１とノードＮ２１との間に接続され、テスト制御信号Ｓｃｎｔ２１と、インバータ回路ＩＶ２１から出力されるテスト制御信号Ｓｃｎｔ２１の反転信号に応じて導通、非導通が制御される。

インバータ回路ＩＶ２２は、テスト制御信号Ｓｃｎｔ２２の反転信号を出力する。トランスファーゲートＴＧ２２は、出力端子ＯＵＴ２とノードＮ２１との間に接続され、テスト制御信号Ｓｃｎｔ２２と、インバータ回路ＩＶ２２から出力されるテスト制御信号Ｓｃｎｔ２２の反転信号に応じて導通、非導通が制御される。

なお、テスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２に応じて、スイッチ回路ＳＷ２１、ＳＷ２２が共にオンした場合、出力端子ＯＵＴ１とＯＵＴ２との間が電気的に接続される。このため、ノードＮ２１の電圧は、電圧Ｖ１とＶ２との中間電圧となる。この中間電圧を以降では、Ｖｃｏｍと称す。電圧Ｖｃｏｍは、スイッチ回路ＳＷ２１、ＳＷ２２のオン抵抗、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のオン抵抗により、電源電圧ＶＤＤを分圧した値となる。

測定部１０２のＡＤコンバータＡＤＣ１は、ノードＮ２１の電圧Ｖｃｏｍをデジタル値に変換する。

テスト制御部１０３は、実施の形態１のテスト制御信号Ｓｃｎｔ４の代わりに、テスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２を出力する。基本的に、テスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２によりスイッチ回路ＳＷ２１、ＳＷ２２を同時に、オン、オフするよう制御するが、スイッチ回路ＳＷ２１、ＳＷ２２を個別にオン、オフすることも可能である。

次に、本実施の形態２にかかる出力回路２００の動作について説明する。図１１に出力回路２００の動作フローチャートを示す。基本的に、実施の形態１の図５と同様な動作フローとなっているが、ステップＳ２０３、Ｓ２０９で、スイッチ回路ＳＷ２１、ＳＷ２２がテスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２によりオン、オフされる点が異なる。

図１１に示すように、まず、リセット信号ＲＳＴにより出力回路２００のシステムリセットを行う（Ｓ２０１）。次に、テストモードを開始しない場合（Ｓ２０２ＮＯ）では、通常動作モードを行うための通常のリセット処理（Ｓ２１１）を行い、その後、通常動作モードとなる（Ｓ２１２）。

一方、テストモードを開始する場合（Ｓ２０２ＹＥＳ）、テスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２により、スイッチ回路ＳＷ２１、ＳＷ２２が共にオン状態となり（Ｓ２０３）、出力端子ＯＵＴ１、ＯＵＴ２とノードＮ２１とが電気的に接続される。

次に、テスト制御部１０３から、値が「１」のテスト制御信号Ｓｃｎｔ１と、値が「０」のテスト制御信号Ｓｃｎｔ２が出力される。更に、テスト制御信号Ｓｃｎｔ３に応じて、セレクタＳＥＬ１、ＳＥＬ２が、それぞれ上記テスト制御信号Ｓｃｎｔ１、Ｓｃｎｔ２を選択し、選択信号Ｓｓｅｌ１、Ｓｓｅｌ２として出力する。このため、バッファアンプＡＭＰ１が「１」（ハイレベル）を出力、つまり出力電圧Ｖ１が電源電圧ＶＤＤとなり、且つ、バッファアンプＡＭＰ２が「０」（ロウレベル）を出力、つまり出力電圧Ｖ２が接地電圧ＧＮＤとなる（Ｓ２０４）。

次に、測定部１０２のＡＤコンバータＡＤＣ１が、ノードＮ２１の電圧Ｖｃｏｍを測定する。そして、レジスタメモリＲＥＧ１が、その測定結果をデジタル測定データＤＶ１として記憶する（Ｓ２０５）。

次に、テスト制御部１０３から、値が「０」のテスト制御信号Ｓｃｎｔ１と、値が「１」のテスト制御信号Ｓｃｎｔ２が出力される。このため、バッファアンプＡＭＰ１が「０」（ロウレベル）を出力、つまり出力電圧Ｖ１が接地電圧ＧＮＤとなり、且つ、バッファアンプＡＭＰ２が「１」（ハイレベル）を出力、つまり出力電圧Ｖ２が電源電圧ＶＤＤとなる（Ｓ２０６）。

次に、測定部１０２のＡＤコンバータＡＤＣ１が、ノードＮ２１の電圧Ｖｃｏｍを測定する。そして、レジスタメモリＲＥＧ１が、その測定結果をデジタル測定データＤＶ２として記憶する（Ｓ２０７）。

次に、レジスタメモリＲＥＧ１が記憶しているデジタル測定データＤＶ１、ＤＶ２が所定の電圧範囲（規格値）に入っているかどうかを判定する。デジタル測定データＤＶ１、ＤＶ２が所定の電圧範囲（規格値）に入っている場合、バッファアンプＡＭＰ１、ＡＭＰ２のドライブ能力が正常であると判定し、所定の電圧範囲（規格値）から外れている場合、ドライブ能力に異常があると判定する（Ｓ２０８）。

次に、テスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２により、スイッチ回路ＳＷ２１、ＳＷ２２が共にオフ状態となり（Ｓ２０９）、出力端子ＯＵＴ１、ＯＵＴ２とノードＮ２１とがそれぞれ電気的に遮断される。

次に、テスト制御信号Ｓｃｎｔ３に応じて、セレクタＳＥＬ１、ＳＥＬ２が、それぞれ内部コア回路１０４からのデータ信号Ｄ１、Ｄ２を選択するように設定する（Ｓ２１０）。

次に、通常のリセット処理（Ｓ２１１）を行い、その後、通常動作モードへ移行する（Ｓ１１２）。

なお、実施の形態１と同様、上記ステップＳ２０８は、特にテスト制御部１０３が行わなくてもよく、内部コア回路１０４が行ってもよい。また、バッファアンプＡＭＰ１、ＡＭＰ２のドライブ能力の判定は、レジスタメモリＲＥＧ１が記憶しているデジタル測定データＤＶ１、ＤＶ２の値が確定後であればいつでもよい。このため、判定ステップであるＳ２０８が、特に図１１のようにステップＳ２０７とＳ２０９の間でなくてもよく、デジタル測定データＤＶ１、ＤＶ２の値が確定以降のステップであればいつでもよい。以上が出力回路２００の動作フローの説明である。

次に、図１２に出力回路２００の動作タイミングチャートを示す。図１２は出力バッファ回路１０１のドライブ能力が正常な場合を想定する。

まず、図１２に示すように、リセット信号ＲＳＴパルスが入力され、出力回路２００のシステムリセットが行われる。

リセット後、時刻ｔ１にテストモードが開始される。テスト制御部１０３のテスト制御信号Ｓｃｎｔ１〜Ｓｃｎｔ３に応じて、バッファアンプＡＭＰ１が電源電圧ＶＤＤ（ハイレベル）、バッファアンプＡＭＰ２が接地電圧ＧＮＤ（ロウレベル）を出力する。また、テスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２に応じて、それぞれスイッチ回路ＳＷ２１、ＳＷ２２がオン状態となる。

この状態では、電源電圧ＶＤＤが、バッファアンプＡＭＰ１のＰＭＯＳトランジスタＭＰ１のオン抵抗の電圧降下、スイッチ回路ＳＷ２１の電圧降下、スイッチ回路ＳＷ２２の電圧降下、バッファアンプＡＭＰ２のＮＭＯＳトランジスタＭＮ１のオン抵抗の電圧降下により分圧され、ノードＮ２１に電圧Ｖｃｏｍが生成される。この電圧Ｖｃｏｍが時刻ｔ２までに、ＡＤコンバータＡＤＣ１で測定され、レジスタメモリＲＥＧ１に測定データＤＶ１として記憶される。

次に、時刻ｔ２に、テスト制御部１０３のテスト制御信号Ｓｃｎｔ１〜Ｓｃｎｔ３に応じて、バッファアンプＡＭＰ１が接地電圧ＧＮＤ（ロウレベル）、バッファアンプＡＭＰ２が電源電圧ＶＤＤ（ハイレベル）を出力する。

この状態では、電源電圧ＶＤＤが、バッファアンプＡＭＰ１のＮＭＯＳトランジスタＭＮ１のオン抵抗の電圧降下、スイッチ回路ＳＷ２１の電圧降下、スイッチ回路ＳＷ２２の電圧降下、バッファアンプＡＭＰ２のＰＭＯＳトランジスタＭＰ１のオン抵抗の電圧降下により分圧され、ノードＮ２１に電圧Ｖｃｏｍが生成される。この電圧Ｖｃｏｍが時刻ｔ３までに、ＡＤコンバータＡＤＣ１で測定され、レジスタメモリＲＥＧ１に測定データＤＶ２として記憶される。

次に、時刻ｔ３に、テスト制御部１０３のテスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２に応じて、スイッチ回路ＳＷ２１、ＳＷ２２がオフ状態となる。また、テスト制御部１０３のテスト制御信号Ｓｃｎｔ３に応じて、バッファアンプＡＭＰ１、ＡＭＰ２の入力が、データ信号Ｄ１、Ｄ２側に切り替わる。そして、時刻ｔ３以降に、テスト制御部１０３もしくは内部コア回路１０４において、測定データＤＶ１、ＤＶ２の値に応じて出力バッファ回路１０１のドライブ能力の判定が行われる。

なお、出力バッファ回路１０１のドライブ能力に異常がある場合では、実施の形態１で示した図７と同様、電圧Ｖｃｏｍが規定値の範囲外となるだけであり、その他の信号波形は図１２と同様であるため、ここでは図及び説明を省略する。以上が、本実施の形態２にかかる出力回路２００の動作の説明である。

ここで、実施の形態１では、出力端子ＯＵＴ１、ＯＵＴ２間に１つのスイッチ回路（ＳＷ１）のみが存在しており、ＡＤコンバータＡＤＣ１が測定する電圧Ｖｃｏｍは、出力端子ＯＵＴ２側の電圧であった。このため、スイッチ回路ＳＷ１のオン抵抗が大きい場合、図６の時刻ｔ１〜ｔ２と、時刻ｔ２〜ｔ３との電圧Ｖｃｏｍの差がスイッチ回路ＳＷ１のオン抵抗の電圧降下分だけ大きくなってしまう。よって、バッファアンプＡＭＰ１、ＡＭＰ２のドライブ能力が正常な場合、電圧ＶｃｏｍがＶＤＤ／２付近にあるのが理想的だが、実施の形態１ではＶｃｏｍがスイッチ回路ＳＷ１のオン抵抗の電圧降下分だけ、接地電圧ＧＮＤ側（時刻ｔ１〜ｔ２）と、電源電圧ＶＤＤ側（時刻ｔ２〜ｔ３）とでずれてしまう。よって、電源電圧ＶＤＤが低い場合、正常規格値の範囲も狭くなってしまうため、バッファアンプＡＭＰ１、ＡＭＰ２のドライブ能力が正常であっても、電圧Ｖｃｏｍが規格範囲外と判定される虞がある。

しかし、本実施の形態２では、２つのスイッチ回路（ＳＷ２１、ＳＷ２２）が存在する。このため、スイッチ回路ＳＷ２１、ＳＷ２２を同様のトランジスタサイズで構成した場合、共にオン状態のときにノードＮ２１に印加される電圧Ｖｃｏｍが、ＶＤＤ／２付近となる。このため、低電源電圧ＶＤＤで正常規格範囲が狭くなっても、バッファアンプＡＭＰ１、ＡＭＰ２のドライブ能力が正常な場合では、電圧Ｖｃｏｍが規格値の範囲外と判定される虞を低減することができる。

また、スイッチ回路ＳＷ２１、ＳＷ２２は、テスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２により個別にオン、オフ制御が可能である。このため、一方のスイッチ回路をオン状態、他方をオフ状態とすることで、ＡＤコンバータＡＤＣ１にバッファアンプＡＭＰ１、ＡＭＰ２の一方だけの出力電圧を測定することが可能となる。よって、バッファアンプＡＭＰ１もしくはＡＭＰ２のハイレベル出力、ロウレベル出力を測定し、ノイズやトランジスタのオン抵抗の電圧降下を考慮した規格値の範囲内あるかどうかを判定できる。

例えば、スイッチ回路ＳＷ２１をオンとする場合、バッファアンプＡＭＰ１のハイレベル出力時の電圧Ｖ１が電源電圧ＶＤＤの１０％の規定される規格値の範囲であるか否かを判定することができる。この規定範囲よりも低い場合、出力端子ＯＵＴ１が接続される基板配線が接地短絡している場合が考えられる。更には、例えば、テスト制御信号Ｓｃｎｔ１の電圧レベルを変化させ、バッファアンプＡＭＰ１の出力電圧Ｖ１の値を連続的にＡＤコンバータＡＤＣ１で測定することで、バッファアンプＡＭＰ１のＡＣ波形を測定することも可能となる。

また、バッファアンプＡＭＰ１、ＡＭＰ２の出力がハイインピーダンス状態に制御可能である場合、バッファアンプＡＭＰ１出力をハイインピーダンス、スイッチ回路ＳＷ２１をオン、スイッチ回路ＳＷ２２をオフとすると、ノードＮ２１には、出力端子ＯＵＴ１及び出力端子ＯＵＴ１が接続される基板配線のオープン判定が可能となる。この場合、出力端子ＯＵＴ１及び基板配線がハイインピーダンスとなるため、ＡＤコンバータＡＤＣ１でノイズ波形を測定することが可能となる。

このように、スイッチ回路ＳＷ２１、ＳＷ２２は、テスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２により個別にオン、オフ制御が可能であるため、実施の形態１と比較して、測定対象を変更して様々な測定が可能となる。

発明の実施の形態３

以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。図１３に本実施の形態３にかかる出力回路３００を使用する半導体集積回路ＬＳＩ３のブロック構成を示す。本実施の形態３では、半導体集積回路ＬＳＩ３と接続される他のＬＳＩ間で、ＬＶＤＳ（Low-Voltage Differential Signaling）送信を行う場合を想定する。

半導体集積回路ＬＳＩ３は、出力回路３００と、内部コア回路１０４とを有する。出力回路３００は、出力バッファ回路３０１と、測定部１０２と、テスト制御部１０３とを有する。更に、図１４に出力バッファ回路３０１の詳細な構成、及び、測定部１０２、テスト制御部１０３との接続関係を示す。図１４に示すように、出力バッファ回路３０１は、ＬＶＤＳバッファアンプＬＶＤＳＡＭＰ１と、スイッチ回路ＳＷ２と、セレクタＳＥＬ１、ＳＥＬ２とを有する。

なお、図１３、図１４に示された符号のうち、図８、図９と同じ符号を付した構成は、図８、図９と同じか又は類似の構成を示している。実施の形態２と異なるのは、バッファアンプＡＭＰ１及びＡＭＰ２が、ＬＶＤＳバッファアンプＬＶＤＳＡＭＰ１に置き換えられている点である。よって、本実施の形態３では、その相違する部分を中心に説明し、その他実施の形態２と同様の構成の説明は省略する。

図１５に、ＬＶＤＳバッファアンプＬＶＤＳＡＭＰ１の構成の一例を示す。図１５に示すように、ＬＶＤＳバッファアンプＬＶＤＳＡＭＰ１は、ＰＭＯＳトランジスタＭＰ３１〜ＭＰ３３と、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３３とを有する。

ＰＭＯＳトランジスタＭＰ３３は、ソースが電源端子ＶＤＤ、ドレインがノードＮ３３に接続される。ＰＭＯＳトランジスタＭＰ３３のゲートには、所定の電圧Ｖｂ１が印加される。

ＰＭＯＳトランジスタＭＰ３１は、ソースがノードＮ３３、ドレインがノードＮ３１に接続される。ＮＭＯＳトランジスタＭＮ３１は、ドレインがノードＮ３１、ソースがノードＮ３３に接続される。ＰＭＯＳトランジスタＭＰ３１及びＮＭＯＳトランジスタＭＮ３１のゲートにはセレクタＳＥＬ１からの選択信号Ｓｓｅｌ１が入力される。

ＰＭＯＳトランジスタＭＰ３２は、ソースがノードＮ３３、ドレインがノードＮ３２に接続される。ＮＭＯＳトランジスタＭＮ３２は、ドレインがノードＮ３２、ソースがノードＮ３３に接続される。ＰＭＯＳトランジスタＭＰ３２及びＮＭＯＳトランジスタＭＮ３２のゲートにはセレクタＳＥＬ２からの選択信号Ｓｓｅｌ２が入力される。

ＮＭＯＳトランジスタＭＮ３３は、ドレインがノードＮ３４、ソースが接地端子ＧＮＤに接続される。ＮＭＯＳトランジスタＭＮ３３のゲートには、所定の電圧Ｖｂ２が印加される。

なお、ノードＮ３１、Ｎ３２は、それぞれＬＶＤＳバッファアンプＬＶＤＳＡＭＰ１の一方の出力端、他方の出力端となる。これらの出力端（ノードＮ３１、Ｎ３２）からそれぞれ出力差動信号Ｓ１、Ｓ２（出力電圧Ｖ１、Ｖ２）が出力される。なお、例えば出力差動信号Ｓ１がハイレベル出力のとき（テスト制御信号Ｓｓｅｌ１が「０」、Ｓｓｅｌ２が「１」）の出力電圧Ｖ１は、ＰＭＯＳトランジスタＭＰ３３、ＭＰ３１のオン抵抗、終端抵抗、ＮＭＯＳトランジスタＭＮ３２、ＭＮ３３のオン抵抗を電源電圧ＶＤＤで分圧した値となることに注意する。

このように、ＬＶＤＳバッファアンプＬＶＤＳＡＭＰ１は、選択信号Ｓｓｅｌ１、Ｓｓｅｌ２を差動信号として入力し、この入力に応じた出力差動信号Ｓ１、Ｓ２（出力電圧Ｖ１、Ｖ２）を出力する差動バッファアンプである。ＬＶＤＳバッファアンプＬＶＤＳＡＭＰ１は、ＭＯＳレベルの信号を、ＬＶＤＳレベルに変換する。

レジスタメモリＲＥＧ１は、本実施の形態３では、ＡＤコンバータＡＤＣ１から６つの測定結果をデジタル測定データＶＤ３１〜ＶＤ３６として記憶する。

次に、本実施の形態３にかかる出力回路３００の動作について説明する。図１６、図１７に出力回路３００の動作フローチャートを示す。

図１６、図１７に示すように、まず、出力回路３００のシステムリセットを行う（Ｓ３０１）。次に、テストモードを開始しない場合（Ｓ３０２ＮＯ）では、通常動作モードを行うための通常のリセット処理（Ｓ３２０）を行い、その後、通常動作モードとなる（Ｓ３２１）。

一方、テストモードを開始する場合（Ｓ３０２ＹＥＳ）、テスト制御部１０３から、値が「１」のテスト制御信号Ｓｃｎｔ１と、値が「０」のテスト制御信号Ｓｃｎｔ２が出力される。更に、テスト制御信号Ｓｃｎｔ３に応じて、セレクタＳＥＬ１、ＳＥＬ２が、それぞれ上記テスト制御信号Ｓｃｎｔ１、Ｓｃｎｔ２を選択し、選択信号Ｓｓｅｌ１、Ｓｓｅｌ２として出力する。このため、ＬＶＤＳバッファアンプＬＶＤＳＡＭＰ１の出力差動信号Ｓ１側の出力端から「１」（ハイレベル）、且つ、出力差動信号Ｓ２側の出力端から「０」（ロウレベル）が出力される（Ｓ３０３）。

次に、テスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２により、スイッチ回路ＳＷ２１がオン状態、スイッチ回路ＳＷ２２がオフ状態となり（Ｓ３０４）、出力端子ＯＵＴ１とノードＮ２１とが電気的に接続、出力端子ＯＵＴ２とノードＮ２１とが電気的に遮断される。次に、測定部１０２のＡＤコンバータＡＤＣ１が、ノードＮ２１の電圧を測定する。そして、レジスタメモリＲＥＧ１が、その測定結果をデジタル測定データＤＶ３１として記憶する（Ｓ３０５）。

次に、テスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２により、スイッチ回路ＳＷ２１がオフ状態、スイッチ回路ＳＷ２２がオン状態となり（Ｓ３０６）、出力端子ＯＵＴ２とノードＮ２１とが電気的に接続、出力端子ＯＵＴ１とノードＮ２１とが電気的に遮断される。次に、測定部１０２のＡＤコンバータＡＤＣ１が、ノードＮ２１の電圧を測定する。そして、レジスタメモリＲＥＧ１が、その測定結果をデジタル測定データＤＶ３２として記憶する（Ｓ３０７）。

次に、テスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２により、スイッチ回路ＳＷ２１、ＳＷ２２が共にオン状態となり（Ｓ３０８）、出力端子ＯＵＴ１、ＯＵＴ２とノードＮ２１とが電気的に接続される。次に、測定部１０２のＡＤコンバータＡＤＣ１が、ノードＮ２１の電圧Ｖｃｏｍを測定する。そして、レジスタメモリＲＥＧ１が、その測定結果をデジタル測定データＤＶ３３として記憶する（Ｓ３０９）。

次に、テスト制御部１０３から、値が「０」のテスト制御信号Ｓｃｎｔ１と、値が「１」のテスト制御信号Ｓｃｎｔ２が出力され、それぞれ選択信号Ｓｓｅｌ１、Ｓｓｅｌ２として出力される。このため、ＬＶＤＳバッファアンプＬＶＤＳＡＭＰ１の出力差動信号Ｓ１側の出力端から「０」（ロウレベル）、且つ、出力差動信号Ｓ２側の出力端から「１」（ハイレベル）が出力される（Ｓ３１０）。

次に、テスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２により、スイッチ回路ＳＷ２１がオン状態、スイッチ回路ＳＷ２２がオフ状態となり（Ｓ３１１）、出力端子ＯＵＴ１とノードＮ２１とが電気的に接続、出力端子ＯＵＴ２とノードＮ２１とが電気的に遮断される。次に、測定部１０２のＡＤコンバータＡＤＣ１が、ノードＮ２１の電圧を測定する。そして、レジスタメモリＲＥＧ１が、その測定結果をデジタル測定データＤＶ３４として記憶する（Ｓ３１２）。

次に、テスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２により、スイッチ回路ＳＷ２１がオフ状態、スイッチ回路ＳＷ２２がオン状態となり（Ｓ３１３）、出力端子ＯＵＴ２とノードＮ２１とが電気的に接続、出力端子ＯＵＴ１とノードＮ２１とが電気的に遮断される。次に、測定部１０２のＡＤコンバータＡＤＣ１が、ノードＮ２１の電圧を測定する。そして、レジスタメモリＲＥＧ１が、その測定結果をデジタル測定データＤＶ３５として記憶する（Ｓ３１４）。

次に、テスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２により、スイッチ回路ＳＷ２１、ＳＷ２２が共にオン状態となり（Ｓ３１５）、出力端子ＯＵＴ１、ＯＵＴ２とノードＮ２１とが電気的に接続される。次に、測定部１０２のＡＤコンバータＡＤＣ１が、ノードＮ２１の電圧Ｖｃｏｍを測定する。そして、レジスタメモリＲＥＧ１が、その測定結果をデジタル測定データＤＶ３６として記憶する（Ｓ３１６）。

次に、レジスタメモリＲＥＧ１が記憶しているデジタル測定データＤＶ３１〜ＤＶ３６から出力差動信号Ｓ１、Ｓ２の振幅レベル、ＬＶＤＳバッファアンプＬＶＤＳＡＭＰ１のバッファ能力のズレ、出力端子ＯＵＴ１、ＯＵＴ２に接続される基板配線が断線しているか否かを判定する（Ｓ３１７）。

ここで、ＬＶＤＳ接続されたＬＶＤＳ送信では、終端抵抗を接続する。このため、デジタル測定データＤＶ３１の値（出力差動信号Ｓ１のロウレベル）とＤＶ３２（出力差動信号Ｓ１のハイレベル）の値により、それぞれ出力差動信号Ｓ１の振幅レベルが測定される。同様に、デジタル測定データＤＶ３４の値（出力差動信号Ｓ２のハイレベル）とＤＶ３５（出力差動信号Ｓ２のロウレベル）の値により、それぞれ出力差動信号Ｓ２の振幅レベルが測定される。そして、出力差動信号Ｓ１とＳ２の振幅レベルの差からＬＶＤＳバッファアンプＬＶＤＳＡＭＰ１のバッファ能力のズレが判定される。

更に、例えば、図１３に示すような出力端子ＯＵＴ１に接続される基板配線が断線している場合、出力差動信号Ｓ１がハイレベル出力のとき（テスト制御信号Ｓｓｅｌ１が「０」、Ｓｓｅｌ２が「１」）の出力電圧Ｖ１が電源電圧ＶＤＤとなる。この出力電圧Ｖ１の値がデジタル測定データＤＶ３４としてレジスタメモリＲＥＧ１に記憶されることになる。よって、このデジタル測定データＤＶ３４の値により、基板配線が断線していると判定できる。なお、出力差動信号Ｓ１がロウレベル出力のとき（テスト制御信号Ｓｓｅｌ１が「１」、Ｓｓｅｌ２が「０」）では、出力電圧Ｖ１が接地電圧ＧＮＤとなることからデジタル測定データＤＶ３１で基板配線の断線を判定することも可能である。更に、同様にして、デジタル測定データＤＶ３２、ＤＶ３５により、出力端子ＯＵＴ２に接続される基板配線が断線しているかの判定が可能である。

更に、基板配線が断線している場合、実施の形態１、２と同様にして、デジタル測定データＤＶ３３、ＤＶ３６の値により、出力バッファ回路３０１のドライブ能力の判定が可能である。このため、不具合検査だけでなく、製品出荷テストにも利用可能である。このことにより、出力端子ＯＵＴ１、ＯＵＴ２にテスト用の負荷を接続する工程が省略できる。また、テスト設備の簡素化も可能となり、テストコストを削減することができるメリットがある。

次に、テスト制御信号Ｓｃｎｔ２１、Ｓｃｎｔ２２により、スイッチ回路ＳＷ２１、ＳＷ２２が共にオフ状態となり（Ｓ３１８）、出力端子ＯＵＴ１、ＯＵＴ２とノードＮ２１とがそれぞれ電気的に遮断される。

次に、テスト制御信号Ｓｃｎｔ３に応じて、セレクタＳＥＬ１、ＳＥＬ２が、それぞれ内部コア回路１０４からのデータ信号Ｄ１、Ｄ２を選択するように設定する（Ｓ３１９）。

次に、通常のリセット処理（Ｓ３２０）を行い、その後、通常動作モードへ移行する（Ｓ３２１）。

なお、実施の形態３において、上記ステップＳ３１７は、特にテスト制御部１０３が行わなくてもよく、内部コア回路１０４が行ってもよい。また、ＬＶＤＳバッファアンプＬＶＤＳＡＭＰ１のドライブ能力ズレ等の判定は、レジスタメモリＲＥＧ１が記憶しているデジタル測定データＤＶ３１〜ＤＶ３６の値が確定後であればいつでもよい。このため、判定ステップであるＳ３１７が、特に図１７のようにステップＳ３１６とＳ３１８の間でなくてもよく、デジタル測定データＤＶ３１〜ＤＶ３６の値が確定以後のステップであればいつでもよい。以上が出力回路３００の動作フローの説明である。

本実施の形態３では、ＬＶＤＳ送信を行う出力バッファ回路３０１の出力差動信号Ｓ１、Ｓ２の振幅レベル、及び、ＬＶＤＳバッファアンプＬＶＤＳＡＭＰ１のバッファ能力のズレの判定を行うことができる。更に、出力端子ＯＵＴ１、ＯＵＴ２に接続される基板配線が断線している場合には、その判定が可能である。

また、基板配線が断線している場合、実施の形態１、２と同様にして、デジタル測定データＤＶ３３、ＤＶ３６の値により、出力バッファ回路３０１のドライブ能力の判定が可能である。また、上述のような不具合検査だけでなく、終端抵抗の接続を必要としないことから、製品出荷テストにも利用可能である。このことにより、出力端子ＯＵＴ１、ＯＵＴ２にテスト用の終端抵抗を接続する工程が省略できる。また、テスト設備の簡素化も可能となり、テストコストを削減することができるメリットがある。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、動作フローチャートのステップの順番は、各実施の形態において適宜変更可能である。例えば、実施の形態１の図５では、先にバッファアンプＡＭＰ１がハイレベル、バッファアンプＡＭＰ２がロウレベルを出力した場合の電圧Ｖｃｏｍを測定し、その後、バッファアンプＡＭＰ１がロウレベル、バッファアンプＡＭＰ２がハイレベルを出力した場合の電圧Ｖｃｏｍを測定しているが、この順番を逆にしてもよい。他の実施の形態でも同様である。

また、実施の形態３では、デジタル測定データＤＶ３１、ＤＶ３２、ＤＶ３４、ＤＶ３５を逐次モニターし、基板配線が断線している判定結果が出た場合、すぐに出力バッファ回路３０１のドライブ能力の判定を行うようにしてもよい。

ＬＳＩ１ 半導体集積回路
１００ 出力回路
１０１ 出力バッファ回路
１０２ 測定部
１０３ テスト制御部
１０４ 内部コア回路
ＡＭＰ１、ＡＭＰ２ バッファアンプ
ＳＷ１ スイッチ回路
ＳＥＬ１、ＳＥＬ２ セレクタ
ＩＶ１ インバータ回路
ＭＰ１ ＰＭＯＳトランジスタ
ＭＮ１ ＮＭＯＳトランジスタ
ＩＶ２ インバータ回路
ＴＧ１ トランスファーゲート
ＡＤＣ１ アナログ−デジタル変換回路（ＡＤコンバータ）
ＲＥＧ１ レジスタメモリ
ＯＵＴ１、ＯＵＴ２ 出力端子
ＬＳＩ２ 半導体集積回路
２００ 出力回路
ＳＷ２ スイッチ回路
ＳＷ２１、ＳＷ２２ スイッチ回路
ＩＶ２１ インバータ回路
ＴＧ２１ トランスファーゲート
ＩＶ２２ インバータ回路
ＴＧ２２ トランスファーゲート
ＬＶＤＳＡＭＰ１ ＬＶＤＳバッファアンプ
ＭＰ３１〜ＭＰ３３ ＰＭＯＳトランジスタ
ＭＮ３１〜ＭＮ３３ ＮＭＯＳトランジスタ

Claims (9)

1. 外部負荷が接続される第１、第２の外部端子と、
   前記第１、第２の外部端子に接続される前記外部負荷を駆動する出力バッファ部と、
   テスト制御信号に応じてオン状態となることで、前記第１、第２の外部端子を導通させるスイッチ部と、
   テストモード時において、前記出力バッファ部により、前記第１、第２の外部端子に対して互いに逆相の信号を出力させ、且つ、前記テスト制御信号により前記スイッチ回路をオン状態とするテスト制御回路と、を有する
   出力回路。
2. 測定部を更に有し、
   前記測定部は、前記スイッチ回路がオン状態時の前記第１、第２の外部端子間の電圧を測定する
   請求項１に記載の出力回路。
3. 前記外部負荷は、容量性負荷である
   請求項１または請求項２に記載の出力回路。
4. 前記スイッチ部は、
   前記第１の出力端子と第１のノードとの間に接続される第１のスイッチ回路と、
   前記第１のノードと前記第２の出力端子との間に接続される第２のスイッチ回路と、とを有し、
   前記第１のスイッチ回路は、前記テスト制御信号のうち第１のスイッチ制御信号に応じてオン、オフが制御され、
   前記第２のスイッチ回路は、前記テスト制御信号のうち第２のスイッチ制御信号に応じてオン、オフが制御され、
   前記測定部は、前記第１のノードの電圧を測定する
   請求項３に記載の出力回路。
5. 前記出力バッファ部は、
   前記第１の外部端子に出力電圧を出力する第１のバッファアンプと、
   前記第２の外部端子に出力電圧を出力する第２のバッファアンプと、を有する
   請求項１〜請求項４のいずれか１項に記載の出力回路。
6. 前記出力バッファ部は、第１、第２のセレクタを更に有し、
   前記第１のセレクタは、当該出力回路の周辺回路からの第１の入力信号と、前記制御部が出力する第１の制御信号とを入力し、前記制御部が出力するセレクタ切り替え制御信号に応じて、通常動作モード時には前記第１の入力信号、前記テストモード時には前記第１の制御信号を選択し、第１の選択信号として出力し、
   前記第２のセレクタは、前記周辺回路からの第２の入力信号と、前記制御部が出力する前記第１の制御信号と逆相の第２の制御信号とを入力し、前記セレクタ切り替え制御信号に応じて、前記通常動作モード時には前記第２の入力信号、前記テストモード時には前記第２の制御信号を選択し、第２の選択信号として出力し、
   前記第１のバッファアンプは、前記第１の選択信号に応じて出力電圧を出力し、
   前記第２のバッファアンプは、前記第２の選択信号に応じて出力電圧を出力する
   請求項５に記載の出力回路。
7. 前記出力バッファ部は、
   前記第１の外部端子に第１の出力電圧を出力し、前記第２の外部端子に前記第１の出力電圧と逆相の第２の出力電圧を出力する差動バッファアンプと、を有する
   請求項１〜請求項４のいずれか１項に記載の出力回路。
8. 前記出力バッファ部は、第１、第２のセレクタを更に有し、
   前記第１のセレクタは、当該出力回路の周辺回路からの第１の入力信号と、前記制御部が出力する第１の制御信号とを入力し、前記制御部が出力するセレクタ切り替え制御信号に応じて、通常動作モード時には前記第１の入力信号、前記テストモード時には前記第１の制御信号を選択し、第１の選択信号として出力し、
   前記第２のセレクタは、前記周辺回路からの第２の入力信号と、前記制御部が出力する前記第１の制御信号と逆相の第２の制御信号とを入力し、前記セレクタ切り替え制御信号に応じて、前記通常動作モード時には前記第２の入力信号、前記テストモード時には前記第２の制御信号を選択し、第２の選択信号として出力し、
   前記差動バッファアンプは、前記第１、第２の選択信号に応じて、それぞれ前記第１、第２の出力電圧を出力する
   請求項７に記載の出力回路。
9. 外部負荷が接続される第１、第２の外部端子と、
   前記第１、第２の外部端子に接続される前記外部負荷を駆動する出力バッファ部と、
   テスト制御信号に応じてオン状態となることで、前記第１、第２の外部端子を導通させるスイッチ部と、を有する出力回路のドライブ能力テスト方法であって、
   前記スイッチ部をオン状態とし、
   前記出力バッファ部により、前記第１、第２の外部端子に対して互いに逆相の信号を出力させ、
   前記第１、第２の外部端子間の電圧を測定する
   出力回路のドライブ能力テスト方法。

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