JP5794940B2

JP5794940B2 - 集積回路装置

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Description

本発明は、テスト回路を搭載する集積回路装置に関するものである。

一般的に、集積回路装置の製造過程では、その内部ロジックや素子特性の良否を判定するためのテストが行われる。そのため、多くの集積回路装置には、内部ロジックや素子特性を測定するためのパッド（テストパッド）と、そのテストに供するテスト回路が設けられる。

従来の集積回路装置では、テストパッドおよびテスト回路が、集積回路装置内の測定ターゲット毎に設けられていた。しかしその場合には、テストパッドの数およびテスト回路の規模が、テストのための測定箇所の数に比例して増大する。それ故、集積回路装置に搭載される回路規模が大きくなり、消費電流が増え、製品のコストが高くなるといる問題が生じる。

例えば下記の特許文献１には、電源端子とグラウンド端子間に流れる静止電流（入力端子に信号が与えられていない状態に流れる電流）を２つのテストパッドを介して測定することによって、集積回路の良否を判定する手法が提案されている。この手法によれば、テストパッドの数とテスト回路の規模を小さくし、且つ、短時間に回路の良否判定を行うことができる。

特開昭６１−８２４５６号公報

特許文献１の手法では、静止電流を測定のみが行われ、集積回路の内部ロジックや素子特性を確認するファンクションテストは行われない。そのため、集積回路装置の具体的な不良原因や不良箇所を特定することができない。また、集積回路装置の欠陥が静止電流に影響を与えないケースも考えられ、良否を誤判断する可能性もある。

本発明は以上のような課題を解決するためになされたものであり、集積回路の内部ロジックや素子特性などの測定が可能であり、必要なテストパッドの数やテスト回路の規模の増大を抑制できる集積回路装置を提供することを目的とする。

本発明に係る集積回路装置は、内部回路と、前記内部回路に行うテストの種別であるテストモードを示すテスト制御信号に基づいて前記テストモードを識別し、前記内部回路に各テストモードに応じた動作を行わせるテストモード識別回路と、前記内部回路のテスト時に当該内部回路に現れるテスト信号を観測するためのモニタ用テストパッドと、前記内部回路のテスト時に当該内部回路に現れる複数のテスト信号のうちから、前記モニタ用テストパッドへ出力するテスト信号を選別するテスト信号出力選別回路と、を備え、前記テスト信号出力選別回路は、前記モニタ用テストパッドへ出力するテスト信号を、時間と共に順次切り替え、前記テストモード識別回路は、前記テスト制御信号が入力されるカウンタ回路を含み、当該カウンタ回路の出力信号に基づいてテストモードを識別し、前記テスト制御信号は、前記内部回路のテスト時に当該内部回路に付随するＵＶ（電源低下）検出回路を動作させることによって生成され、前記テストモード識別回路は、前記ＵＶ検出回路により生成されたテスト制御信号に基づいて前記テストモードを識別するものである。

本発明によれば、テストモード識別回路がテストモードを判別し、内部回路がそのテストモードに応じた動作を行う。テストモード毎にテスト回路を設けるのではなく、テストモードに応じて内部回路の動作を変更させることによって、各種のテストを実行できるため、テスト回路の規模を小さくすることができる。

実施の形態１に係る集積回路装置の構成を示すブロック図である。実施の形態１に係る集積回路装置が備えるテストモード識別回路の第１の構成例を示す図である。実施の形態１に係る集積回路装置が備えるテストモード識別回路の第２の構成例を示す図である。実施の形態１に係る集積回路装置が備えるテストモード識別回路の第３の構成例を示す図である。Ｔフリップフロップの回路構成例を示す図である。Ｔフリップフロップの動作シーケンスを示す図である。実施の形態１に係る集積回路装置が備えるテスト信号出力選別回路の第１の構成例を示す図である。実施の形態１に係る集積回路装置が備えるテスト信号出力選別回路の第２の構成例を示す図である。テスト信号出力選別回路の動作シーケンスを示す図である。実施の形態１に係る集積回路装置の第１の変更例を示すブロック図である。実施の形態１に係る集積回路装置の第２の変更例を示すブロック図である。実施の形態２に係る集積回路装置の構成を示すブロック図である。実施の形態３に係る集積回路装置の構成を示すブロック図である。実施の形態３に係る集積回路装置が備えるテストモード識別回路の構成例を示す図である。実施の形態３に係るテストモード識別回路の動作を説明するための図である。テストモード信号の制御により静特性テストが実施可能となるレベルシフト回路の構成を示す図である。実施の形態３に係るテスト信号出力選別回路の構成を示す図である。実施の形態３における静特性テストのシーケンスを示すタイミング図である。静特性テストによりインバータの入出力特性を得る方法を説明するための図である。テストモード信号の制御により動特性テストが実施可能となるレベルシフト回路の構成を示す図である。実施の形態３における動特性テストのシーケンスを示すタイミング図である。テストモード信号の制御により内部回路のストレステストが実施可能となる内部電源回路の一例を示す図である。テストモード信号の制御により内部回路のストレステストが実施可能となる内部電源回路（簡易レギュレータ）の一例を示す図である。テストモード信号の制御により内部回路のストレステストが実施可能となる内部電源回路（簡易レギュレータ）の一例を示す図である。低電流回路の一例を示す図である。通常動作モードから第３テストモード（ストレステスト）へ移行するときの内部電源回路の動作シーケンスを示すタイミング図である。実施の形態３における通常動作モードのシーケンスを示すタイミング図である。実施の形態３に係る集積回路装置のテストフローの一例を示す図である。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る集積回路装置１００の構成を示すブロック図である。集積回路装置１００は、入力信号が印加される入力パッド１と、当該入力パッド１に印加された入力信号を内部回路に供給する入力回路２を有している。図１においては、集積回路装置１００が備える内部回路の例として、信号伝達回路３、ロジック回路４および機能回路５（保護回路等）を示している。また集積回路装置１００は、ロジック回路４の出力信号が、出力回路６を通して出力パッド７から出力される構成となっている。以下では、信号伝達回路３、ロジック回路４および機能回路５を「内部回路３〜５」と総称することもある。

本実施の形態に係る集積回路装置１００は、内部回路３〜５のテストを行うための回路（テスト回路）として、制御用テストパッド１１、テストモード識別回路１２、テスト信号出力選別回路１３、モニタ用テストパッド１４を備えている。

制御用テストパッド１１には、内部回路３〜５に対して行うテストの種別であるテストモードを示すテスト制御信号が入力される。テストモード識別回路１２は、内部回路３〜５と制御用テストパッド１１との間に接続しており、制御用テストパッド１１に入力されたテスト制御信号に基づいてテストモードを識別する。そして制御用テストパッド１１は、そのテストモードに応じた動作を内部回路３〜５に行わせる制御信号を出力する。

モニタ用テストパッド１４は、テスト時に内部回路３〜５の所定箇所に現れる信号（テスト信号）を観測するためのパットである。テスト信号出力選別回路１３は、内部回路３〜５とモニタ用テストパッド１４との間に接続し、テスト時に内部回路３〜５に現れる複数のテスト信号のうちから、モニタ用テストパッド１４へ出力するテスト信号を選別する。さらにテスト信号出力選別回路１３は、モニタ用テストパッド１４に出力するテスト信号を、時間と共に順次切り替えるように動作する。このテスト信号出力選別回路１３の動作により、１つのモニタ用テストパッド１４で複数のテスト信号を含むデータストリームを観測できるため、モニタ用テストパッド１４の数は少なくて済む。

［テストモード識別回路の構成例］
図２は、実施の形態１に係る集積回路装置１００が備えるテストモード識別回路１２の第１の構成例を示す図である。図２のテストモード識別回路１２は、制御用テストパッド１１に入力されるテスト制御信号の大きさ（電圧値）に基づいてテストモードを識別するものであり、コンパレータ１２１，１２２，１２３とテストモード識別ロジック回路１２４とから成るレベルトリガ回路である。

コンパレータ１２１，１２２，１２３は、制御用テストパッド１１に入力されるテスト制御信号の大きさ（電圧値）を、それぞれ異なる基準電圧（閾値電圧）Ｖ_ｒｅｆ１，Ｖ_ｒｅｆ２，Ｖ_ｒｅｆ３と比較する（Ｖ_ｒｅｆ１＜Ｖ_ｒｅｆ２＜Ｖ_ｒｅｆ３）。テストモード識別ロジック回路１２４は、コンパレータ１２１，１２２，１２３の各出力に基づいて、テストモードを判別し、そのテストモードに応じた動作を行わせる制御信号を内部回路３〜５へ出力する。このように、テストモード毎にテスト回路を設けるのではなく、テストモードに応じて内部回路３〜５の動作を変更させることにより、テスト回路の規模を小さくすることができる。

また、テストモード識別回路１２が、制御用テストパッド１１に入力されるテスト制御信号の大きさに基づいてテストモードを識別するので、テストモードが２以上ある場合でも制御用テストパッド１１は１つで足りる。よって制御用テストパッド１１の数を少なくすることができる。一般に、プロセス微細化が進むとパッドの次段に設けられる保護回路の規模が大きくなるため、入力パッドの数を抑えることは、総合的に回路規模の縮小に繋がる。

図３は、実施の形態１に係る集積回路装置１００が備えるテストモード識別回路１２の第２の構成例を示す図である。図３のテストモード識別回路１２も、図２の回路と同様に、制御用テストパッド１１に入力されるテスト制御信号の大きさに基づいてテストモードを識別するレベルトリガ回路であるが、インバータ１２１ａ，１２２ａ，１２３ａとテストモード識別ロジック回路１２４とから構成されている。

インバータ１２１ａ，１２２ａ，１２３ａの閾値電圧を、それぞれ異なる値Ｖ_ｒｅｆ１，Ｖ_ｒｅｆ２，Ｖ_ｒｅｆ３と設定することにより、図２の構成と同様の動作が可能であり、同様の効果を得ることができる。しかも、インバータはコンパレータよりも構成がシンプルであり、基準電圧（Ｖ_ｒｅｆ１〜Ｖ_ｒｅｆ３）を供給する必要もないため、図２の構成よりも、テストモード識別回路１２の回路規模を縮小できる。

図４は、実施の形態１に係る集積回路装置１００が備えるテストモード識別回路１２の第３の構成例を示す図である。図４のテストモード識別回路１２は、制御用テストパッド１１に入力されるテスト制御信号のエッジ（立ち上がり或いは立ち下がり）をカウントするカウンタ回路と、当該カウンタ回路の出力信号に基づいてテストモードを識別するデコーダ回路１２７とから構成されるエッジトリガ回路である。このようにテストモード識別回路１２をエッジトリガ回路とする場合、制御用テストパッド１１に供給するテスト制御信号はパルス信号となる。

図４のテストモード識別回路１２が備えるカウンタ回路は、２段のＴフリップフロップ１２５，１２６（リセット優先型）により構成されている。デコーダ回路１２７は、Ｔフリップフロップ１２５，１２６の出力信号に基づいて、テストモードを判別し、そのテストモードに応じた動作を行わせる制御信号を内部回路３〜５へ出力する。デコーダ回路１２７は、それと同様に動作するロジック回路（テストモード識別ロジック回路）であってもよい。

図５は、Ｔフリップフロップ（ＴＦＦ）の回路構成例を示す図である。この例では、Ｔフリップフロップを、４個のＡＮＤゲート２０１〜２０４と、１個のインバータ２０５と、２個のＲＳフリップフロップ２０６，２０７を用いて構成している。また図６は、図５のＴフリップフロップの動作シーケンスを示すタイミング図である。図６に示すように、図５のＴフリップフロップの出力端子（Ｑ端子）の信号レベルは、当該Ｔフリップフロップの入力端子（Ｔ端子）に入力されるトリガ信号の立ち下がり（Ｌ（Low）レベルからＨ（High）レベルへの変化）に応じて反転する。また、Ｑ端子の信号レベルは、リセット端子（Ｒｓｔ端子）に入力されるリセット信号の立ち上がり（ＨレベルからＬレベルへの変化）に応じてＬレベルにリセットされる。

ここで、図４のテストモード識別回路１２のＴフリップフロップ１２５，１２６が、Ｔ端子のレベルの立ち下がりに応じて、Ｑ端子のレベルを反転させるように動作すると仮定する。この場合、初段のＴフリップフロップ１２５のＱ端子の信号レベルは、テスト制御信号の立ち下がり毎に反転し、２段目のＴフリップフロップ１２６のＱ端子の信号レベルは、初段のＴフリップフロップ１２５のＱ端子の信号レベルの立ち下がり毎に反転する。従って、Ｔフリップフロップ１２５，１２６から成るカウンタ回路の出力信号は、２ビット２進数のカウント値を表す信号となる。デコーダ回路１２７は、Ｔフリップフロップ１２５，１２６が出力した２進数のカウント値からテストモードを判別し、そのテストモードに応じた動作を行わせる制御信号を内部回路３〜５へ出力する。

このようにテストモード識別回路１２が、制御用テストパッド１１に入力されるテスト制御信号のパルス数（カウント値）に基づいてテストモードを識別することにより、テストモードが２以上ある場合でも制御用テストパッド１１は１つで足りる。よって、レベルトリガ方式のテストモード識別回路１２（図２および図３）と同様に、制御用テストパッド１１の数を少なくすることができる。

また、エッジトリガ方式のテストモード識別回路１２では、信号電圧のばらつきの影響を受けにくいという利点もある。さらに、カウンタ回路のビット数を増やすことにより、識別するテストモードの数を簡単に増やすことも可能である。

［テスト信号出力選別回路の構成例］
図７は、実施の形態１に係る集積回路装置１００が備えるテスト信号出力選別回路１３の第１の構成例を示す図である。先に述べたように、テスト信号出力選別回路１３は、テスト時に内部回路３〜５に現れる複数のテスト信号のうちから、モニタ用テストパッド１４へ出力するテスト信号を選別するものであり、モニタ用テストパッド１４に出力するテスト信号を時間と共に順次切り替えるように動作する。

図７のテスト信号出力選別回路１３は、２段のＴフリップフロップ１３１，１３２（リセット優先型）で構成されたカウンタ回路と、当該カウンタ回路の出力信号に応じて、複数のテスト信号を順次選択してモニタ用テストパッド１４へ出力するマルチプレクサ１３３とから構成されるエッジトリガ回路である。

テスト信号出力選別回路１３のカウンタ回路は、その入力端子（初段のＴフリップフロップ１３１のＴ端子）に入力されるトリガ信号（Ｔ＿ＩＮ）のエッジ（立ち上がり或いは立ち下がり）をカウントする。当該トリガ信号は、所定周期のパルス信号であり、パッドから直接入力される信号であってもよいし、内部回路３〜５を用いて生成した信号であってもよい。

マルチプレクサ１３３には、内部回路３〜５から出力される４つのテスト信号ＩＮ０〜ＩＮ４が入力されており、カウンタ回路の出力信号（２ビット２進数のカウント値）に応じて、テスト信号ＩＮ０〜ＩＮ４のうちの一つを順次選択し、モニタ用テストパッド１４へと出力する。これにより、テスト信号ＩＮ０〜ＩＮ４のストリームを一つにまとめた高転送レートのストリームがモニタ用テストパッド１４に出力される。

このように、複数のテスト信号ＩＮ０〜ＩＮ４のデータを含むストリームを、１つのモニタ用テストパッド１４で観測できるため、モニタ用テストパッド１４の数を少なくすることができる。一般に、プロセス微細化が進むと出力パッドの前段に設けられる保護回路の規模も大きくなるため、パッドの数を抑えることは、総合的に回路規模の縮小に繋がる。

図８は、実施の形態１に係る集積回路装置１００が備えるテスト信号出力選別回路１３の第２の構成例を示す図である。図７に示した例では、カウンタ回路の出力信号に応じてテスト信号ＩＮ０〜ＩＮ４のうちの一つを選択してモニタ用テストパッド１４へ出力する手段を、デジタル素子であるマルチプレクサ１３３としたが、図８のように、その手段を４つのアナログスイッチ１３５〜１３８を用いて構成してもよい。この場合、アナログスイッチ１３５〜１３８は、カウンタ回路の出力信号が入力されるデコーダ回路１３４により制御される。

図９は、図８のテスト信号出力選別回路１３の動作シーケンスを示すタイミング図である。カウンタ回路の初段のＴフリップフロップ１３１の出力信号Ｑ１は、トリガ信号Ｔ＿ＩＮの立ち下がり毎に反転し、２段目のＴフリップフロップ１３２の出力信号Ｑ２は、Ｔフリップフロップ１３１の出力信号Ｑ１の立ち下がり毎に反転するので、カウンタ回路の出力信号Ｑ１，Ｑ２は２ビット２進数のカウント値となる。デコーダ回路１３４の出力信号Ｚ０〜Ｚ４は、そのカウント値に応じて順番にＨレベルになる。このデコーダ回路１３４の出力信号Ｚ０〜Ｚ４は、モニタ用テストパッド１４へ出力する信号を選択する働きをするので、以下ではこれらの信号を「選択信号」と称する。

アナログスイッチ１３５〜１３８は、それぞれデコーダ回路１３４が出力する選択信号Ｚ０〜Ｚ４がＨレベルのときオンする。よって、モニタ用テストパッド１４には、Ｚ０＝Ｈの期間はテスト信号ＩＮ０が出力され、Ｚ１＝Ｈの期間はテスト信号ＩＮ１が出力され、Ｚ２＝Ｈの期間はテスト信号ＩＮ２が出力され、Ｚ３＝Ｈの期間はテスト信号ＩＮ３が出力されることになる。つまり、トリガ信号Ｔ＿ＩＮの立ち下がり毎に、テスト信号ＩＮ０のモニタ期間、テスト信号ＩＮ１のモニタ期間、テスト信号ＩＮ２のモニタ期間、テスト信号ＩＮ２のモニタ期間、テスト信号ＩＮ０のモニタ期間…の順番で切り替わる。

テスト信号出力選別回路１３を図８の構成とした場合も、図７の場合と同様の効果が得られる。また図８の構成では、テスト信号ＩＮ０〜ＩＮ４がそのまま（アナログ信号として）モニタ用テストパッド１４に出力されるので、テスト信号ＩＮ０〜ＩＮ４の電圧値や電流値を、モニタ用テストパッド１４を介して測定できるというメリットもある。

［集積回路装置の変更例］
図１の集積回路装置１００では、テスト制御信号が入力される制御用テストパッド１１が、テスト用途以外の他のパッドとは独立して設けられていたが、他のパッドと兼用させてもよい。制御用テストパッド１１を他のパッドと兼用させれば、集積回路装置１００の回路規模および回路面積を更に縮小することができる。

例えば、図１０は、制御用テストパッド１１を入力パッド１と兼用させた例である。図１０において、入力パッド１は、テストモード識別回路１２にも接続しており、テスト時にはそれを制御用テストパッド１１として用いることができる。

また例えば図１１は、制御用テストパッド１１をテスト用途以外の信号モニタ用パッドと兼用させた例である。図１１において、制御用テストパッド１１は内部電源回路８にも接続しており、テスト時以外には、それを内部電源回路８の出力をモニタするためのパッドとして用いることができる。

＜実施の形態２＞
図１２は、実施の形態２に係る集積回路装置１００の構成を示すブロック図である。当該集積回路装置１００では、制御用テストパッド１１が省略されており、テストモード識別回路１２には機能回路５の出力信号が入力される構成となっている。

実施の形態１の集積回路装置１００（図１）では、テスト制御信号が制御用テストパッド１１を通して外部から入力される構成としたが、テスト制御信号は必ずしも外部から入力されるものでなくてもよく、テスト時に内部回路に付随する機能回路５を用いて生成させてもよい。

機能回路５としては、例えば電源電圧低下保護回路（ＵＶ保護回路）、電源起動・遮断回路、短絡保護回路、過熱保護回路等などがある。例えば、電源レベルを意図的に変化させるなどして機能回路５の保護機能を動作させ、各種の保護信号をテスト制御信号としてテストモード識別回路１２に入力する。この場合、モードテストモード識別回路１２は、テスト制御信号としての保護信号の組み合わせに基づいてテストモードを判別し、そのテストモードに応じた動作を内部回路３〜５に行わせる。また、テスト信号出力選別回路１３は、そのテストモードに応じて、測定ターゲットとなるテスト信号を選別してモニタ用テストパッド１４へ送り出す。

本実施の形態によれば、制御用テストパッド１１を省略できるため、回路規模および集積回路装置１００の面積を更に縮小することができる。

＜実施の形態３＞
実施の形態３では、内部回路としてレベルシフト回路を備える集積回路装置に、本発明を適用した具体例を示す。図１３は、実施の形態３に係る集積回路装置１００の構成を示すブロック図である。

当該集積回路装置１００は、入力パッド１に入力された信号を受ける入力回路としてのシュミット回路２２と、信号伝達回路としてのパルス発生回路２３と、パルス発生回路２３の出力信号のレベル変換を行うレベルシフト回路２４と、機能回路としての電源電圧低下保護およびパワーオンリセット回路（以下「ＵＶ・ＰＯＲ保護回路」）２５を備えている。

テストモード識別回路１２の出力信号は、パルス発生回路２３および内部電源回路８に供給されている。テスト時には、テストモード識別回路１２が、パルス発生回路２３および内部電源回路８を制御して、各テストモードに応じた動作を行わせる。

テスト信号出力選別回路１３には、テスト時にレベルシフト回路２４に現れるテスト信号が入力される。またテスト信号出力選別回路１３は、ＵＶ・ＰＯＲ保護回路２５で生成される信号によって制御される（詳細は後述する）。

図１４は、本実施の形態に係るテストモード識別回路１２の構成例を示す図である。当該テストモード識別回路１２は、図３と同様にコンパレータ１２１〜１２３を用いて構成したレベルトリガ回路である。テストモード識別ロジック回路１２４は、ＡＮＤゲート１２４１，１２４２と、インバータ１２４３〜１２４６とから構成されており、テストモードを表すテストモード信号ＴＭ１〜ＴＭ３を出力する。ここでも基準電圧Ｖ_ｒｅｆ１〜Ｖ_ｒｅｆ３は、Ｖ_ｒｅｆ１＜Ｖ_ｒｅｆ２＜Ｖ_ｒｅｆ３の関係にあるものとする。また制御用テストパッド１１に入力されるテスト制御信号の電圧レベルをＶＴＰとする。

図１５は、テスト制御信号の電圧レベルＶＴＰと、テストモード識別回路１２が出力するテストモード信号ＴＭ１〜ＴＭ３のレベルとの関係を示す図である。ＶＴＰ＜Ｖ_ｒｅｆ１であり、コンパレータ１２１，１２２，１２３の全ての出力がＬレベルのときは、ＴＭ１＝Ｌ、ＴＭ２＝Ｌ、ＴＭ＝Ｌである。またＶ_ｒｅｆ１＜ＶＴＰ＜Ｖ_ｒｅｆ２であり、コンパレータ１２１の出力のみがＨレベルのときは、ＴＭ１＝Ｈ、ＴＭ２＝Ｌ、ＴＭ＝Ｌとなる。Ｖ_ｒｅｆ２＜ＶＴＰ＜Ｖ_ｒｅｆ３であり、コンパレータ１２１，１２２の出力がＨレベルのときは、ＴＭ１＝Ｌ、ＴＭ２＝Ｈ、ＴＭ＝Ｌとなる。Ｖ_ｒｅｆ３＜ＶＴＰであり、コンパレータ１２１，１２２，１２３の全ての出力がＨレベルのときは、ＴＭ１＝Ｌ、ＴＭ２＝Ｌ、ＴＭ＝Ｈとなる。

集積回路装置１００の内部回路の動作モードは、テストモード信号ＴＭ１〜ＴＭ３に応じて切り替わる。具体的には、テストモード信号ＴＭ１〜ＴＭ３の全てがＬレベルのときは、内部回路が通常動作を行う通常動作モードとなる。テストモード信号ＴＭ１がＨレベルのときは、静特性テスト用の動作を行う第１テストモードとなる。テストモード信号ＴＭ２がＨレベルのときは、動特性テスト用の動作を行う第２テストモードとなる。テストモード信号ＴＭ３がＨレベルのときは、ストレステスト用の動作を行う第３テストモードとなる。なお、集積回路装置１００のテストには、通常動作が正常に行われるかどうかをテストする正常動作テストも含まれるが、正常動作テストは通常動作モードで行えばよい。

図１６は、実施の形態３に係る集積回路装置１００が備えるレベルシフト回路の構成を示す図である。図１６には、パルス発生回路２３に相当する部分とレベルシフト回路２４に相当する部分が含まれているが、両者を含めた全体を「レベルシフト回路ＬＳ」と称することとする。

図１６のレベルシフト回路ＬＳは、テストモード信号ＴＭ１がＨレベルになると静特性テストを実施可能なように構成されている。通常動作モード（ＴＭ１＝Ｌ）においては、レベルシフト回路ＬＳの入力段（パルス発生回路２３の部分）で、入力信号ＩＮ＿Ａの立ち上がり時にパルス信号が生成される。しかし、第１テストモード（ＴＭ１＝Ｈ）においては、レベルシフト回路ＬＳの入力段で、入力信号ＩＮ＿Ａと同じ波形の信号が生成される。つまり第１テストモードでは、レベルシフト回路２４の各ノードの信号レベルを、入力信号ＩＮ＿Ａのレベルに応じた値に固定でき、レベルシフト回路ＬＳの静特性テストを実施することができる。

図１７は、実施の形態３に係るテスト信号出力選別回路１３の構成例を示す図である。図１７に示すテスト信号出力選別回路１３は図８と同様である。本実施の形態では、テスト信号出力選別回路１３のカウンタ回路（Ｔフリップフロップ１３１，１３２）の動作を規定するトリガ信号Ｔ＿ＩＮおよびリセット信号Ｒｓｔ＿ＩＮとして、ＵＶ・ＰＯＲ保護回路２５が備えるＵＶ（電源低下）検出回路２５１およびＰＯＲ（パワーオンリセット）検出回路２５２の各出力信号を用いている。また、アナログスイッチ１３５〜１３８には、レベルシフト回路ＬＳ内の内部素子（測定対象素子）の入力信号や出力信号が入力される。

なお、ＵＶ検出回路２５１は、レベルシフト回路ＬＳのＶＢ端子とＶＳ端子間の電圧（ＶＢＳ＝ＶＢ−ＶＳ）を監視しており、電圧ＶＢＳが所定値（ＵＶトリップ電圧）よりも下がった場合にＵＶ検出回路２５１の出力信号（ＵＶ検出信号）がＨレベルになる。また、ＰＯＲ検出回路２５２の出力信号（パワーオンリセット信号）は、電源始動時にＨレベルになり、その後、電源電圧が所定値以上に達すればＬレベルになる。

ここでは、測定対象素子を、図１６のレベルシフト回路ＬＳの出力段のインバータＩＮＶ１，ＩＮＶ２とした例を示す。この場合、アナログスイッチ１３５にはインバータＩＮＶ１の出力信号ＶＭＩＮ０が入力され、アナログスイッチ１３６にはインバータＩＮＶ２の出力信号ＶＭＩＮ１が入力され、アナログスイッチ１３７にはインバータＩＮＶ１の入力信号ＶＭＩＮ２が入力され、アナログスイッチ１３８にはインバータＩＮＶ２の入力信号ＶＭＩＮ３が入力される。テスト信号出力選別回路１３は、トリガ信号Ｔ＿ＩＮに同期して、これら合計４つの測定対象信号ＶＭＩＮ０〜ＶＭＩＮ４を順番にモニタ用テストパッド１４へ出力する。

図１８は、本実施の形態における静特性テストのシーケンスを示すタイミング図である。静特性テストを行う場合、テスト制御信号の電圧レベルＶＴＰは、Ｖ_ｒｅｆ１＜ＶＴＰ＜Ｖ_ｒｅｆ１に設定される（時刻ｔ１０）。この場合、テストモード信号ＴＭ１がＨレベルになり、集積回路装置１００の内部回路は第１の動作モードとなる。

先に述べたように、図１６のレベルシフト回路ＬＳでは、テストモード信号ＴＭ１がＨレベルのとき、その入力段（パルス発生回路２３の部分）で入力信号ＩＮ＿Ａと同じ波形の信号が生成される（図１８のＶＧ＿Ａ参照）。

また、静特性テストでは、レベルシフト回路ＬＳのＶＢ端子とＶＳ端子間の電圧（ＶＢＳ＝ＶＢ−ＶＳ）を固定し、ＶＳ端子の電圧（ＶＳ電圧）を連続的に変化させながら、測定対象信号ＶＭＩＮ０〜ＶＭＩＮ４の測定を行う。図１８に示すように、ＶＳ端子の電圧を徐々に上げると、インバータＩＮＶ１，ＩＮＶ２の入力信号ＶＭＩＮ２，ＶＭＩＮ３が徐々に下がり、一定の閾値を超えるとインバータＩＮＶ１，ＩＮＶ２の出力信号ＶＭＩＮ０，ＶＭＩＮ１がＨレベルに変化する。

例えば、図１９に示すように、インバータＩＮＶ１の入力信号ＶＭＩＮ２のＶＳ電圧に対する依存性カーブと、出力信号ＶＭＩＮ０のＶＳ電圧に対する依存性カーブとを取得して、両者を合成すると、インバータＩＮＶ１の入出力電圧カーブを得ることができる。インバータＩＮＶ２についても同様である。また、ＶＳ端子とＶＢ端子間の電流も同時に測定することで、抵抗ＲＨ１とＲＨ２の抵抗値も推定できる。

本実施の形態では、ＵＶ・ＰＯＲ保護回路２５のＵＶ検出回路２５１から出力されるＵＶ検出信号が、トリガ信号Ｔ＿ＩＮとしてテスト信号出力選別回路１３に入力される。ＵＶ検出回路２５１は、ＶＢ端子とＶＳ端子間の電圧ＶＢＳがＵＶトリップ電圧よりも下がると、トリガ信号Ｔ＿ＩＮ（ＵＶ検出信号）をＨレベルにする。本実施の形態では、これを利用して、モニタ用テストパッド１４に出力される信号の切り替えを行っている。

例えば図１８の時刻ｔ１０〜ｔ１１の間は、テスト信号出力選別回路１３（図１７）のデコーダ回路１３４が出力する選択信号Ｚ０がＨレベルであるので、モニタ用テストパッド１４に出力される信号ＰＡＤ＿Ｍは、インバータＩＮＶ１の出力信号ＶＭＩＮ０である。

ＶＭＩＮ０の測定が終わった後、ＶＢ端子とＶＳ端子間の電圧ＶＢＳをＵＶトリップ電圧より下げることにより、トリガ信号Ｔ＿ＩＮ（ＵＶ検出信号）がＨレベルになる。その後、電圧ＶＢＳを元に戻すと、トリガ信号Ｔ＿ＩＮはＬレベルに戻る（時刻ｔ１１）。このトリガ信号Ｔ＿ＩＮの立ち下がりに応じて、選択信号Ｚ０はＬレベルになると共に選択信号Ｚ１がＨレベルになる。その結果、時刻ｔ１１以降は、モニタ用テストパッド１４の信号ＰＡＤ＿Ｍが、インバータＩＮＶ２の出力信号ＶＭＩＮ１となる。

同様に、ＶＭＩＮ１の測定が終わった後、電圧ＶＢＳを一旦ＵＶトリップ電圧より下げることで、トリガ信号Ｔ＿ＩＮのパルスが生成され、トリガ信号Ｔ＿ＩＮの立ち下がりに応じて選択信号Ｚ２がＨレベルになる。それにより、時刻ｔ１２以降は、モニタ用テストパッド１４の信号ＰＡＤ＿Ｍは、インバータＩＮＶ１の入力信号ＶＭＩＮ２となる。

さらに、ＶＭＩＮ２の測定が終わった後、電圧ＶＢＳを一旦ＵＶトリップ電圧より下げることで、今度は選択信号Ｚ３がＨレベルになり、時刻ｔ１３以降は、モニタ用テストパッド１４の信号ＰＡＤ＿Ｍが、インバータＩＮＶ２の入力信号ＶＭＩＮ３となる。

次に、レベルシフト回路の動特性テスト（第２テストモード）について説明する。図２０は、テストモード信号ＴＭ２の制御により、動特性テストが実施可能となるレベルシフト回路の構成例を示す図である。本実施の形態では、レベルシフト回路の動特性テストを、複数経路のレベルシフト回路を組み合わせて行う。

図２０に示す回路は、２経路のレベルシフト回路ＬＳＡ，ＬＳＢによりＳＲフリップフロップを駆動するように構成されている。レベルシフト回路ＬＳＡ，ＬＳＢのそれぞれは、図１６のレベルシフト回路ＬＳとほぼ同じ構成であるが、ＳＲフリップフロップの前段に、当該ＳＲフリップフロップのＳ端子およびＲ端子が同時にＨレベルになることを防止する、インターロック回路１６が設けられている。

また、レベルシフト回路ＬＳＡ，ＬＳＢの入力段には、レベルシフト回路ＬＳＡ，ＬＳＢに同じ信号を入力させるテスト用回路１５が設けられている。テスト用回路１５の有効／無効は、テストモード信号ＴＭ２によって制御される。テストモード信号ＴＭ２がＬレベルのときは、テスト用回路１５は無効となり、レベルシフト回路ＬＳＡ，ＬＳＢにはそれぞれの入力信号ＩＮ＿Ａ，ＩＮ＿Ｂに応じたパルス信号が入力される。

一方、テストモード信号ＴＭ２がＨレベルになると、テスト用回路１５が有効となり、レベルシフト回路ＬＳＡ，ＬＳＢに同じ信号が入力されるようにする。この場合、入力信号ＩＮ＿Ａ，ＩＮ＿Ｂのいずれかが立ち上がると、レベルシフト回路ＬＳＡ，ＬＳＢに同時にパルス信号が入力される。２つのレベルシフト回路ＬＳＡ，ＬＳＢが正常に動作していれば、インターロック回路１６が働いて、出力段のＳＲフリップフロップの出力信号ＯＵＴはＬレベルから変化しない。

よって、出力段のＳＲフリップフロップの出力信号ＯＵＴがＨレベルになった場合は、レベルシフト回路ＬＳＡ，ＬＳＢのいずれかに遅延などの誤動作が生じていると判断できる。また、そのときレベルシフト回路ＬＳＡ，ＬＳＢに現れるテスト信号のパルス幅や遅延時間などの動特性を測定することにより、誤動作の原因や発生箇所を特定することができる。

図２１は、本実施の形態における動特性テストのシーケンスを示すタイミング図である。ここでは、測定対象素子を、図２０のレベルシフト回路ＬＳＡ，ＬＳＢの各出力段に設けられた４つのインバータＩＮＶ０〜ＩＮＶ３とした例を示す。この場合、テスト信号出力選別回路１３（図１７）のアナログスイッチ１３５にはインバータＩＮＶ０の出力信号ＶＭＩＮ０が入力され、アナログスイッチ１３６にはインバータＩＮＶ１の出力信号ＶＭＩＮ１が入力され、アナログスイッチ１３７にはインバータＩＮＶ２の出力信号ＶＭＩＮ２が入力され、アナログスイッチ１３８にはインバータＩＮＶ３の出力信号ＶＭＩＮ３が入力される。テスト信号出力選別回路１３は、トリガ信号Ｔ＿ＩＮに同期して、これら合計４つの測定対象信号ＶＭＩＮ０〜ＶＭＩＮ４を順番にモニタ用テストパッド１４へ出力する。

なお、ここでもテスト信号出力選別回路１３に入力されるトリガ信号Ｔ＿ＩＮとして、ＵＶ・ＰＯＲ保護回路２５のＵＶ検出回路２５１の出力信号（ＵＶ検出信号）が用いられ、リセット信号Ｒｓｔ＿ＩＮとして、ＰＯＲ検出回路２５２の出力信号（パワーオンリセット信号）が用いられるものとする。

動特性テストを行う場合、テスト制御信号の電圧レベルＶＴＰは、Ｖ_ｒｅｆ２＜ＶＴＰ＜Ｖ_ｒｅｆ３に設定される（時刻ｔ２０）。この場合、テストモード信号ＴＭ２がＨレベルになり、集積回路装置１００の内部回路は第２の動作モードとなる。

また、テストモード信号ＴＭ２がＨレベルになったことで、テスト用回路１５が有効となる。よって、入力信号ＩＮ＿Ａ（またはＩＮ＿Ｂ）の立ち上がりに応答して、レベルシフト回路ＬＳＡ，ＬＳＢの両方に同じパルス信号が入力される。よってＳＲフリップフロップの出力信号ＯＵＴの立ち上がりの有無を観察することにより、レベルシフト回路ＬＳＡ，ＬＳＢの異常を検出することができる。

動特性テストの場合も、静特性テストと同様に、モニタ用テストパッド１４を通して測定対象信号（ＶＭＩＮ０〜ＶＭＩＮ４のいずれか）の測定を行う毎に、電圧ＶＢＳを一旦ＵＶトリップ電圧より下げることで、ＵＶ検出回路２５１からトリガ信号Ｔ＿ＩＮのパルスが出力され、モニタ用テストパッド１４の信号ＰＡＤ＿Ｍが切り替わる。図２１において、モニタ用テストパッド１４には、時刻ｔ２０〜ｔ２１の間は、インバータＩＮＶ０の出力信号ＶＭＩＮ０が出力され、時刻ｔ２１〜ｔ２２の間は、インバータＩＮＶ１の出力信号ＶＭＩＮ１が出力され、時刻ｔ２２〜ｔ２３の間は、インバータＩＮＶ２の出力信号ＶＭＩＮ２が出力され、時刻ｔ２３〜ｔ２４の間は、インバータＩＮＶ３の出力信号ＶＭＩＮ３が出力される。

続いて、レベルシフト回路のストレステスト（第３テストモード）について説明する。図２２は、テストモード信号ＴＭ３の制御により、内部回路のストレステストが実施可能となる内部電源回路８の回路図である。ここでは、ストレステストの対象を図２０に示したレベルシフト回路ＬＳＡ，ＬＳＢして説明する。

当該内部電源回路８は、レベルシフト回路ＬＳＡ，ＬＳＢに電源を供給するものであり、内部電源電圧を出力する増幅器３０３と、当該演算増幅器３０３に入力する電圧を切り替えるアナログスイッチ３０１，３０２とを備えている。アナログスイッチ３０１には通常動作用の基準電圧が印加されており、アナログスイッチ３０２にはストレステスト用の基準電圧が印加されている。

テストモード信号ＴＭ３がＬレベルのとき、アナログスイッチ３０１がオン、アナログスイッチ３０２がオフとなり、増幅器３０３に通常動作用の基準電圧が入力される。よって、内部電源電圧は、通常動作用の基準電圧と同じになる。一方、テストモード信号ＴＭ３がＨレベルになると、アナログスイッチ３０１がオフ、アナログスイッチ３０２がオンとなり、増幅器３０３にストレステスト用の基準電圧が入力される。よって、内部電源電圧は、ストレステストの用の基準電圧に変化する。

ストレステスト用の基準電圧に関して、例えば、外部電源電圧を素子定格値内に設定して、それをストレステスト用の基準電圧として使用してもよい。

また、内部電源回路８は、トランジスタを用いて構成する簡易レギュレータでもよい。図２３および図２４は、ストレステストが実施可能な内部電源回路８としての簡易レギュレータの構成例である。

図２３は、内部電源電圧ＶＲＥＧを出力するトランジスタ３１２のベース電位（ＶＢ）を、ツェナダイオード３１３に生じる基準電圧ＶＺとするか、電源電圧ＶＣＣにするかを、テストモード信号ＴＭ３で制御されたＰＭＯＳトランジスタ３１４によって切り替える構成となっている。

また図２４は、内部電源電圧ＶＲＥＧを出力するトランジスタ３２２のベース電位（ＶＢ）を、ツェナダイオード３２３に生じる基準電圧ＶＺとするか、電源電圧ＶＣＣにするかを、テストモード信号ＴＭ３で制御されたＮＭＯＳトランジスタ３２４によって切り替える構成となっている。図２４に用いられている低電流回路は、例えば図２５の構成のものが考えられる。

図２６は、通常動作モードから第３テストモード（ストレステスト）へ移行するときの内部電源回路８の動作シーケンスを示すタイミング図であり、内部電源回路８が図２３の構成の場合を示している。ＴＭ１＝ＴＭ２＝ＴＭ３＝Ｌである通常動作モードにおいては、ＰＭＯＳトランジスタ３１４がオンしており、トランジスタ３１２のベース電位（ＶＢ）はトランジスタ３１２に生じる基準電圧ＶＺと等しくなる。そのため、内部電源電圧ＶＲＥＧはＶＺ−Ｖｂｅとなる（Ｖｂｅはトランジスタ３１２のベースエミッタ間電圧降下）。ＶＺ−Ｖｂｅは、図２２の通常動作用基準電位に相当する。

一方、ＴＭ３＝Ｈとなる第３テストモードでは、ＰＭＯＳトランジスタ３１４がオフし、トランジスタ３１２のベース電位（ＶＢ）は電源電圧ＶＣＣと等しくなる。そのため、内部電源電圧ＶＲＥＧは、ＶＣＣ−Ｖｂｅに上昇する。ＶＣＣ−Ｖｂｅは、図２２のストレステスト用基準電位に相当する。

なお、ストレステストの対象となるブロックは、予めストレステスト時の印加電圧に耐え得る素子および構造が採用されており、ストレスレスト時においても、推奨条件（通常動作モード）での動作と、同じシーケンスの動作を行えるように設計されている。

図２７は、通常動作モードにおけるレベルシフト回路ＬＳＡ，ＬＳＢの動作シーケンスを示すタイミング図である。通常動作モードにおいて、モニタ用テストパッド１４を通して測定対象信号（ＶＭＩＮ０〜ＶＭＩＮ４のいずれか）の測定を行うことにより、通常動作テストを行うことができる。

ストレステストは、テストモード信号ＴＭ３をＨレベルにし（図１７においてＶＴＰ＞Ｖ_ｒｅｆ２）、内部電源電圧をストレステスト用基準電圧に設定した上で、レベルシフト回路ＬＳＡ，ＬＳＢに、図２７と同じシーケンスを行わせることによって実施される。

ストレステストにおける測定対象素子および測定対象信号は、基本的にと通常動作テストの場合と同じにする。そして、ストレステストで得られた測定結果が、通常動作テストで得た測定結果と比較される。このように内部電源電圧が異なる二つのモードで内部回路に同じシーケンスの動作を行わせ、各モードで同じ測定対象信号をモニタすることにより、測定対象信号のパルス幅や遅延時間等の電源電圧依存性を把握することができる。それによって、測定対象素子の電気的特性の不良を検出できる。

なお、通常動作モード（および第３テストモード）では、図２７に示すように、レベルシフト回路ＬＳＡ，ＬＳＢには互いに相補な入力信号ＩＮ＿Ａ，ＩＮ＿Ｂがそれぞれ入力される。

また図２７では、電源始動時における動作が示されている。電源が始動すると、ＰＯＲ検出回路２５２の出力信号であるリセット信号Ｒｓｔ＿ＩＮがＨレベルになり、テスト信号出力選別回路１３のカウンタ回路がリセットされ（図１７においてＱ１＝Ｑ２＝Ｌになる）、選択信号Ｚ０がＨレベルに設定される。その後、ＶＢ端子とＶＳ端子間の電圧ＶＢＳ（＝ＶＢ−ＶＳ（ＶＳは一定値））が所定値に達するとリセット信号Ｒｓｔ＿ＩＮがＬレベルになり、テスト信号出力選別回路１３の動作が、選択信号Ｚ０がＨレベルの状態から開始されることになる（時刻ｔ３０）。

その後は、他のテストの場合と同様に、モニタ用テストパッド１４を通して測定対象信号（ＶＭＩＮ０〜ＶＭＩＮ４のいずれか）の測定を行う毎に、電圧ＶＢＳを一旦ＵＶトリップ電圧より下げることで、ＵＶ検出回路２５１からトリガ信号Ｔ＿ＩＮのパルスが出力され、モニタ用テストパッド１４の信号ＰＡＤ＿Ｍが切り替わる。図２７において、モニタ用テストパッド１４には、時刻ｔ３０〜ｔ３１の間は、インバータＩＮＶ０の出力信号ＶＭＩＮ０が出力され、時刻ｔ３１〜ｔ３２の間は、インバータＩＮＶ１の出力信号ＶＭＩＮ１が出力され、時刻ｔ３２〜ｔ３３の間は、インバータＩＮＶ２の出力信号ＶＭＩＮ２が出力され、時刻ｔ３３〜ｔ３４の間は、インバータＩＮＶ３の出力信号ＶＭＩＮ３が出力される。

図２８は、本実施の形態に係る集積回路装置１００のテストフローの一例を示す。当該テストフローは、通常動作モードで行う１回目の通常動作テスト（Ｓ２）、第１テストモードで行う静特性テスト（Ｓ３）、第２テストモードで行う動特性テスト（Ｓ４）、第３テストモードで行うストレステスト（Ｓ５）および、通常動作モードで行われる２回目の通常動作テスト（Ｓ６）を、従来から行われている集積回路装置の一般的なテスト（Ｓ１，Ｓ７）に組み込んだものである。

このテストフローでは、１回目の通常動作テスト、静特性テスト（Ｓ３）、動特性テスト（Ｓ４）、ストレステスト（Ｓ５）および、２回目の通常動作テスト（Ｓ６）は、この順番で実行される。ストレステスト後に、２回目の通常動作テストを行うことによって、各種のテスト実施中に劣化した集積回路装置を見つけ出し、排除することができる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１入力パッド、２入力回路、３信号伝達回路、４ロジック回路、５機能回路、６出力回路、７出力パッド、８内部電源回路、１１制御用テストパッド、１２テストモード識別回路、１３テスト信号出力選別回路、１４モニタ用テストパッド、１５テスト用回路、１６インターロック回路、２２シュミット回路、２３パルス発生回路、２４レベルシフト回路、２５ＵＶ・ＰＯＲ保護回路、２５１ＵＶ検出回路、２５２ＰＯＲ検出回路、１００集積回路装置、１２１〜１２４コンパレータ、１２４テストモード識別ロジック回路、１２１ａ〜１２３ａインバータ、１２５，１２６Ｔフリップフロップ、１２７デコーダ回路、１３１，１３２Ｔフリップフロップ、１３３マルチプレクサ、１３４デコーダ回路、１３５〜１３７アナログスイッチ、ＬＳ，ＬＳＡ，ＬＳＢレベルシフト回路。

Claims

内部回路と、
前記内部回路に行うテストの種別であるテストモードを示すテスト制御信号に基づいて前記テストモードを識別し、前記内部回路に各テストモードに応じた動作を行わせるテストモード識別回路と、
前記内部回路のテスト時に当該内部回路に現れるテスト信号を観測するためのモニタ用テストパッドと、
前記内部回路のテスト時に当該内部回路に現れる複数のテスト信号のうちから、前記モニタ用テストパッドへ出力するテスト信号を選別するテスト信号出力選別回路と、
を備え、
前記テスト信号出力選別回路は、前記モニタ用テストパッドへ出力するテスト信号を、時間と共に順次切り替え、
前記テストモード識別回路は、前記テスト制御信号が入力されるカウンタ回路を含み、当該カウンタ回路の出力信号に基づいてテストモードを識別し、
前記テスト制御信号は、前記内部回路のテスト時に当該内部回路に付随するＵＶ（電源低下）検出回路を動作させることによって生成され、
前記テストモード識別回路は、前記ＵＶ検出回路により生成されたテスト制御信号に基づいて前記テストモードを識別する
ことを特徴とする集積回路装置。
前記テストモード識別回路は、前記テスト制御信号の大きさに基づいてテストモードを識別する
請求項１記載の集積回路装置。
前記テストモード識別回路は、
前記テスト制御信号が入力されるコンパレータを用いて構成したレベルトリガ回路を含む
請求項２記載の集積回路装置。
前記テストモード識別回路は、
前記テスト制御信号が入力されるインバータを用いて構成したレベルトリガ回路を含む
請求項２記載の集積回路装置。
前記テスト信号出力選別回路は、
所定周期のパルス信号が入力されるカウンタ回路と、
当該カウンタ回路の出力信号に応じて、前記複数のテスト信号を順次選択して前記モニタ用テストパッドへ出力するマルチプレクサとを備える
請求項１記載の集積回路装置。
前記テスト信号出力選別回路は、
前記モニタ用テストパッドに接続し、前記複数のテスト信号が入力される複数のアナログスイッチと、
所定周期のパルス信号が入力されるカウンタ回路と、
当該カウンタ回路の出力信号に応じて、前記複数のアナログスイッチを順次選択してオンさせるデコーダ回路とを備える
請求項１記載の集積回路装置。