JP5782238B2 - 電圧検出回路及びその制御方法 - Google Patents

Description

本発明は、電圧検出回路及びその制御方法に関するものである。

バッテリを利用するモバイル機器のようなシステムにおいて、電源電圧低下による誤作動を回避するため、マイクロコントローラは、電圧低下を検出する電圧検出回路を搭載している。

図１９にマイクロコントローラに一般的に搭載されている低電圧検出回路１を示す。図１９に示すように、低電圧検出回路１は、比較電圧生成回路２と、コンパレータ３と、基準電圧生成回路４と、ラッチ回路５とを有する。

比較電圧生成回路２は、ラダー抵抗６と、電圧選択回路７とを有する。ラダー抵抗６は、電源端子と接地端子との間に複数の抵抗を直列接続している。それら複数の抵抗間のノードにおいて、電源電圧を抵抗分圧した複数の電圧を生成することができる。電圧選択回路７は、ラダー抵抗６が生成した電圧のうち１つを選択して出力する。この電圧選択回路７が選択した電圧を比較電圧とする。

コンパレータ３は、基準電圧生成回路４が生成した電圧と、比較電圧とを比較する。そして、コンパレータ３は、その比較結果を検出信号として出力する。ラッチ回路５は、コンパレータ３からの検出信号をクロックに応じてラッチし、リセット信号もしくは割込み信号として出力する。

このような低電圧検出回路１は、電源電圧が所定の電圧値より低下するのを検知する。そして、割込み信号もしくはリセット信号を出力することで、本低電圧検出回路１を採用するマイクロコントローラの誤作動を防止することが可能である。なお、リセット信号もしくは割込み信号であるかは、本低電圧検出回路１を採用するマイクロコントローラの構成に応じて決定される。

ここで、近年、タッチセンサや加速度センサ等、機器が搭載するセンサ数が増加している。このように、複数のセンサがマイクロコントローラへ接続されるため、複数の電圧を比較するコンパレータ（比較器）も複数必要となっている。しかし、上述した低電圧検出回路１は、マイクロコントローラの内部電圧の低下しか検知できない。このため、マイクロコントローラが外部から入力するセンサ出力等の外部入力電圧の電圧低下を検知することはできない。

このように外部から入力する外部入力電圧の電圧低下を検知するシステムとして、非特許文献１のようマイクロコントローラがある。図２０に非特許文献１に記載されている低電圧検出回路１０のブロック構成図を示す。

図２０に示すように、低電圧検出回路１０は、ラダー抵抗１１と、スイッチ回路１２と、レベル選択回路１３、１４と、コンパレータ１５〜１７と、外部電圧入力端子１８と、電源端子１９と、レジスタＲＥＧ１１〜ＲＥＧ１３と、ＯＲ回路ＯＲ１１〜ＯＲ１３とを有する。

低電圧検出回路１０は、ラダー抵抗で生成した複数の電圧と、内部基準電圧とを比較可能である。例えば、レベル選択回路１３、１４は、それぞれラダー抵抗で生成した複数の電圧のうち１つを選択して、コンパレータ１６、１７へ出力する。このレベル選択回路１３、１４が選択した電圧と内部基準電圧とをコンパレータ１６、１７が比較し、その比較結果を電圧検出信号Ｓ２、Ｓ３として出力する。なお、電圧検出信号Ｓ２の値は、レジスタＲＥＧ１３に記憶される。

一方、スイッチ回路１２は、コンパレータ１５の非反転入力端子に、ラダー抵抗で生成した電圧もしくは外部電圧入力端子１８から入力した外部入力電圧のどちらかを選択して接続する。その選択は、レジスタＲＥＧ１１の保持する値に応じて決定される。つまり、コンパレータ１５は、レジスタＲＥＧ１１の保持する値に応じて、ラダー抵抗で生成した電圧もしくは外部電圧入力端子１８から入力した外部入力電圧のどちらかと、内部基準電圧とを比較する。その比較結果は電圧検出信号Ｓ１として出力される。なお、電圧検出信号Ｓ１の値は、レジスタＲＥＧ１２に記憶される。

このように、低電圧検出回路１０は、基準電圧の比較対象を、外部入力電圧と、電源電圧から生成された電圧とをスイッチ回路１２により切り替えることができる。このことにより、低電圧検出回路１ではできなかった、電源電圧以外の外部入力電圧の電圧低下を検知することが可能となる。

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上述したように低電圧検出回路１０は、電源電圧と外部入力電圧とをレジスタＲＥＧ１１にて選択可能であるが、電圧検出動作する前に予めどちらかに決めておく必要がある。このため、例えば、外部入力電圧を選択した場合、電源電圧の電圧低下は検出できないことになる。この状態は、レジスタＲＥＧ１１の値を書き換えるまで保持される。よって、この期間内で、電源電圧が低下した場合、システム誤動作を発生させる可能性がある。

一方、電源電圧の低下を常時検出すれば上記問題点は解決するが、この場合、常時電源電圧の低下をモニターするコンパレータを用意する必要があり、マイクロコントローラのチップ面積が増加する問題が発生してしまう。

本発明の一態様は、電源電圧の複数の分圧値から少なくとも１つを選択して第１の電圧として出力する比較電圧選択回路と、外部端子から入力する外部入力電圧と、前記第１の電圧とを第１の制御信号に応じて選択し、比較電圧として出力する検出対象選択回路と、基準電圧を生成する基準電圧生成回路と、前記基準電圧と、前記比較電圧とを比較し、その比較結果を検出信号として出力する比較器と、前記検出対象選択回路が、前記第１の電圧もしくは前記外部入力電圧を比較電圧として時分割で出力するよう前記第１の制御信号を生成し、前記第１の電圧の変動を検出し、その検出結果から変動を検知した場合、前記検出対象選択回路が前記第１の電圧を比較電圧として出力するよう前記第１の制御信号を生成する制御回路と、を有する電圧検出回路である。

本発明の他の態様は、電源電圧に応じた電圧を第１の電圧として出力する電圧選択回路と、外部端子から入力する外部入力電圧と前記第１の電圧とを選択し、比較電圧として出力する検出電圧選択回路と、基準電圧を生成する基準電圧生成回路と、前記基準電圧と、前記比較電圧とを比較し、その比較結果を検出信号として出力する比較器と、を有する電圧検出回路の制御方法であって、前記検出電圧選択回路に対して前記第１の電圧もしくは前記外部入力電圧を比較電圧として時分割で出力させ、前記第１の電圧の変動を検出した場合に、前記検出対象選択回路が前記外部入力電圧を選択しているときであっても、前記検出対象選択回路に対して前記第１の電圧を選択させ、比較電圧として出力させる電圧検出回路の制御方法である。

本発明にかかる電圧検出回路は、外部入力電圧と電源電圧に応じた第１の電圧とを時分割でモニターすることができる。そして、電源電圧に応じた第１の電圧の変動検出した場合、外部入力電圧をモニターする期間であっても、第１の電圧をモニターする期間に強制的に変更できる。このため、電源電圧の低下を漏れることなく検出できるにも関わらず、１つの比較器だけで電源電圧低下、外部入力電圧低下の両方の電圧検出が可能となる。

本発明にかかる電圧検出回路によれば、回路規模の増加させることなく、電源電圧低下の検出及び外部入力電圧の電圧検出が可能となる。

実施の形態１にかかる電圧検出回路のブロック構成である。 実施の形態１にかかる時分割制御回路のブロック構成である。 実施の形態１にかかる比較電圧選択回路の構成である。 実施の形態１にかかる電圧変動検出回路の構成図である。 実施の形態１にかかる電圧変動検出回路の動作を説明するタイミングチャートである。 実施の形態１にかかる電圧変動検出回路の構成図である。 実施の形態１にかかる電圧検出回路の動作を説明するフローチャートである。 実施の形態１にかかる電圧検出回路の動作を説明するフローチャートである。 実施の形態１にかかる電圧検出回路の動作を説明するタイミングチャートである。 実施の形態１にかかる電圧検出回路の動作を説明するタイミングチャートである。 実施の形態１にかかる電圧検出回路の動作を説明するタイミングチャートである。 実施の形態２にかかる電圧検出回路のブロック構成である。 実施の形態２にかかる基準電圧生成回路のブロック構成である。 実施の形態２にかかる電圧検出回路の動作を説明するフローチャートである。 実施の形態２にかかる電圧検出回路の動作を説明するフローチャートである。 実施の形態２にかかる電圧検出回路の動作を説明するタイミングチャートである。 実施の形態２にかかる電圧検出回路の動作を説明するタイミングチャートである。 実施の形態２にかかる電圧検出回路の動作を説明するタイミングチャートである。 従来の電圧検出回路の構成である。 従来の電圧検出回路の構成である。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をマイクロコントローラの電圧検出回路に適用したものである。図１に本実施の形態１にかかる電圧検出回路１００のブロック構成を示す。図１に示すように、電圧検出回路１００は、比較電圧生成回路１０１と、検出電圧選択回路１０２と、コンパレータ（比較器）１０３と、基準電圧生成回路１０４と、ラッチ回路１０５と、時分割制御回路１０６と、外部電圧入力端子１０７〜１０９と、レジスタ１１３とを有する。

比較電圧生成回路１０１は、ラダー抵抗１１１と、電圧選択回路１１２とを有する。ラダー抵抗１１１は、電源端子ＶＤＤと接地端子ＧＮＤとの間に複数の抵抗を直列接続している。各抵抗間の接続ノードでは、電源電圧ＶＤＤを抵抗分圧した電圧が生成される。

電圧選択回路１１２は、ラダー抵抗１１１が生成した複数の電圧のうち１つを選択して出力する。この電圧選択回路１１２が選択した電圧を内部電圧ＶＤＣとする。なお、電圧選択回路１１２が選択する電圧は、レジスタ１１３に格納された値により変更することが可能である。

検出電圧選択回路１０２は、外部電圧入力端子１０７〜１０９がそれぞれ入力する外部入力電圧Ｖｉｎ１〜Ｖｉｎ３及び電圧選択回路１１２が出力する内部電圧ＶＤＣを入力する。そして、制御信号ＳＥＬ１〜ＳＥＬ４に応じて、外部入力電圧Ｖｉｎ１〜Ｖｉｎ３及び内部電圧ＶＤＣのうち１つを選択して、選択電圧ＶＳＥＬとして出力する。

例えば、制御信号ＳＥＬ１が活性化した場合、検出電圧選択回路１０２は、外部入力電圧Ｖｉｎ１を選択電圧ＶＳＥＬとして出力する。同様に、制御信号ＳＥＬ２、ＳＥＬ３が活性化した場合、検出電圧選択回路１０２は、それぞれ外部入力電圧Ｖｉｎ２、Ｖｉｎ３を選択電圧ＶＳＥＬとして出力する。また、制御信号ＳＥＬ４が活性化した場合、検出電圧選択回路１０２は、内部電圧ＶＤＣを選択電圧ＶＳＥＬとして出力する。なお、本実施の形態１では、制御信号ＳＥＬ１〜ＳＥＬ４が、上述したようにそれぞれ外部入力電圧Ｖｉｎ１〜Ｖｉｎ３及び内部電圧ＶＤＣと対応しているものとする。

図２に検出電圧選択回路１０２の構成を示す。図２に示すように、検出電圧選択回路１０２は、スイッチ回路ＳＷ１０１〜ＳＷ１０４を有する。

スイッチ回路ＳＷ１０１は、活性化した制御信号ＳＥＬ１に応じて、外部電圧入力端子１０７と検出電圧選択回路１０２の出力ノードＮ１０１とを接続する。スイッチ回路ＳＷ１０２は、活性化した制御信号ＳＥＬ２に応じて、外部電圧入力端子１０８と検出電圧選択回路１０２の出力ノードＮ１０１とを接続する。スイッチ回路ＳＷ１０３は、活性化した制御信号ＳＥＬ３に応じて、外部電圧入力端子１０９と検出電圧選択回路１０２の出力ノードＮ１０１とを接続する。スイッチ回路ＳＷ１０４は、活性化した制御信号ＳＥＬ４に応じて、電圧選択回路１１２の出力と検出電圧選択回路１０２の出力ノードＮ１０１とを接続する。

基準電圧生成回路１０４は、所定の値の基準電圧ＶＲＥＦを生成し、コンパレータ１０３に出力する。

コンパレータ１０３は、非反転入力端子に選択電圧ＶＳＥＬを入力し、反転入力端子に基準電圧ＶＲＥＦを入力する。そして、選択電圧ＶＳＥＬと基準電圧ＶＲＥＦとを比較し、その比較結果を検出信号ＳＤＥＴとして出力する。

ラッチ回路１０５は、データ入力端子Ｄに検出信号ＳＤＥＴを入力し、クロック信号に応じてその検出信号ＳＤＥＴをラッチする。そして、そのラッチした検出信号ＳＤＥＴの値をデータ出力端子Ｑからリセット信号もしくは割込み信号として出力する。なお、ラッチ回路１０５が出力する信号が、リセット信号もしくは割込み信号であるかは、本電圧検出回路１００を採用するマイクロコントローラの構成に応じて決定される。

時分割制御回路１０６は、検出電圧選択回路１０２が選択する外部入力電圧Ｖｉｎ１〜Ｖｉｎ３及び内部電圧ＶＤＣの期間を、制御信号ＳＥＬ１〜ＳＥＬ４により制御する。このため、検出電圧選択回路１０２が出力する選択電圧ＶＳＥＬは、外部入力電圧Ｖｉｎ１〜Ｖｉｎ３及び内部電圧ＶＤＣが時分割されて出力されることになる。また、内部電圧ＶＤＣを入力し、その電圧をモニターする。なお、制御信号ＳＥＬ１〜ＳＥＬ４を、第１の制御信号とみなすことができる。

図３に時分割制御回路１０６の構成を示す。図３に示すように、時分割制御回路１０６は、選択信号生成回路１２０と、電圧変動検出回路１３１とを有する。

選択信号生成回路１２０は、時間設定レジスタ１２１〜１２４と、セレクタ１２５と、順番設定制御回路１２６と、カウント値設定レジスタ１２７と、カウンタ１２８と、制御信号生成回路１２９とを有する。更に、順番設定制御回路１２６は、順番設定レジスタ１３０を有する。

時間設定レジスタ１２１〜１２４は、それぞれ検出電圧選択回路１０２が選択する外部入力電圧Ｖｉｎ１〜Ｖｉｎ３及び内部電圧ＶＤＣの選択期間を定めた値が記憶されている。この時間設定レジスタ１２１〜１２４が記憶しているレジスタ値をそれぞれＴＳＥＬ１〜ＴＳＥＬ４とする。

例えば、時間設定レジスタ１２４が記憶しているＴＳＥＬ４に応じた期間、検出電圧選択回路１０２が内部電圧ＶＤＣを選択し続ける。同様に、時間設定レジスタ１２１〜１２３がそれぞれ記憶しているＴＳＥＬ１〜ＴＳＥＬ３に応じた期間、検出電圧選択回路１０２がそれぞれ外部入力電圧Ｖｉｎ１〜Ｖｉｎ３を選択し続ける。

セレクタ１２５は、レジスタ値ＴＳＥＬ１〜ＴＳＥＬ４を、順番設定信号に応じて選択して、出力する。例えば、順番設定信号の値が「１」となった場合、レジスタ値ＴＳＥＬ１の値を選択し、出力する。同様に、順番設定信号の値が「２」〜「４」となった場合、それぞれレジスタ値ＴＳＥＬ２〜ＴＳＥＬ４の値を選択し、出力する。

カウント値設定レジスタ１２７は、レジスタ値ＴＳＥＬ１〜ＴＳＥＬ４のうちセレクタ１２５が選択し、出力した値を記憶する。

カウンタ１２８は、カウント値設定レジスタ１２７が記憶している値に応じた期間、カウント動作を行う。

制御信号生成回路１２９は、カウンタ１２８がカウント動作を行う期間に、順番設定信号に応じて制御信号ＳＥＬ１〜ＳＥＬ４のうち１つを活性化させて出力する。例えば、順番設定信号の値が「１」となった場合、カウンタ１２８のカウント動作期間中、制御信号ＳＥＬ１を活性化する。同様に、順番設定信号の値が「２」、「３」、「４」となった場合、カウンタ１２８のカウント動作期間中、それぞれ制御信号ＳＥＬ２、ＳＥＬ３、ＳＥＬ４を活性化する。

順番設定レジスタ１３０は、セレクタ１２５が選択するレジスタ値ＴＳＥＬ１〜ＴＳＥＬ４の順番を決める設定値を記憶する。そして、この順番設定レジスタ１３０が記憶している値が順番設定信号として、セレクタ１２５へ出力される。このため、結果としてセレクタ１２５は、この順番設定レジスタ１３０が記憶する値に応じて、ＴＳＥＬ１〜ＴＳＥＬ４のいずれかを選択し、出力することになる。

順番設定制御回路１２６は、順番設定レジスタ１３０の記憶する値を制御する。順番設定制御回路１２６により、例えば、カウンタ１２８のカウント動作が終了するたびに、順番設定レジスタ１３０が記憶する値を、「４」、「１」、「２」、「３」、「４」、「１」、「２」・・・に順番に変化させてもよい。また、順番設定レジスタ１３０の記憶する値を、マイクロコントローラのＣＰＵ等の命令により書き換えるようにしてもよい。

また、順番設定制御回路１２６は、電圧変動検出回路１３１からの活性化した電圧変動検出信号を入力すると、順番設定レジスタ１３０を強制的に「４」とする。つまり、強制的に、ＴＳＥＬ４に応じた期間カウンタ１２８をカウント動作させ、その期間、制御信号ＳＥＬ４を活性化させる。

電圧変動検出回路１３１は、電圧選択回路１１２から出力される内部電圧ＶＤＣの変動を検出し、電圧変動検出信号を順番設定レジスタ１２６へ出力する。図４に電圧変動検出回路１３１の構成を示す。図４に示すように、電圧変動検出回路１３１は、ＰＭＯＳトランジスタＭＰ１３１〜ＭＰ１３４と、ＮＭＯＳトランジスタＭＮ１３１〜ＭＮ１３６とキャパシタＣ１３１と、スイッチＳＷ１３１と、インバータ回路ＩＶ１３１とを有する。

ＰＭＯＳトランジスタＭＰ１３１は、ソースがノードＮ１３１、ドレインがノードＮ１３２、ゲートがノードＮ１３３に接続される。ＰＭＯＳトランジスタＭＰ１３３は、ＭＰ１３１と並列に接続され、ゲートに制御信号＿ＳＥＬ４が入力される。ＰＭＯＳトランジスタＭＰ１３２は、ソースがノードＮ１３1、ドレインがノードＮ１３３、ゲートがノードＮ１３２に接続される。ＰＭＯＳトランジスタＭＰ１３４は、ＭＰ１３２と並列に接続され、ゲートに制御信号＿ＳＥＬ４が入力される。ノードＮ１３１には、内部電圧ＶＤＣが印加される。但し、ノードＮ１３１に印加する電圧を電源電圧ＶＤＤとしてもよい。また、制御信号＿ＳＥＬ４は、制御信号ＳＥＬ４の反転信号であるとする。

ＮＭＯＳトランジスタＭＮ１３１は、ドレインがノードＮ１３２、ソースがノードＮ１３４、ゲートがノードＮ１３３に接続される。ＮＭＯＳトランジスタＭＮ１３３は、ドレインがノードＮ１３４、ソースがノードＮ１３６に接続され、ゲートに制御信号＿ＳＥＬ４が入力される。ＮＭＯＳトランジスタＭＮ１３５は、ドレインがノードＮ１３６、ソースが接地端子ＧＮＤに接続され、ゲートに内部電圧ＶＤＣが入力される。但し、ゲートに印加する電圧を電源電圧ＶＤＤとしてもよい。ＮＭＯＳトランジスタＭＮ１３２は、ドレインがノードＮ１３３、ソースがノードＮ１３５、ゲートがノードＮ１３２に接続される。ＮＭＯＳトランジスタＭＮ１３４は、ドレインがノードＮ１３５、ソースがノードＮ１３６に接続され、ゲートに制御信号＿ＳＥＬ４が入力される。ＮＭＯＳトランジスタＭＮ１３６は、ドレインがノードＮ１３７、ソースが接地端子ＧＮＤ、ゲートがＮ１３８に接続される。

キャパシタＣ１３１は、一方の端子がノードＮ１３８、他方の端子が接地端子ＧＮＤに接続される。スイッチ回路ＳＷ１３１は、活性化した制御信号ＳＥＬ４に応じて、導通状態となり、ノードＮ１３８に内部電圧ＶＤＣを印加する。インバータ回路ＩＶ１３１は、入力端子がノードＮ１３３に接続される。

ここで、上記接続からもわかるように、ＰＭＯＳトランジスタＭＰ１３１、ＭＰ１３２と、ＮＭＯＳトランジスタＭＮ１３１、ＭＮ１３２とでラッチ回路が構成されている。なお、ノードＮ１３２、Ｎ１３３が、それぞれこのラッチ回路の入力、出力に相当する。

また、ノードＮ１３３は、インバータ回路Ｉ１３１を介して電圧変動検出回路１３１の出力ノードとなる。つまり、このノードＮ１３３に印加される電圧の反転値が電圧変動検出信号となる。なお、本実施の形態１では、ノードＮ１３３に印加される電圧がハイレベルのとき電圧変動検出信号が非活性化、ロウレベルのとき電圧変動検出信号が活性化の状態であるとする。

制御信号ＳＥＬ４が活性化であるとき、すなわち制御信号＿ＳＥＬ４がロウレベルであるとき、ＰＭＯＳトランジスタＭＰ１３３とＰＭＯＳトランジスタＭＰ１３４はオン状態となる。このため、ノードＮ１３３はハイレベルとなり、電圧変動検出信号はロウレベルに固定される。また、スイッチ回路ＳＷ１３１が接続状態となり、キャパシタＣ１３１がチャージされる。

制御信号ＳＥＬ４が非活性化状態になる場合（制御信号＿ＳＥＬ４がハイレベル）、ＮＭＯＳトランジスタＭＮ１３３とＮＭ１３４がオン状態となる。この状態で、ＮＭＯＳトランジスタＭＮ１３５のゲート電圧である内部電圧ＶＤＣが、ＮＭＯＳトランジスタＭＮ１３６のゲート電圧であるノードＮ１３８より低い場合、ＮＭＯＳトランジスタＭＮ１３５の電流駆動能力が、ＮＭＯＳトランジスタＭＮ１３６の電流駆動能力よりも低くなるため、ノードＮ１３３がロウレベルに引き下げられ、電圧変動検出信号がハイレベルとなる。

以下に、図４の電圧変動検出回路１３１の動作を説明する。図５に電圧変動検出回路１３１の動作波形を示す。図５に示すように、時刻ｔ１以前は、電圧変動検出信号がロウレベルとなっている。つまり、この状態では、ＰＭＯＳトランジスタＭＰ１３１及びＮＭＯＳトランジスタＭＮ１３２がオン状態、ＰＭＯＳトランジスタＭＰ１３２及びＮＭＯＳトランジスタＭＮ１３１がオフ状態となっている。つまり、ＰＭＯＳトランジスタＭＰ１３１、ＭＰ１３２と、ＮＭＯＳトランジスタＭＮ１３１、ＭＮ１３２からなるラッチ回路の出力であるノードＮ１３３がハイレベルである。

ここで、時刻ｔ１に電源電圧ＶＤＤが低下すると、それに応じて内部電圧ＶＤＣも低下する。このため、キャパシタＣ１３１にチャージされていた時刻ｔ１以前の電圧より低下した場合、上記説明によりノードＮ１３３の電位が低下する。このノードＮ１３３の電位の低下により、ラッチ回路の出力が反転する。

このため、時刻ｔ２にノードＮ１３３がロウレベルとなり、電圧変動検出信号がハイレベルとなる。このように、電圧変動検出回路１３１は、内部電圧ＶＤＣの低下に応じて、電圧変動検出信号を活性化させる機能を有する。つまり、時分割制御回路１０６は、内部電圧ＶＤＣの変動を検出すると、電圧選択回路１０２に対して強制的に内部電圧ＶＤＣを選択させる機能を備える。

なお、時刻ｔ１〜ｔ２のタイムラグは、ＰＭＯＳトランジスタＭＰ１３１、ＭＰ１３２と、ＮＭＯＳトランジスタＭＮ１３１、ＭＮ１３２のそれぞれのスレッショルド電圧を設定することにより調整可能であり、このタイムラグはできるだけ短い方が望ましい。

また、図６に、電圧変動検出回路１３１の別の構成を示す。図６に示すように、電圧変動検出回路１３１は、ＰＭＯＳトランジスタＭＰ１４１、ＭＰ１４２と、ＮＭＯＳトランジスタＭＮ１４１と、定電流源ＣＣ１４１と、可変抵抗ＲＶ１４１と、ＮＯＲ回路ＮＯＲ１４１と、インバータ回路ＩＶ１４１と、スイッチＳＷ１４１とを有する。

ＰＭＯＳトランジスタＭＰ１４１は、ソースが内部電圧ＶＤＣの供給端子、ドレインとゲートがノードＮ１４１に接続される。ＰＭＯＳトランジスタＭＰ１４２は、ソースが内部電圧ＶＤＣの供給端子、ドレインがノードＮ１４２、ゲートがノードＮ１４１に接続される。なお、内部電圧ＶＤＣの供給端子は、電源端子ＶＤＤに置き換えてもかまわない。

定電流源ＣＣ１４１は、ノードＮ１４１と接地端子ＧＮＤとの間に接続される。可変抵抗ＲＶ１４１は、一方の端子がノードＮ１４２、他方の端子が接地端子ＧＮＤに接続される。

ＮＯＲ回路ＮＯＲ１４１は、一方の入力端子がノードＮ１４２に接続される。ＮＯＲ回路ＮＯＲ１４１の他方の入力端子にはフラグ解除命令信号がＣＰＵ（不図示）等から入力される。ＮＯＲ回路ＮＯＲ１４１の出力端子は、ＮＭＯＳトランジスタＭＮ１４１のゲートに接続されている。フラグ解除命令信号は、通常ロウレベルとなっており、電圧変動検出回路１３１の電圧変動検出動作が解除された場合にハイレベルとなる。

ＮＭＯＳトランジスタＭＮ１４１は、ドレインがノードＮ１４２、ソースが接地端子ＧＮＤ、ゲートがＮＯＲ回路ＮＯＲ１４１の出力端子に接続される。

以下に、図６の電圧変動検出回路１３１の動作を説明する。なお、動作波形は図５と同様となるため、ここでは省略する。

まず、ＰＭＯＳトランジスタＭＰ１４１、ＭＰ１４２は、ＰＭＯＳトランジスタＭＰ１４１を入力とするカレントミラー回路を構成する。このため、ＰＭＯＳトランジスタＭＰ１４２は、ＰＭＯＳトランジスタＭＰ１４１に流れる電流に応じたドレイン電流をノードＮ１４２に供給する。ここで、ＰＭＯＳトランジスタＭＰ１４１、ＭＰ１４２と定電流源ＣＣ１４１とで１つの定電流源回路とみなすこともできる。なお、ＰＭＯＳトランジスタＭＰ１４１、ＭＰ１４２は、トランジスタサイズ比Ｗ／Ｌが共に等しいとする。

ノードＮ１４２と接地端子ＧＮＤ間には、例えば抵抗値２ＭΩ程度の可変抵抗ＲＶ１４１がある。このため、通常ノードＮ１４２のレベルは、ハイレベルとなっている。

しかし、内部電圧ＶＤＣが低下し、例えば３Ｖ程度まで低下するとＰＭＯＳトランジスタがオフし始め、ノードＮ１４２の電位も低下する。ノードＮ１４２の電位がＮＯＲ回路ＮＯＲ１４１のロウレベル入力閾値以下に低下したとき、ＮＯＲ回路ＮＯＲ１４１は、ハイレベルを出力する。このため、ＮＭＯＳトランジスタＭＮ１４１がオン状態となり、ノードＮ１４２の電位が接地電圧ＧＮＤ（ロウレベル）に低下する。そして、インバータ回路ＩＶ１４１が、ハイレベルの電圧変動検出信号を出力する。この電圧変動検出信号の状態は、フラグ解除命令信号がハイレベルとなるまで、維持される。

なお、内部電圧ＶＤＣもしくは電源電圧ＶＤＤが急激に低下し、ノードＮ１４２の電位以下になった場合でも、ノードＮ１４２の電荷はＰＭＯＳトランジスタを経由して引き抜かれる。このため、ノードＮ１４２の電位がＮＯＲ回路ＮＯＲ１４１のロウレベル入力閾値以下に低下したとき、上記説明と同様、インバータ回路ＩＶ１４１が、ハイレベルの電圧変動検出信号を出力する。

なお、電源電圧ＶＤＤの電位が上昇し、電圧変動検出回路１３１の電圧変動検出動作が解除されるとフラグ解除命令信号がハイレベルとなる。この場合、ＮＯＲ回路ＮＯＲ１４１がロウレベルを出力し、ＮＭＯＳトランジスタＭＮ１４１がオフ状態となる。このため、ノードＮ１４２の電位が上昇し、インバータ回路ＩＶ１４１が出力する電圧変動検出信号が再びロウレベルとなる。

なお、ノードＮ１４２と接地端子ＧＮＤとの間に所定の容量のキャパシタを接続し、電圧変動検出信号のパルス幅を調整してもよい。

以下に電圧検出回路１００の動作を説明する。図７、図８に電圧検出回路１００の動作を説明するフローチャートを示す。図７、図８に示すように、まず、初期設定を行う（Ｓ１０１）。この初期設定では、時間設定レジスタ１２１〜１２４のレジスタ値等の設定が行われる。また、レジスタ１１３にも設定値が設定される。そして、ステップＳ１０１で設定した条件で動作を開始する（Ｓ１０２）。

次に、検出対象に電源電圧ＶＤＤに応じた内部電圧ＶＤＣを選択する（Ｓ１０３）。つまり、順番設定レジスタ１３０の記憶する値を「４」とする。そして、カウンタ１２８がレジスタ値ＴＳＥＬ４に応じた期間カウント動作を開始する（Ｓ１０４）。

このカウント期間内で（Ｓ１０５ＮＯ）、コンパレータ１０３が、内部電圧ＶＤＣを検出レベル（基準電圧ＶＲＥＦ）以下である判定した場合（Ｓ１０６ＹＥＳ）、リセット信号もしくは割込み信号が出力される（Ｓ１０７）。

一方、カウンタ１２８のカウント動作がレジスタ値ＴＳＥＬ４に応じた期間を経過した場合（Ｓ１０５ＹＥＳ）、カウント動作を終了する（Ｓ１０８）。そして、検出対象に外部入力電圧Ｖｉｎ１を選択する（Ｓ１０９）。つまり、順番設定レジスタ１３０の記憶する値を「１」とする。そして、カウンタ１２８がレジスタ値ＴＳＥＬ１に応じた期間カウント動作を開始する（Ｓ１１０）。

このカウント期間内（Ｓ１１１ＮＯ）、電源電圧ＶＤＤに応じた内部電圧ＶＤＣが低下しない場合で（Ｓ１１２ＮＯ）、コンパレータ１０３が、外部入力電圧Ｖｉｎ１を検出レベル（基準電圧ＶＲＥＦ）以下である判定した場合（Ｓ１１３ＹＥＳ）、リセット信号もしくは割込み信号が出力される（Ｓ１１４）。もし、このカウント期間内（Ｓ１１１ＮＯ）、電源電圧ＶＤＤに応じた内部電圧ＶＤＣが低下した場合（Ｓ１１２ＹＥＳ）、カウント動作を終了し（Ｓ１１５）、ステップＳ１０３へ移行する。

一方、カウンタ１２８のカウント動作がレジスタ値ＴＳＥＬ１に応じた期間を経過した場合（Ｓ１１１ＹＥＳ）、カウント動作を終了する（Ｓ１１６）。そして、検出対象に外部入力電圧Ｖｉｎ２を選択する（Ｓ１１７）。つまり、順番設定レジスタ１３０の記憶する値を「２」とする。そして、カウンタ１２８がレジスタ値ＴＳＥＬ２に応じた期間カウント動作を開始する（Ｓ１１８）。

このカウント期間内（Ｓ１１９ＮＯ）、電源電圧ＶＤＤに応じた内部電圧ＶＤＣが低下しない場合で（Ｓ１２０ＮＯ）、コンパレータ１０３が、外部入力電圧Ｖｉｎ２を検出レベル（基準電圧ＶＲＥＦ）以下である判定した場合（Ｓ１２１ＹＥＳ）、リセット信号もしくは割込み信号が出力される（Ｓ１２２）。もし、このカウント期間内（Ｓ１１９ＮＯ）、電源電圧ＶＤＤに応じた内部電圧ＶＤＣが低下した場合（Ｓ１２０ＹＥＳ）、カウント動作を終了し（Ｓ１２３）、ステップＳ１０３へ移行する。

一方、カウンタ１２８のカウント動作がレジスタ値ＴＳＥＬ２に応じた期間を経過した場合（Ｓ１１９ＹＥＳ）、カウント動作を終了する（Ｓ１２４）。そして、検出対象に外部入力電圧Ｖｉｎ３を選択する（Ｓ１２５）。つまり、順番設定レジスタ１３０の記憶する値を「３」とする。そして、カウンタ１２８がレジスタ値ＴＳＥＬ３に応じた期間カウント動作を開始する（Ｓ１２６）。

このカウント期間内（Ｓ１２７ＮＯ）、電源電圧ＶＤＤに応じた内部電圧ＶＤＣが低下しない場合で（Ｓ１２８ＮＯ）、コンパレータ１０３が、外部入力電圧Ｖｉｎ３を検出レベル（基準電圧ＶＲＥＦ）以下である判定した場合（Ｓ１２９ＹＥＳ）、リセット信号もしくは割込み信号が出力される（Ｓ１３０）。もし、このカウント期間内（Ｓ１２７ＮＯ）、電源電圧ＶＤＤに応じた内部電圧ＶＤＣが低下した場合（Ｓ１２８ＹＥＳ）、もしくは、このカウント期間を経過した場合（Ｓ１２７ＹＥＳ）、カウント動作を終了し（Ｓ１３１）、ステップＳ１０３へ移行する。

図９〜図１１に電圧検出回路１００の動作タイミングチャートを示す。図９、図１０のタイミングチャートでは、時分割制御回路１０６からの制御信号ＳＥＬ１〜ＳＥＬ４に応じて、検出電圧選択回路１０２が選択し、出力する選択電圧ＶＳＥＬは、時刻ｔ１、ｔ２、ｔ３、ｔ４で内部電圧ＶＤＣ、外部入力電圧Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３に順に切り替わる。このため、コンパレータ１０３により基準電圧ＶＲＥＦと比較される電圧も切り替わる。つまり、電圧検出回路２００が検出対象とする電圧が、時刻ｔ１、ｔ２、ｔ３、ｔ４で、それぞれ内部電圧ＶＤＣ、外部入力電圧Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３に順に切り替わる。なお、このような切り替わりは時刻ｔ５、ｔ６、ｔ７、ｔ８でも同様に行われ、更に時刻ｔ９以後も繰り替えされる。

ここで、図９に示すように、時刻１１で外部入力電圧Ｖｉｎ２が基準電圧ＶＲＥＦよりも低下する場合を説明する。時刻ｔ３〜ｔ４の期間は、時分割制御回路１０６からの制御信号ＳＥＬ２が活性化しており、選択電圧ＶＳＥＬがＶｉｎ２となっている。つまり、電圧検出回路２００が検出対象とする電圧はＶｉｎ２であり、コンパレータ１０３が外部入力電圧Ｖｉｎ２と所定の電圧値の基準電圧ＶＲＥＦとを比較する。

時刻１１に、外部入力電圧Ｖｉｎ２が基準電圧ＶＲＥＦより低下し、コンパレータ１０３からハイレベルの検出信号ＳＤＥＴが出力される。そして、このハイレベルの検出信号ＳＤＥＴにより、ラッチ回路１０５からリセット信号もしくは割込み信号が出力される。

次に、図１０に、外部入力電圧Ｖｉｎ２が基準電圧ＶＲＥＦよりも低下する時刻ｔ１１が、検出対象電圧がＶｉｎ２の期間ではない場合を示す。この場合、時刻ｔ１１の時点では、検出対象電圧が外部入力電圧Ｖｉｎ２ではなくＶｉｎ３、つまり選択電圧ＶＳＥＬがＶｉｎ３となっている。このため、時刻ｔ１１では、コンパレータ１０３からハイレベルの検出信号ＳＤＥＴが出力されない。

その後、時刻ｔ７において、検出対象電圧が再び外部入力電圧Ｖｉｎ２となる。この時刻ｔ７〜ｔ８の期間において選択電圧ＶＳＥＬがＶｉｎ２となり、コンパレータ１０３は、Ｖｉｎ２が基準電圧ＶＲＥＦよりも低下していることを検知する。そして、比較期間後にコンパレータ１０３からハイレベルの検出信号ＳＤＥＴが出力される。そして、このハイレベルの検出信号ＳＤＥＴにより、ラッチ回路１０５からリセット信号もしくは割込み信号が出力される。

次に、図１１に時刻ｔ１２において、電源電圧ＶＤＤが低下した場合を示す。なお、時刻ｔ６以前は、図１０の場合と同様であるため説明は省略する。図１１に示すように、時刻ｔ１１に電源電圧ＶＤＤが低下し、それに伴い電圧ＶＤＣも低下する。電圧変動検出回路１３１が、この電圧ＶＤＣの低下を検出し、順番設定レジスタ１３０の設定を変更する。

例えば、時刻ｔ１２の直前では、検出対象電圧が外部入力電圧Ｖｉｎ１であり、順番設定レジスタ１２６が記憶している値が「１」（順番設定信号の値も「１」）である。ここで、時刻ｔ１２において、電源電圧ＶＤＤが低下し、電圧変動検出回路１３１から電圧変動検出信号が出力される。そして、順番設定レジスタ１３０の値が「４」に書き換えられ、順番設定信号の値も「４」となる。

この結果、制御信号ＳＥＬ４が活性化し、時刻ｔ１３に検出電圧選択回路１０２が出力する選択電圧ＶＳＥＬが、外部入力電圧Ｖｉｎ１から内部電圧ＶＤＣに切り替わる。つまり、検出対象電圧が、外部入力電圧Ｖｉｎ１から内部電圧ＶＤＣに切り替わる。

このことにより、コンパレータ１０３は、内部電圧ＶＤＣと基準電圧ＶＲＥＦとを比較する。そして、時刻ｔ１４で、内部電圧ＶＤＣが基準電圧ＶＲＥＦより低下し、コンパレータ１０３からハイレベルの検出信号ＳＤＥＴが出力される。そして、このハイレベルの検出信号ＳＤＥＴにより、ラッチ回路１０５からリセット信号もしくは割込み信号が出力される。

ここで、図１９に示した従来の低電圧検出回路１は、内部の電源電圧の低下を検出可能であったが、外部からの入力電圧の低下を検出できなかった。そして、低電圧検出回路１０は、図２０に示したように外部の入力電圧と、電源電圧とをスイッチ回路１２により切り替える構成を有していた。このスイッチ回路１２が外部の入力電圧を選択している場合、の外部入力電圧の低下をコンパレータで検出することが可能であった。しかし、スイッチ回路１２が外部の入力電圧を選択している期間は、電源電圧低下の検出が不可能である。このため、外部入力電圧の低下を検出可能なコンパレータ以外に、常時電源電圧の低下をモニターするコンパレータを用意する必要があり、回路規模の増大する問題があった。

しかし、本実施の形態１の電圧検出回路１００では、外部入力電圧もしくは電源電圧に応じた電圧を、時分割で検出対象電圧とする。つまり、複数の外部入力電圧をモニターする期間、電源電圧に応じた電圧をモニターする期間に時分割し、それぞれの期間に対応した電圧をコンパレータ１０３に入力する。

更に、電源電圧に応じた電圧をモニターしていない期間に、電源電圧が低下したことを検出すると、強制的に電源電圧に応じた電圧をモニターする期間に変更し、電源電圧低下の検出を確実にしている。このような機構により、本実施の形態１の電圧検出回路１００は、電源電圧低下の検出をもれなく検出可能とし、且つ、複数のコンパレータを必要としないことにより回路規模の削減も可能となる。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２も、実施の形態２と同様、本発明をマイクロコントローラの電圧検出回路に適用したものである。図１２に本実施の形態２にかかる電圧検出回路２００のブロック構成を示す。図１２に示すように、電圧検出回路２００は、比較電圧生成回路１０１と、検出電圧選択回路１０２と、コンパレータ（比較器）１０３と、基準電圧生成回路２０４と、ラッチ回路１０５と、時分割制御回路１０６と、外部電圧入力端子１０７〜１０９と、レジスタ１１３とを有する。

なお、図１２に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態２と異なるのは基準電圧生成回路２０４である。よって、ここでは、その相違部分を重点的に説明し、実施の形態１と同様の部分の説明は省略する。

基準電圧生成回路２０４は、制御信号ＳＥＬ１〜ＳＥＬ４に応じて、出力する基準電圧ＶＲＥＦの電圧値を変化させる。

図１３に基準電圧生成回路２０４の構成を示す。図１３に示すように、基準電圧生成回路２０４は、基準電圧設定レジスタ２０１〜２０４と、セレクタ２２５、２２６と、ラダー抵抗２２７とを有する。

基準電圧生成回路２０４は、検出電圧選択回路１０２が出力する電圧ＶＳＥＬに応じて、基準電圧ＶＲＥＦを可変とする。例えば、検出電圧選択回路１０２により、電圧ＶＳＥＬが外部入力電圧Ｖｉｎ１として選択された場合、基準電圧ＶＲＥＦは選択基準電圧Ｖ１とする。同様に、外部入力電圧Ｖｉｎ２、Ｖｉｎ３として選択された場合、基準電圧ＶＲＥＦはそれぞれ選択基準電圧Ｖ２、Ｖ３とする。また、内部電圧ＶＤＣとして選択された場合、基準電圧ＶＲＥＦは選択基準電圧Ｖ４とする。

基準電圧設定レジスタ２０１〜２０４はそれぞれ、選択電圧ＶＳＥＬが外部入力電圧Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、内部電圧ＶＤＣである場合に、基準電圧生成回路２０４が出力する基準電圧ＶＲＥＦの電圧値を決定する設定値が記憶されている。この基準電圧設定レジスタ２０１〜２０４が記憶するレジストリの値をそれぞれＶＳＥＬ１〜ＶＳＥＬ４とする。

セレクタ２２５は、制御信号ＳＥＬ１〜ＳＥＬ４に応じて、基準電圧設定レジスタ２０１〜２０４が記憶するそれぞれの値ＶＳＥＬ１〜ＶＳＥＬ４のいずれか１つを選択して選択信号ＶＳＥＬＰとして出力する。例えば、制御信号ＳＥＬ１が活性化している場合、基準電圧設定レジスタ２０１が記憶するＶＳＥＬ１を選択し、選択信号ＶＳＥＬＰとして出力する。以下同様に、制御信号ＳＥＬ２〜ＳＥＬ４のいずれかが活性化している場合、その活性化した制御信号に応じてＶＳＥＬ２〜ＶＳＥＬ４のいずれかを選択し、選択信号ＶＳＥＬＰとして出力する。

ラダー抵抗２２７は、電源端子ＶＤＤと接地端子ＧＮＤとの間に複数の抵抗を直列接続している。各抵抗間の接続ノードでは、電源電圧ＶＤＤを抵抗分圧した電圧が生成される。例えば、図１３に示すように、各ノードの電圧をＶ１〜Ｖ４とする。

セレクタ２２６は、選択信号ＶＳＥＬＰの値に応じて、ラダー抵抗２２７が生成した複数の電圧のうち１つを選択し、基準電圧ＶＲＥＦとして出力する。なお、このセレクタ２２６により選択され、出力される基準電圧ＶＲＥＦを上述した選択基準電圧と称す。つまり、基準電圧ＶＲＥＦとして、選択基準電圧Ｖ１〜Ｖ４のいずれかが、このセレクタ２２６により出力される。

例えば、選択信号ＶＳＥＬＰがＶＳＥＬ１である場合、選択基準電圧Ｖ１がセレクタ２２６により選択され、基準電圧ＶＲＥＦとして出力される。以下同様に、選択信号ＶＳＥＬＰがＶＳＥＬ２、ＶＳＥＬ３、ＶＳＥＬ４である場合、それぞれ選択基準電圧Ｖ２、Ｖ３、Ｖ４がセレクタ２２６により選択され、基準電圧ＶＲＥＦとして出力される。

なお、上記説明は、あくまで一例であり、必ずしもＶＳＥＬ１〜ＶＳＥＬ４に対して、それぞれ電圧Ｖ１〜Ｖ４が対応する必要はない。例えば、基準電圧設定レジスタ２０１、２０４が同じ値を記憶し、そのレジスタの値ではセレクタ２２６が選択基準電圧Ｖ１を選択する場合を考える。この場合、選択信号ＶＳＥＬＰの値がＶＳＥＬ１もしくはＶＳＥＬ４となったとき、両方ともセレクタ２２６により電圧Ｖ１が選択される。このように、基準電圧ＶＲＥＦとして選択される電圧は、基準電圧設定レジスタ２０１〜２０４の記憶する値により任意に、ラダー抵抗２２７が生成する電圧から選択することができる。

以下に電圧検出回路２００の動作を説明する。図１４、図１５に電圧検出回路２００の動作を説明するフローチャートを示す。本実施の形態２と実施では、検出レベルの判定動作において、検出レベルがそれぞれ選択基準電圧Ｖ１〜Ｖ４に切り替わる点が実施の形態１と相違しており、その他の動作は実施の形態１と同様となる。よって、図１４、図１５において、実施の形態１と同様の部分は図７、図８と同じ符号を付すものとする。

図１４、図１５に示すように、まず、初期設定を行う（Ｓ１０１）。この初期設定では、時間設定レジスタ１２１〜１２４のレジスタ値等の設定が行われる。また、レジスタ１１３にも設定値が設定される。そして、ステップＳ１０１で設定した条件で動作を開始する（Ｓ１０２）。

次に、検出対象に電源電圧ＶＤＤに応じた内部電圧ＶＤＣを選択する（Ｓ１０３）。つまり、順番設定レジスタ１３０の記憶する値を「４」とする。次に、基準電圧ＶＲＥＦとして選択基準電圧Ｖ４を選択する（Ｓ２０１）。つまり、選択信号ＶＳＥＬＰの値をＶＳＥＬ４とする。そして、カウンタ１２８がレジスタ値ＴＳＥＬ４に応じた期間カウント動作を開始する（Ｓ１０４）。

このカウント期間内で（Ｓ１０５ＮＯ）、コンパレータ１０３が、内部電圧ＶＤＣを検出レベル（選択基準電圧Ｖ４）以下である判定した場合（Ｓ１０６ＹＥＳ）、リセット信号もしくは割込み信号が出力される（Ｓ１０７）。

一方、カウンタ１２８のカウント動作がレジスタ値ＴＳＥＬ４に応じた期間を経過した場合（Ｓ１０５ＹＥＳ）、カウント動作を終了する（Ｓ１０８）。そして、検出対象に外部入力電圧Ｖｉｎ１を選択する（Ｓ１０９）。つまり、順番設定レジスタ１３０の記憶する値を「１」とする。次に、基準電圧ＶＲＥＦとして選択基準電圧Ｖ１を選択する（Ｓ２０２）。つまり、選択信号ＶＳＥＬＰの値をＶＳＥＬ１とする。そして、カウンタ１２８がレジスタ値ＴＳＥＬ１に応じた期間カウント動作を開始する（Ｓ１１０）。

このカウント期間内（Ｓ１１１ＮＯ）、電源電圧ＶＤＤに応じた内部電圧ＶＤＣが低下しない場合で（Ｓ１１２ＮＯ）、コンパレータ１０３が、外部入力電圧Ｖｉｎ１を検出レベル（選択基準電圧Ｖ１）以下である判定した場合（Ｓ１１３ＹＥＳ）、リセット信号もしくは割込み信号が出力される（Ｓ１１４）。もし、このカウント期間内（Ｓ１１１ＮＯ）、電源電圧ＶＤＤに応じた内部電圧ＶＤＣが低下した場合（Ｓ１１２ＹＥＳ）、カウント動作を終了し（Ｓ１１５）、ステップＳ１０３へ移行する。

一方、カウンタ１２８のカウント動作がレジスタ値ＴＳＥＬ１に応じた期間を経過した場合（Ｓ１１１ＹＥＳ）、カウント動作を終了する（Ｓ１１６）。そして、検出対象に外部入力電圧Ｖｉｎ２を選択する（Ｓ１１７）。つまり、順番設定レジスタ１３０の記憶する値を「２」とする。次に、基準電圧ＶＲＥＦとして選択基準電圧Ｖ２を選択する（Ｓ２０３）。つまり、選択信号ＶＳＥＬＰの値をＶＳＥＬ２とする。そして、カウンタ１２８がレジスタ値ＴＳＥＬ２に応じた期間カウント動作を開始する（Ｓ１１８）。

このカウント期間内（Ｓ１１９ＮＯ）、電源電圧ＶＤＤに応じた内部電圧ＶＤＣが低下しない場合で（Ｓ１２０ＮＯ）、コンパレータ１０３が、外部入力電圧Ｖｉｎ２を検出レベル（選択基準電圧Ｖ２）以下である判定した場合（Ｓ１２１ＹＥＳ）、リセット信号もしくは割込み信号が出力される（Ｓ１２２）。もし、このカウント期間内（Ｓ１１９ＮＯ）、電源電圧ＶＤＤに応じた内部電圧ＶＤＣが低下した場合（Ｓ１２０ＹＥＳ）、カウント動作を終了し（Ｓ１２３）、ステップＳ１０３へ移行する。

一方、カウンタ１２８のカウント動作がレジスタ値ＴＳＥＬ２に応じた期間を経過した場合（Ｓ１１９ＹＥＳ）、カウント動作を終了する（Ｓ１２４）。そして、検出対象に外部入力電圧Ｖｉｎ３を選択する（Ｓ１２５）。つまり、順番設定レジスタ１３０の記憶する値を「３」とする。次に、基準電圧ＶＲＥＦとして選択基準電圧Ｖ３を選択する（Ｓ２０４）。つまり、選択信号ＶＳＥＬＰの値をＶＳＥＬ３とする。そして、カウンタ１２８がレジスタ値ＴＳＥＬ３に応じた期間カウント動作を開始する（Ｓ１２６）。

このカウント期間内（Ｓ１２７ＮＯ）、電源電圧ＶＤＤに応じた内部電圧ＶＤＣが低下しない場合で（Ｓ１２８ＮＯ）、コンパレータ１０３が、外部入力電圧Ｖｉｎ３を検出レベル（選択基準電圧Ｖ３）以下である判定した場合（Ｓ１２９ＹＥＳ）、リセット信号もしくは割込み信号が出力される（Ｓ１３０）。もし、このカウント期間内（Ｓ１２７ＮＯ）、電源電圧ＶＤＤに応じた内部電圧ＶＤＣが低下した場合（Ｓ１２８ＹＥＳ）、もしくは、このカウント期間を経過した場合（Ｓ１２７ＹＥＳ）、カウント動作を終了し（Ｓ１３１）、ステップＳ１０３へ移行する。

図１６〜図１８に電圧検出回路２００の動作タイミングチャートを示す。但し、図１６〜図１８ともに、基準電圧ＶＲＥＦが電圧Ｖ１〜Ｖ４となっている以外は、図９〜図１１と同様であるものとする。つまり、本実施の形態２では、電圧検出回路２００が検出対象とする電圧が時刻ｔ１、ｔ２、ｔ３、ｔ４で内部電圧ＶＤＣ、外部入力電圧Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３に順に切り替わるが、それと同時に基準電圧ＶＲＥＦの電圧値も選択基準電圧Ｖ４、Ｖ１、Ｖ２、Ｖ３に切り替わる。

ここで、図１６に示すように、時刻１１で外部入力電圧Ｖｉｎ２が選択基準電圧Ｖ２よりも低下する場合を説明する。時刻ｔ３〜ｔ４の期間は、時分割制御回路１０６からの制御信号ＳＥＬ２が活性化しており、選択電圧ＶＳＥＬがＶｉｎ２、基準電圧ＶＲＥＦが選択基準電圧Ｖ２となっている。つまり、電圧検出回路２００が検出対象とする電圧をＶｉｎ２として、選択基準電圧Ｖ２との比較をコンパレータ１０３が行う。

時刻１１に、外部入力電圧Ｖｉｎ２が選択基準電圧Ｖ２より低下し、コンパレータ１０３からハイレベルの検出信号ＳＤＥＴが出力される。そして、このハイレベルの検出信号ＳＤＥＴにより、ラッチ回路１０５からリセット信号もしくは割込み信号が出力される。

次に、図１７に、外部入力電圧Ｖｉｎ２が選択基準電圧Ｖ２よりも低下する時刻ｔ１１が、検出対象電圧がＶｉｎ２の期間ではない場合を示す。この場合、時刻ｔ１１の時点では、検出対象電圧が外部入力電圧Ｖｉｎ２ではなくＶｉｎ３、つまり選択電圧ＶＳＥＬがＶｉｎ３となっている。このため、時刻ｔ１１では、コンパレータ１０３からハイレベルの検出信号ＳＤＥＴが出力されない。

その後、時刻ｔ７において、検出対象電圧が再び外部入力電圧Ｖｉｎ２となる。この時刻ｔ７〜ｔ８の期間において選択電圧ＶＳＥＬがＶｉｎ２となり、コンパレータ１０３は、外部入力電圧Ｖｉｎ２が選択基準電圧Ｖ２よりも低下していることを検知する。そして、比較期間後にコンパレータ１０３からハイレベルの検出信号ＳＤＥＴが出力される。そして、このハイレベルの検出信号ＳＤＥＴにより、ラッチ回路１０５からリセット信号もしくは割込み信号が出力される。

次に、図１８に時刻ｔ１２において、電源電圧ＶＤＤが低下した場合を示す。なお、時刻ｔ６以前は、図１７の場合と同様であるため説明は省略する。図１８に示すように、時刻ｔ１１に電源電圧ＶＤＤが低下し、それに伴い電圧ＶＤＣも低下する。電圧変動検出回路１３１が、この電圧ＶＤＣの低下を検出し、順番設定レジスタ１３０の設定を変更する。

例えば、時刻ｔ１２の直前では、検出対象電圧が外部入力電圧Ｖｉｎ１であり、順番設定レジスタ１２６が記憶している値が「１」（順番設定信号の値も「１」）である。また、制御信号生成回路１２９が活性化させている制御信号がＳＥＬ１であるため、基準電圧生成回路２０４が基準電圧ＶＲＥＦとして出力する電圧も選択基準電圧Ｖ１である。

ここで、時刻ｔ１２において、電源電圧ＶＤＤが低下し、電圧変動検出回路１３１から電圧変動検出信号が出力される。そして、順番設定レジスタ１３０の値が「４」に書き換えられ、順番設定信号の値も「４」となる。

この結果、制御信号ＳＥＬ４が活性化し、時刻ｔ１３に検出電圧選択回路１０２が出力する選択電圧ＶＳＥＬが、外部入力電圧Ｖｉｎ１から内部電圧ＶＤＣに切り替わる。つまり、検出対象電圧が、外部入力電圧Ｖｉｎ１から内部電圧ＶＤＣに切り替わる。同時に、制御信号ＳＥＬ４が活性化したことにより基準電圧生成回路２０４が基準電圧ＶＲＥＦとして出力する電圧も選択基準電圧Ｖ１からＶ４に切り替わる。

このことにより、コンパレータ１０３は、内部電圧ＶＤＣと選択基準電圧Ｖ４とを比較する。そして、時刻ｔ１４で、内部電圧ＶＤＣが選択基準電圧Ｖ４より低下し、コンパレータ１０３からハイレベルの検出信号ＳＤＥＴが出力される。そして、このハイレベルの検出信号ＳＤＥＴにより、ラッチ回路１０５からリセット信号もしくは割込み信号が出力される。

以上のように、本実施の形態２の電圧検出回路２００では、コンパレータ１０３の一方の入力端子に入力する基準電圧ＶＲＥＦを、他方の入力端子に入力する検出対象電圧（Ｖｉｎ１〜Ｖｉｎ３、ＶＤＣ）に応じて切り替えることが可能となる。

ここで、実施の形態１では、基準電圧ＶＲＥＦが一定であった。このため、時分割で切り替えた検出対象電圧ごとに、正確な電圧降下の判定が難しかった。しかし、本実施の形態２の電圧検出回路２００では、レジスタ（基準電圧設定レジスタ２２１〜２２４）に記憶させる値に応じて、時分割で切り替えた検出対象電圧ごとに柔軟に基準電圧ＶＲＥＦの値を変更することが可能となる。このため、より精度の高い低電圧判定が可能となる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１００、２００ 電圧検出回路
１０１ 比較電圧生成回路
１０２ 検出電圧選択回路
１０３ コンパレータ
１０４、２０４ 基準電圧生成回路
１０５ ラッチ回路
１０６ 時分割制御回路
１０７〜１０９ 外部電圧入力端子
１１１、２２７ ラダー抵抗
１１２ 選択回路
１２１〜１２４ 時間設定レジスタ
１２５ セレクタ
１２６ 順番設定レジスタ
１２７ カウント値設定レジスタ
１２８ カウンタ
１２９ 制御信号生成回路
１３０ 電圧変動検出回路
２２１〜２２４ 基準電圧設定レジスタ
２２５、２２６ セレクタ
ＳＷ１０１〜ＳＷ１０４ スイッチ回路

Claims (13)

1. 電源電圧に応じた電圧を第１の電圧として出力する比較電圧生成回路と、
   外部端子から入力する外部入力電圧と前記第１の電圧とを、第１の制御信号に応じて選択し、比較電圧として出力する検出電圧選択回路と、
   基準電圧を生成する基準電圧生成回路と、
   前記基準電圧と、前記比較電圧とを比較し、その比較結果を検出信号として出力する比較器と、
   前記検出電圧選択回路が前記第１の電圧もしくは前記外部入力電圧を比較電圧として時分割で出力するよう前記第１の制御信号を生成する制御回路と、を有し、
   前記検出電圧選択回路は、
   前記第１の制御信号が第１の期間を示す間前記第１の電圧を選択し、前記第１の制御信号が第２の期間を示す間外部端子から入力する外部入力電圧を選択し、
   前記制御回路は、
   前記第１の期間中の前記第１の電圧を第２の電圧として保持し、前記第２の期間中の前記第１の電圧と前記第２の電圧とを比較して、前記電源電圧の低下を検出し、電圧変動検出信号を出力する電圧変動検出回路を有し、
   前記電圧変動検出信号が出力されたことに応じて、前記第１の制御信号を前記検出電圧選択回路が前記第１の電圧を選択することを指示する状態に切り替える電圧検出回路。
2. 前記制御回路は、第１、第２のレジスタと、第１のセレクタと、カウンタと、制御信号生成回路とを有し、
   前記第１のレジスタは、前記検出電圧選択回路が前記第１の電圧を選択する第１の期間を規定する第１の設定値を記憶し、
   前記第２のレジスタは、前記検出電圧選択回路が前記外部入力電圧を選択する第２の期間を規定する第２の設定値を記憶し、
   前記第１のセレクタは、順番設定信号に応じて、前記第１もしくは第２の設定値のいずれかを選択し、
   前記カウンタは、前記第１のセレクタが選択した前記第１もしくは第２の設定値に応じて前記第１もしくは第２の期間をカウントし、
   前記制御信号生成回路は、前記順番設定信号に応じて、前記カウンタがカウントする前記第１の期間、前記検出電圧選択回路が前記第１の電圧を選択するよう前記第１の制御信号を生成、もしくは、前記カウンタがカウントする前記第２の期間、前記検出電圧選択回路が前記外部入力電圧を選択するよう前記第１の制御信号を生成する
   請求項１に記載の電圧検出回路。
3. 前記電圧変動検出回路は、第１導電型の第１、第２のトランジスタと、第２導電型の第３、第４のトランジスタを有するラッチ回路と、第１導電型の第５のトランジスタと、第２導電型の第６のトランジスタと、キャパシタと、第１〜第５のスイッチ回路とを有し、
   前記第１、第３のトランジスタは、前記第１の電圧が供給される第１のノードと、第２のノードとの間に直列接続され、前記第１のトランジスタのドレイン及び第３のトランジスタのソースを接続する中間ノードが第３のノードに接続され、制御端子がそれぞれ第４のノードに接続され、
   前記第２、第４のトランジスタは、前記第１のノードと、第５のノードとの間に直列接続され、前記第２のトランジスタのドレイン及び第４のトランジスタのソースを接続する中間ノードが前記第４のノードに接続され、制御端子がそれぞれ前記第３のノードに接続され、
   前記第１、第２のスイッチ回路は、前記第１の制御信号に応じて前記第１の期間、前記第１のノードと前記第３のノード、前記第１のノードと第４のノードとをそれぞれ接続し、
   前記第３、第４のスイッチ回路は、前記第１の制御信号に応じて前記第１の期間、前記第２のノードと第６のノード、前記第５のノードと第７のノードとをそれぞれ接続し、
   前記第５のトランジスタは、前記第６のノードと接地端子との間に接続され、制御端子に前記第１の電圧が印加され、
   前記第６のトランジスタは、前記第７のノードと前記接地端子との間に接続され、制御端子が第８のノードに接続され、
   前記キャパシタは、前記第８のノードと前記接地端子との間に接続され、
   前記第５のスイッチ回路は、前記第１の制御信号に応じて前記第２の期間、前記第８のノードに前記第１の電圧を供給する
   請求項１又は２に記載の電圧検出回路。
4. 前記比較電圧生成回路は、第１のラダー抵抗を有し、前記第１のラダー抵抗により生成される前記電源電圧の複数の電圧のうち１つを選択して第１の電圧として出力する
   請求項１〜請求項３のいずれか１項に記載の電圧検出回路。
5. 前記基準電圧生成回路は、前記第１の制御信号に応じて、前記第１の電圧もしくは前記外部入力電圧に対応した基準電圧を生成する
   請求項１〜請求項４のいずれか１項に記載の電圧検出回路。
6. 前記基準電圧生成回路は、第２のセレクタと、第２のラダー抵抗とを有し、
   前記第２のラダー抵抗は、前記電源電圧を複数の選択基準電圧として分圧し、
   前記２のセレクタは、前記第１の制御信号に応じて、前記複数の選択基準電圧のうち１つを選択して、前記基準電圧として出力する
   請求項５に記載の電圧検出回路。
7. 前記基準電圧生成回路は、第３、第４のレジスタを更に有し、
   前記第３、第４のレジスタはそれぞれ、前記外部入力電圧に対応する前記選択基準電圧を規定する第３の設定値、前記第１の電圧に対応する前記選択基準電圧を規定する第４の設定値を記憶し、
   前記２のセレクタは、前記第１の制御信号に応じて、前記複数の選択基準電圧のうち前記第３の設定値もしくは第４の設定値に基づいた前記複数の選択基準電圧のうち１つを選択して、前記基準電圧として出力する
   請求項６に記載の電圧検出回路。
8. 電源電圧に応じた電圧を第１の電圧として出力する比較電圧生成回路と、
   外部端子から入力する外部入力電圧と前記第１の電圧とを、第１の制御信号に応じて選択し、比較電圧として出力する比較電圧として出力する検出電圧選択回路と、
   基準電圧を生成する基準電圧生成回路と、
   前記基準電圧と、前記比較電圧とを比較し、その比較結果を検出信号として出力する比較器と、を有する電圧検出回路の制御方法であって、
   前記検出電圧選択回路に対して前記第１の電圧もしくは前記外部入力電圧を比較電圧として時分割で出力させさせるように前記第１の制御信号を生成し、
   前記検出電圧選択回路に、前記第１の制御信号が第１の期間を示す間前記第１の電圧を選択させ、前記第１の制御信号が第２の期間を示す間外部端子から入力する外部入力電圧を選択させ、
   前記第１の期間中の前記第１の電圧を第２の電圧として保持し、前記第２の期間中の前記第１の電圧と前記第２の電圧とを比較して、前記電源電圧の低下を検出し、
   前記電源電圧の低下が検出されたことに応じて、前記第１の制御信号を前記検出電圧選択回路が前記第１の電圧を選択することを指示する状態に切り替える電圧検出回路の制御方法。
9. 前記電圧検出回路が、第１、第２のレジスタと、カウンタと、を有し、
   前記第１のレジスタに対して、前記検出電圧選択回路が前記第１の電圧を選択する第１の期間を規定する第１の設定値を記憶させ、
   前記第２のレジスタに対して、前記検出電圧選択回路が前記外部入力電圧を選択する第２の期間を規定する第２の設定値を記憶させ、
   前記第１もしくは第２の設定値を選択し、その選択した設定値に応じて前記カウンタに対して、前記第１もしくは第２の期間をカウントさせ、
   前記カウンタがカウントする前記第１の期間、前記検出電圧選択回路に対して、前記第１の電圧を選択させ、
   前記カウンタがカウントする前記第２の期間、前記検出電圧選択回路に対して、前記外部入力電圧を選択させる
   請求項８に記載の電圧検出回路の制御方法。
10. 前記比較電圧生成回路は、第１のラダー抵抗を有し、
    前記比較電圧生成回路に対して、前記第１のラダー抵抗により生成される前記電源電圧の複数の分圧値から１つを選択して第１の電圧として出力させる
    請求項８又は９に記載の電圧検出回路の制御方法。
11. 前記基準電圧生成回路に対して、前記第１の電圧もしくは前記外部入力電圧に対応した基準電圧を生成させる
    請求項８〜請求項１０のいずれか１項に記載の電圧検出回路の制御方法。
12. 前記基準電圧生成回路は、前記電源電圧を複数の選択基準電圧として分圧する第２のラダー抵抗を有し、
    前記基準電圧生成回路に対して、前記複数の選択基準電圧のうち１つを選択して、前記基準電圧として出力させる
    請求項１１に記載の電圧検出回路の制御方法。
13. 前記基準電圧生成回路は、第３、第４のレジスタを更に有し、
    前記第３、第４のレジスタのそれぞれに対して、前記外部入力電圧に対応する前記選択基準電圧を規定する第３の設定値、前記第１の電圧に対応する前記選択基準電圧を規定する第２の設定値を記憶させ、
    前記複数の選択基準電圧のうち、前記第３の設定値もしくは第４の設定値に基づいた前記複数の選択基準電圧のうち１つを選択して、前記基準電圧として出力させる
    請求項１２に記載の電圧検出回路の制御方法。

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