JP6467159B2 - パラレルインタフェースおよび集積回路 - Google Patents
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Description
図1を参照して、実施の形態に係るパラレルインタフェース1を適用した集積回路100の概略構成について説明する。
なお、各レベルシフタLS0〜LS23の+入力側は駆動電源VCCO(例えば、1.45V)に接続され、−入力側はグランド電位Gに接続されている。
次に図2を参照して、実施の形態に係るパラレルインタフェース1に適用される配線パターンの構成例について説明する。
次に、図3および図4を参照して、図2に示した配線パターンを備える集積回路500の立体的構成について説明する。
図5は、実施の形態に係る配線パターンの他の構成例を示す概略立体図である。
図6を参照して、比較例に係る配線パターンを有するパラレルインタフェース700について説明する。
ここで、図7から図11を参照して、本実施の形態に係る配線パターンを適用したパラレルインタフェース1と、比較例に係る配線パターンを適用したパラレルインタフェースとの比較試験について述べる。
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この実施の形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
10…ロジック回路
150…絶縁基板
100…集積回路
102〜107…層間絶縁層
200…セラミック層
300…空隙部
500…集積回路
A0〜A23…入力線
B0〜B23…出力線
D0〜D23…データ信号
DM0〜DM7…ダミー配線
E1…第1のアース線
E2…第2のアース線
G…グランド電位
IO(IO0〜IO23)…入力部
LA0〜LA7…第1の接続線
LB0〜LB7…第2の接続線
LC0、LC3、LC10、LC17、LC27…配線
LS(LS0〜LS23)…レベルシフタ
M1、M1a…第1金属層
M2、M2a…第2金属層
M3…第3金属層
NA0〜NA7、NB0〜NB7…接続点
V1〜V17…ビア電極
Claims (8)
- 所定のデータ信号およびクロック信号をパラレル入力する入力部と、
前記所定のデータ信号を前記クロック信号に同期させてパラレル出力する出力部と、
前記入力部と前記出力部との間において、前記所定のデータ信号および前記クロック信号をパラレルに伝送する複数の伝送路と
を備え、
前記各伝送路は、互いに電気長が非等長で、且つ電気的に等容量となる配線パターンで構成され、
前記入力部側には、前記所定のデータ信号および前記クロック信号の波形を整形するヒステリシスバッファが、前記出力部側には前記所定のデータ信号の論理レベルを変換するレベル変換回路がそれぞれ設けられ、
前記配線パターンは、前記各ヒステリシスバッファと前記各レベル変換回路との間に設けられ、
前記レベル変換回路は、前記所定のデータ信号および前記クロック信号に対応し、直線的に配列された入力端子を備えるレベルシフタで構成され、
前記各入力部は、前記レベルシフタの前記各入力端子と所定の空隙部を挟んで対向するように直線的に配列され、
前記空隙部に、前記配線パターンが設けられ、
前記配線パターンは、
前記空隙部において、
前記入力部と同じ本数にわたって、前記入力部および前記レベルシフタの入力端子と略平行に長手方向に互いに絶縁して延設される等長、等幅のダミー配線と、
前記ダミー配線と前記入力部との間に配置され、グランド電位に接続される第1のアース線と、
前記ダミー配線と前記レベルシフタの入力端子との間に配置され、グランド電位に接続される第2のアース線と、
前記各入力部から前記各ダミー配線と絶縁状態で交差させて配置される第1の接続線と、
前記レベルシフタの各入力端子から前記各ダミー配線と絶縁状態で交差させて配置される第2の接続線と
を備え、
前記各第1の接続線は、他の第1の接続線と重複しないように前記ダミー配線の何れかと電気的に接続され、且つ、
前記各第2の接続線は、前記各入力部から入力されたデータ信号および前記クロック信号を対応する前記入力端子に伝送する何れかの前記ダミー配線と電気的に接続されていることを特徴とするパラレルインタフェース。 - 前記各ヒステリシスバッファは、シュミットバッファで構成されることを特徴とする請求項1に記載のパラレルインタフェース。
- 前記各ダミー配線の両端は、電気的に開放されていることを特徴とする請求項1に記載のパラレルインタフェース。
- 前記所定のデータ信号は、RGBデータ信号で構成され、
前記出力部には、前記クロック信号に同期させて前記RGBデータ信号をラッチするロジック回路が接続されていることを特徴とする請求項1から請求項3の何れか1項に記載のパラレルインタフェース。 - 請求項1から請求項4の何れか1項に記載のパラレルインタフェースを搭載した集積回路であって、
入力部およびレベルシフタは、絶縁基板上の同一層に形成され、
配線パターンは、
複数の第1の接続線を形成する第1金属層と、
第1のアース線、第2のアース線および複数のダミー配線を形成する第2金属層と、
複数の第2の接続線を形成する第3金属層と
を備え、
前記入力部と第1金属層とは所定位置でビア電極を介して接続され、
前記第1金属層と前記各ダミー配線を形成する第2金属層とは所定位置でビア電極を介して接続され、
前記各ダミー配線を形成する第2金属層と前記第3金属層とは所定位置でビア電極を介して接続され、
前記第3金属層は前記レベルシフタの各入力端子とは所定位置でビア電極、第1金属層および第2金属層を介して接続されている
ことを特徴とする集積回路。 - 前記入力部、前記レベルシフタ、前記第1のアース線、第2のアース線、前記各ダミー配線、前記各第1の接続線および前記各第2の接続線は、絶縁層によって電気的に絶縁されていることを特徴とする請求項5に記載の集積回路。
- 前記第1のアース線および前記第2のアース線を構成する第2金属層は、所定位置でグラウンド電位に接続されていることを特徴とする請求項5または請求項6に記載の集積回路。
- 前記各ダミー配線を構成する第2金属層の両端側は、電気的に開放されていることを特徴とする請求項5から請求項7の何れか1項に記載の集積回路。
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