JP4136476B2 - プリント配線板およびプリント回路板 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、プリント配線板のプリントパターン形状に関する発明で、特に各電子部品間の信号伝搬時間の調整を必要とする高速回路用のプリント配線板に関する。
【０００２】
【従来の技術】
近年プリント配線板は、使用するＩＣの高速化が進んでいる。そのため、同期信号で動作するデジタル回路を正常に動作させるには、クロックジェネレータＩＣから各メモリ用ＩＣ等へ、クロック信号等の同期信号を伝搬する配線パターンの信号伝達時間を調整しなければならない。また２つのＩＣ間における複数の配線パターンからなるバス配線パターンにおいては、各配線パターンの信号伝達時間を一致させなければならない。また信号伝達時間の差により発生するスキューをできるだけ小さくすることが要求される。
【０００３】
図１９は、従来の技術を示した図である。図中１００はプリント回路板である。１０１はプリント配線板であり、クロックジェネレータＩＣ１０２、同じ電気特性を有するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）ＩＣ１０３、１０４、１０５が実装されている。この回路はクロックジェネレータＩＣ１０２からＳＤＲＡＭ ＩＣ１０３へ配線パターン１１０によりクロック信号Ａを伝送し、ＳＤＲＡＭ ＩＣ１０４へ配線パターン１２０によりクロック信号Ｂを伝送し、ＳＤＲＡＭ ＩＣ１０５へ配線パターン１３０によりクロック信号Ｃを伝送している。クロック信号Ａ、Ｂ、Ｃは同期している。またＳＤＲＡＭ ＩＣ１０３、１０４、１０５は、実装上の制約により、クロックジェネレータＩＣ１０２からの距離が異なっている。１０６、１０７、１０８、１０９は各ＩＣのリードである。
【０００４】
高速回路の場合、ＳＤＲＡＭ ＩＣ１０３、１０４、１０５は同時に動作することが要求されるため、クロックジェネレータＩＣ２からＳＤＲＡＭ ＩＣ１０３、１０４、１０５へのクロック信号Ａ、Ｂ、Ｃの信号伝達時間を揃えることが必要である。そのため信号Ｂを伝送する配線パターン１２０にはミアンダ配線１２１を、信号Ｃを伝送する配線パターン１３０にはミアンダ配線１２１より長いミアンダ配線１３１を形成する事により、配線パターン１１０、１２０、１３０の配線長を同じにし、クロック信号Ａ、Ｂ、Ｃの信号伝達時間を揃えている。
【０００５】
図２０は、２つのＩＣ間のバス配線パターンに関する従来の技術である。図中２００はプリント回路板である。２０１はプリント配線板であり。メモリコントローラＩＣ２０２とＳＤＲＡＭ ＩＣ２０３が実装されている。メモリコントローラＩＣ２０２とＳＤＲＡＭ ＩＣ２０３はバス配線パターンにより接続され、バス信号がメモリコントローラＩＣ２０２からＳＤＲＡＭ ＩＣ２０３に伝送される。図２０では説明を容易にするために、バス配線パターンのうちの３本の配線パターン２１０、２２０、２３０のみを示しており、他の配線パターンは省略している。メモリコントローラＩＣ２０２からＳＤＲＡＭ ＩＣ２０３へのバス信号の信号伝達時間は揃える必要がある。そのため配線パターン２１０、２２０、２３０の配線長を等長にするために、配線パターン２２０にはミアンダ配線２２１が、配線パターン２３０にはミアンダ配線２２１より長いミアンダ配線２３１が形成されている。２０６、２０７は各ＩＣのリードである。
【０００６】
図２１は、他の従来の技術を示した図である。図中３００はプリント回路板である。３０１はプリント配線板であり、クロックジェネレータＩＣ３０２、メモリコントローラＩＣ３０３、ＳＤＲＡＭ ＩＣ３０４が実装されている。クロックジェネレータＩＣ３０２は、実装上の制約でＳＤＲＡＭ ＩＣ３０４よりもメモリコントローラＩＣ３０３の近傍に配置されている。この回路はクロックジェネレータＩＣ３０２からメモリコントローラＩＣ３０３へ配線パターン３１０によりクロック信号Ｄを伝送し、ＳＤＲＡＭＩＣ３０４へ配線パターン３２０によりクロック信号Ｅを送っている。メモリコントローラＩＣ３０３とＳＤＲＡＭ ＩＣ３０４はバス配線パターン３３０によりつながれている。ＳＤＲＡＭ ＩＣ３０４へのデータ書き込み時には、クロック信号ＤによりメモリコントローラＩＣ３０３は、バス配線パターン３３０を介してＳＤＲＡＭ ＩＣ３０４へバス信号Ｆを送信する。また、ＳＤＲＡＭ ＩＣ３０４からのデータ読み込み時には、クロック信号ＥによりＳＤＲＡＭ ＩＣ３０４は、バス配線パターン３３０を介してメモリコントローラＩＣ３０３へバス信号Ｆ´を送信する。３０６、３０７、３０８は各ＩＣのリードである。
【０００７】
高速回路の場合、クロックジェネレータＩＣ３０２からＳＤＲＡＭ ＩＣ３０４へ送られるクロック信号Ｅと、メモリコントローラＩＣ３０３からＳＤＲＡＭＩＣ３０４へ送られるバス信号Ｆは同時にＳＤＲＡＭ ＩＣ３０４に到達する事が要求される。また同様に、クロックジェネレータＩＣ３０２からメモリコントローラＩＣ３０３へ送られるクロック信号Ｄと、ＳＤＲＡＭ ＩＣ３０４からＳＤＲＡＭ ＩＣ３０４メモリコントローラＩＣ３０３へ送られるバス信号Ｆ´は同時にメモリコントローラＩＣ３０３に到達する事が要求される。
【０００８】
したがって、このような双方向伝送の場合、クロックジェネレータＩＣ３０２とＳＤＲＡＭ ＩＣ３０４の入出力のＤＣ特性とＡＣ特性が等しければ、クロック信号ＤのメモリコントローラＩＣ３０３への信号伝達時間は、クロック信号ＥのメモリコントローラＩＣ３０３への信号伝達時間と揃える事が要求される。また、クロックジェネレータＩＣ３０２とＳＤＲＡＭ ＩＣ３０４の入出力のＤＣ特性とＡＣ特性が異なる場合には、それにあわせて信号伝達時間を調整しなければならない。そのためクロック信号Ｄを伝送する配線パターン３１０にはミアンダ配線３１１を形成する事によりクロック信号Ｄの信号伝達時間を調整している。
【０００９】
また他の従来の技術として、特開平０８−０７８９４０では、二本のストリップ導体を通して伝搬される信号の伝搬時間に差がある時に、ストリップ導体の直下に配設される誘電体の比誘電率を変えて単位長当たりの伝搬速度を調整する方法が記載されている。
【００１０】
【発明が解決しようとする課題】
しかしながら、最近になって前記従来の技術で示したミアンダ配線では、配線長から期待されるクロック信号の伝搬時間よりも早く信号が伝搬することが明らかになっており（エレクトロニクス実装学会誌 Ｖｏｌ．４ Ｎｏ．７（２００１）ｐ５４９、ｐ５６５）、ミアンダ配線による配線長を調整するだけでは、クロック信号の伝搬時間を揃える事ができない。
【００１１】
また、ミアンダ配線を形成するためには、プリント配線板を設計する際にミアンダ配線用の領域を確保する必要があるため、設計の自由度が制限されてしまう。特に図２０に示したバス配線パターンの場合は特に配線が密集しており、ミアンダ配線を行うことがスペース的に不可能は場合も多い。
【００１２】
また、特開平０８−０７８９４０に示した方法は、信号の伝搬時間を調整する事は可能であるが、誘電率の異なる物質を同一基板内に形成することは、製造上複雑な工程を取ることになり大幅なコストアップとなるため現実的ではない。また高速なメモリとＣＰＵが備わるデジタル回路などでは、信号パターンの本数が多く、狭ピッチで信号パターンが存在するために、パターン毎に誘電率を変えることは非常に困難であり現実的ではない。
【００１３】
【課題を解決するための手段】
以上の課題を解決するために本発明では、同期信号で動作する複数のＩＣ間を接続する配線パターンが設けられたプリント配線板において、該配線パターンの少なくとも一部は、配線状のインダクタンスパターンと前記インダクタンスパターンに接した容量性パターンとを対として、その対となるパターンが複数個連続して形成されたパターン形状をなしており、前記インダクタンスパターンと前記容量性パターンが接した部分の幅は、インダクタンスパターンの幅以下であるプリント配線板を提供している。
【００１４】
また本発明では、前記インダクタンスパターンの形状は折り返し形状またはスパイラル形状であるプリント配線板を提供している。
【００１５】
また本発明では、前記容量性パターンは、その一部が前記インダクタンスパターンと接続する形状であり、インダクタンスパターンとの接続部分の幅は、インダクタンスパターンの幅以下であるあるプリント配線板を提供している。
【００１６】
また本発明では、第１のＩＣから第２のＩＣへ第１の信号を伝搬する第１の配線パターンと、該第１のＩＣから該第２のＩＣと同じ機能を有する第３のＩＣへ、該第１の信号と同期した第２の信号を伝搬する第２の配線パターンとを有するプリント配線板において、該第１の配線パターンと該第２の配線パターンの少なくとも配線長の短い一方の配線パターンは、配線状のインダクタンスパターンと前記インダクタンスパターンに接した容量性パターンとを対として、その対となるパターンが複数個連続して形成されたパターン形状をなしており、前記インダクタンスパターンと前記容量性パターンが接した部分の幅は、インダクタンスパターンの幅以下であるプリント配線板を提供している。
【００１７】
また本発明では、前記第１の配線パターンと第２の配線パターンにより伝搬される各信号の伝達時間はほぼ一致しているあるプリント配線板を提供している。
【００１８】
また本発明では、前記第１、第２の信号はクロック信号であるプリント配線板を提供している。
【００１９】
また本発明では、第１のＩＣから第２のＩＣへバス信号を伝搬する複数の配線パターンからなるバス配線パターンを有するプリント配線板において、該複数の配線パターンの少なくとも一つの配線パターンは、配線状のインダクタンスパターンと前記インダクタンスパターンに接した容量性パターンとを対として、その対となるパターンが複数個連続して形成されたパターン形状をなしており、前記インダクタンスパターンと前記容量性パターンが接した部分の幅は、インダクタンスパターンの幅以下であるプリント配線板を提供している。
【００２０】
また本発明では、第１のＩＣから第２のＩＣへ第１の信号を伝搬する第１の配線パターンと、該第１のＩＣから該第２のＩＣと異なる第４のＩＣへ、該第１の信号と同期した第３の信号を伝搬する第３の配線パターンとを有するプリント配線板において、該第１の配線パターンと該第３の配線パターンの少なくとも一方の配線パターンは、配線状のインダクタンスパターンと前記インダクタンスパターンに接した接続された容量性パターンとを対として、その対となるパターンが複数個連続して形成されたパターン形状をなしており、前記インダクタンスパターンと前記容量性パターンに接した部分の幅は、インダクタンスパターンの幅以下であり、該第１の配線パターンと第３の配線パターンにより伝搬される各信号の伝達時間を調整しているプリント配線板を提供している。
【００２１】
また本発明では、第１のＩＣから第２のＩＣへ第１の信号を伝搬する第１の配線パターンと、第５のＩＣから該第２のＩＣへ該第１の信号と同期した第４の信号を伝搬する第４の配線パターンとを有するプリント配線板において、該第１の配線パターンと該第４の配線パターンの少なくとも一方の配線パターンは、配線状のインダクタンスパターンと前記インダクタンスパターンに接した容量性パターンとを対として、その対となるパターンが複数個連続して形成されたパターン形状をなしており、前記インダクタンスパターンと前記容量性パターンが接した部分の幅は、インダクタンスパターンの幅以下であり、該第１の配線パターンと第２の配線パターンにより伝搬される各信号の伝達時間を調整しているプリント配線板を提供している。
【００３３】
【発明の実施の形態】
次に、本発明の実施の形態について説明する。
【００３４】
まず、同期信号により動作する複数のＩＣ間を接続するプリント配線板の配線パターンにおいて、インダクタンスパターンと容量性パターンを一対として、その一対となるパターンが複数個連続して形成された配線パターン形状とする事により、クロック信号の信号伝搬速度を調整する原理を説明する。
【００３５】
一般に伝送線路の単位当たりの伝搬遅延時間ｔ_ｐｄは、伝送線路を取り囲む物質の比誘電率ε_ｒ、光速をＣｏとすると、式（１）で表現できる。
【００３６】
ｔ_ｐｄ＝√（ε_ｒ／Ｃｏ）・・・（１）
ただし、ストリップ伝送線路ではこの式をそのまま適用できるが、マイクロストリップ伝送線路のような片側が空気で、もう片側が樹脂のような誘電体からなる場合、比誘電率をε_ｒの代わりに、実効的な誘電率を使用する。
【００３７】
この伝搬遅延時間ｔ_ｐｄは線路定数を用いる事により式（２）に置き換えて表現することができる。
【００３８】
ｔ_ｐｄ＝√（ＬＣ）・・・（２）
ここで、Ｌは伝送線路の単位長さあたりのインダクタンスの値、Ｃは伝送線路の単位あたりの容量の値である。
【００３９】
その時の、信号の伝搬速度ｖは伝搬遅延時間ｔ_ｐｄの逆数であり、式（３）で表現できる。
【００４０】
ｖ＝１／ｔ_ｐｄ＝√（１／（ＬＣ））・・・（３）
式（３）から分かるように、一対となるインダクタンスパターンのインダクタンスの値Ｌと容量性パターンの容量の値Ｃは、それぞれが大きければ大きいほど信号の信号伝搬速度は遅くなる。したがって、インダクタンスの値Ｌと容量の値Ｃを調整して一対にして伝送線路に負荷してやれば、配線パターンの信号伝搬速度を遅延する方向に調整することができる。
【００４１】
しかしながら、インダクタンスの値Ｌと容量の値Ｃを大きくする場合、配線の一部分に極端に大きなインダクタンスパターンのインダクタンスや容量性パターンの容量を負荷する方法ではインピーダンスの不整合が発生するため、波形の乱れが生じてしまう。また、波形がその立ち上りや立ち下り部分で大きく鈍ってしまう事もある。また、式（３）はインダクタンスの値Ｌと容量の値Ｃインダクタンスや容量が存在すると、配線は集中定数回路の振るまいが強くなり、式（３）のように簡単に伝搬遅延時間を見積もるのは困難となり、インダクタンスの値Ｌと容量の値Ｃを調整する事が困難となる。
【００４２】
したがって、配線パターンの信号伝搬速度を調整するために必要なインダクタンスの値と容量の値を確保するためには、特性インピーダンスの不整合が信号に影響を与えないように、特定の値より小さな値のインダクタンスと容量の対を、複数個連続して配線パターン上に等間隔に配置しなければならない。
【００４３】
ここで前述の特定の値について説明する。信号を出力するＩＣは、一般に台形形状の波形特性を持つ信号を出力している場合が多い。この時、最大振幅の１０％から９０％までの立ち上り時間をｔ_ｒとすると、ｆ＝１／（πｔ_ｒ）を超える周波数の周波数成分は−４０ｄＢ／ｄｅｃａｄｅで急激に小さい値となる。（「ＣＯＮＴＲＯＬＬＩＮＧ ＲＡＤＩＡＴＥＤ ＥＭＩＳＳＩＯＮＳ ＢＹ ＤＥＳＩＧＮ Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ」Ｍｉｃｈｅｌ Ｍａｒｄｉｇｕｉａｎ著 ２００１年 Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ発行 Ｐ５１）したがって、立ち上り時間ｔ_ｒの波形では、概ね１／（πｔ_ｒ）までの周波数を考慮すれば良く、それ以上の周波数では周波数成分が急激に小さい値となるため波形が乱れても、全体の波形にはそれほど影響がない。
【００４４】
また同様に、９０％から１０％までの立下り時間をｔ_ｆとすると、概ね１／（πｔ_ｆ）までの周波数を考慮すれば良く、それ以上の周波数では周波数成分が急激に小さい値となるため波形が乱れても、全体の波形にはそれほど影響がない。
【００４５】
したがって、立ち上り時間ｔ_ｒと立下り時間をｔ_ｆのどちらか小さい方の値をｔ_ｓとし、概ね１／（πｔ_ｓ）までの周波数を考慮すれば良い事になる。
【００４６】
周波数ｆ＝１／（πｔ_ｓ）より低い周波数の周波数成分は大きな値となることから、その周波数の波長の長さに対して無視できない長さで特性インピーダンスの不整合部分があると、波形が鈍る等の乱れも無視できなくなるが、波長に対して十分に短い距離で存在する不整合部分は、波形に対してほとんど影響を与える事はない。ここで、波長に対して十分に短い距離とは周波数ｆ＝１／（πｔ_ｓ）に対応する波長の少なくとも１／８以下の長さのことを言う。
【００４７】
したがって、前述の特定の値は、周波数ｆ＝１／（πｔ_ｓ）の波長の１／８の長さに対応する配線パターンのインダクタンスの値及び容量の値であり、その値よりも一対となるインダクタンスパターンのインダクタンスの値Ｌと容量性パターンの容量の値Ｃを小さくすれば、信号波形が鈍る等の乱れは問題にならない大きさにすることができる。
【００４８】
ただし、前述のようにマイクロストリップ伝送線路のような片側が空気で、もう片側が樹脂のような誘電体からなる場合は、配線パターンの近傍の実行比誘電率や透磁率を考慮した上で周波数ｆ＝１／（πｔ_ｓ）に対応する波長計算する必要がある事は言うまでもない。
【００４９】
また、インダクタンスパターンのインダクタンスの値をＬと容量パターンの容量の値Ｃを調整する事により信号伝搬速度を調整する場合、各配線パターンの特性インピーダンスを整合することが必要である。配線パターン間で特性インピーダンスが整合されていないと、信号伝搬速度が揃っていても波形にリンギング等の大きな歪みが生ずることとなり、各ＩＣを正常に動作させることができない。
【００５０】
インダクタンスパターンのインダクタンスの値をＬ、容量パターンの容量の値をＣとすると、この時の伝送線路の特性インピーダンスＺｏは式（４）で表現できる。
【００５１】
Ｚｏ＝√（Ｌ／Ｃ）・・・（４）
したがって、この特性インピーダンスＺｏと信号伝搬速度を揃えたい他の配線パターンの特性インピーダンスは、ほぼ同じ値にしなければならない。
【００５２】
次に前述の信号伝搬時速度の調整と特性インピーダンスの整合を、図面を参照して具体的に説明する。
【００５３】
（第１の実施の形態）
図１は本発明の第１の実施の形態を示したプリント回路板を示しており、図１９に示した従来の技術と同じ部材には同じ符号が付していある。図２は図１に示したプリント回路板にＩＣが実装されていない状態のプリント配線板を示している。
【００５４】
図中１００はプリント回路板である。１０１はプリント配線板であり、クロックジェネレータＩＣ１０２、同じ電気特性を有するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）ＩＣ１０３、１０４、１０５が実装されている。クロックジェネレータＩＣ１０２とＳＤＲＡＭ ＩＣ１０４はＳＯＰ型であり、それぞれのＩＣのリード部１０６、１０７、１０８、１０９はプリント回路板１のランド１１６、１１７、１１８、１１９（図２）にハンダで接合されている。
【００５５】
この回路はクロックジェネレータＩＣ１０２からＳＤＲＡＭ ＩＣ１０３へ配線パターン１１０によりクロック信号Ａを伝送し、ＳＤＲＡＭ ＩＣ１０４へ配線パターン１４０によりクロック信号Ｂを伝送し、ＳＤＲＡＭ ＩＣ１０５へ配線パターン１５０によりクロック信号Ｃを伝送している。クロック信号Ａ、Ｂ、Ｃは同期信号であり、ＳＤＲＡＭ ＩＣ１０３、１０４、１０５へのクロック信号Ａ、Ｂ、Ｃの到達時間は揃っていなければならない。ＳＤＲＡＭ ＩＣ１０３、１０４、１０５は実装上の制約で、この順にクロックジェネレータＩＣ２から離れた位置に配置されているため、各配線パターンは、配線パターン１１０、１４０、１５０の順に配線パターンは長くなっている。
【００５６】
図３は、配線パターン１５０の形状を説明する詳細図である。配線パターン１５０には、配線パターン１１０より細い直線状のインダクタンスパターン１５１と円形の容量性パターン１５２が形成されている。インダクタンスパターン１５１と容量性パターン１５２を一対とした場合、図１に示すように１０対のインダクタンスパターン１５１と容量性パターン１５２が、均等間隔に連続して設けられている。インダクタンスの値Ｌはインダクタンスパターン１５１の長さと幅を変えることにより調整することができる。また、容量の値Ｃは円形の容量性パターン１５２の半径を変えることによる調整することができる。
【００５７】
また、インダクタンスパターン１５１のインダクタンスの値Ｌを十分小さくするため、容量性パターン１５２がインダクタンスパターン１５１と接続する部分の幅ａは、インダクタンスパターン１５１の幅ｂと同程度、もしくはそれ以下になっている。
【００５８】
尚、図１、２は本発明をわかり易くするため模式的に示した図であり、実際のプリント回路板１００には、図１、２に示したＩＣ以外に、他のＩＣや抵抗、コンデンサー、コネクタなどの電子部品が実装されている。またプリント配線板１０１上には他の信号線パターン、電源パターン、グラウンドパターン、スルーホールなども形成されている。
【００５９】
具体的に説明する。まずクロックジェネレータＩＣ１０２から伝送されるクロック信号Ａ、Ｂ、Ｃ（台形波とする）の無負荷時の立ち上り時間はｔ_ｆ＝０．５００ｎｓｅｃ立ち下り時間はｔ_ｆ＝０．５１０ｎｓｅｃである。そのためｔ_ｓ＝ｔ_ｆ＝０．５００ｎｓｅｃとなり、１／（πｔ_ｓ）を計算すると約６４０ＭＨｚとなる。周波数が６４０ＭＨｚの波長は約２３．９ｃｍであり、その１／８波長は約３．００ｃｍとなる。この３．００ｃｍに対応する配線パターンのインダクタンスは１０．５ｎＨ、容量は３．６０ｐＦとなる。
【００６０】
配線パターン１１０はマイクロストリップライン構造で幅が０．５０ｍｍで９．００ｃｍの長さを持っている。インダクタンスの値はＬ＝３．５０ｎＨ／ｃｍ、容量の値はＣ＝１．２０ｐＦ／ｃｍであり、伝搬速度ｖは約１．５４×１０^５ｍ／ｓｅｃである。したがってクロック信号Ａが、クロックジェネレータＩＣ１０２からＳＤＲＡＭ ＩＣ１０４まで、９．００ｃｍの配線パターン１１０によって伝わるには、約０．５８４ｎｓかかることになる。この時の特性インピーダンスは式（４）より約５４．０Ωである。
【００６１】
配線パターン１４０はマイクロストリップライン構造で７．００ｃｍの長さを持っており、メモリコントローラＩＣ１０２から４．００ｃｍの区間は、配線パターン１１０と同じパターンで、幅が０．５０ｍｍでインダクタンスの値はＬ＝３．５０ｎＨ／ｃｍ、容量の値はＣ＝１．２０ｐＦ／ｃｍとなっている。それに続くＳＤＲＡＭ ＩＣ１０４までの３．００ｃｍの区間では、幅が０．２０ｍｍ、長さ０．５０ｃｍの直線状の細いインダクタンスパターン１４１と半径０．２５ｍｍの円形の容量性パターン１４２を一対として、均等間隔で６対のインダクタンスパターン１４１と容量性パターン１４２が設けられている。各インダクタンスパターン１４１のインダクタンスの値および容量１４２の値はＬ＝５．３０ｎＨ、Ｃ＝２．２０ｐＦに設定してある。
【００６２】
この時、配線パターン１４０の信号伝搬速度は、クロックジェネレータＩＣ１０２から４ｃｍの区間は約１．５４×１０^５ｍ／ｓｅｃである。それに続く、ＳＤＲＡＭ ＩＣ１０４までの３．００ｃｍの区間は約０．９０６×１０^５ｍ／ｓｅｃである。したがってクロック信号Ｂが、クロックジェネレータＩＣ１０２からメモリコントローラＩＣ１１０４まで、７.００ｃｍの配線パターン１４０によって伝わるには、約０．５９１ｎｓかかることになる。また、この時の特性インピーダンスは式（４）より、クロックジェネレータＩＣ１０２から４．００ｃｍまでの区間は約５４．０Ω、それに続くＳＤＲＡＭ ＩＣ１０４までの３．００ｃｍの区間は約４９．１Ωとなり、その差は配線パターン１４０上においてはほぼ一定の値とみなすことができる。
【００６３】
配線パターン１５０はマイクロストリップライン構造で５．００ｃｍの長さを持っており、配線パターン１５０全体に、幅が０．１５ｍｍ、長さ０．５０ｃｍの直線状のインダクタンスパターン１５１と直径０．５ｍｍの円形の容量性パターン１５２を一対として、均等間隔で１０対のインダクタンスパターン１５１と容量性パターン１５２が設けられている。各インダクタンスパターン１５１のインダクタンスの値はＬ＝５．８０ｎＨ、各容量性パターン１５２の容量の値はＣ＝２．３０ｐＦに設定してある。この時、配線パターン１５０のクロック信号Ｃの信号伝搬速度は、（３）式から直線状のインダクタンスパターンの長さを基準にした時、約０．８６７×１０^５ｍ／ｓｅｃとなる。したがってクロック信号Ｃが、クロックジェネレータＩＣ１０２からＳＤＲＡＭ ＩＣ１０５まで、５．００ｃｍの配線パターン１５０によって伝わるには、約０．５７７ｎｓかかることになる。また、この時の特性インピーダンスは式（４）より約５０．０Ωである。
【００６４】
クロックジェネレータＩＣ１０２からＳＤＲＡＭ ＩＣ１０３まで、配線パターン１１０を介してクロック信号Ａが伝搬する信号伝達時間は約０．５８４ｎｓ、クロックジェネレータＩＣ１０２からＳＤＲＡＭ ＩＣ１０４まで、配線パターン１４０を介してクロック信号Ｂが伝搬する信号伝達時間は約０．５９１ｎｓ、クロックジェネレータＩＣ１０２からＳＤＲＡＭ ＩＣ１０５まで、配線パターン１５０を介してクロック信号Ｃが伝搬する信号伝達時間は約０．５７７ｎｓである。したがって、これらのクロック信号Ａ、Ｂ、Ｃの信号伝達時間の差は同等として扱う事ができ、同期信号としては全く問題にならないものである。また、この時の配線パターン１１０の特性インピーダンスは５４．０Ω、配線パターン１４０の特性インピーダンスは４９．１Ωと５４．０Ω、配線パターン１５０の特性インピーダンスは５０．０Ωである。したがって、各配線パターンの特性インピーダンスはほぼ同等であり、その差は同期信号として全く問題にならないものである。
【００６５】
また、配線パターン１４０のインダクタンスの値は５．３０ｎＨ≦１０．５ｎＨ、容量の値は２．２０ｐＦ≦３．６０ｐＦであるため、周波数が６４０ＭＨｚの波長の１／８波長に対応する値より大幅に小さな値となっている。また同様に配線パターン１５０のインダクタンスの値は５．８０ｎＨ≦１０．５ｎＨ、容量の値は２．３０ｐＦ≦３．６０ｐＦであるため、周波数が６４０ＭＨｚの波長の１／８波長に対応する値より大幅に小さな値となっている。したがって、直線状の細いインダクタンスパターン１４１と容量性パターン１４２、インダクタンスパターン１５１と容量性パターン１５２の対が配線パターン１４０、１５０の不整合部分であったとしても、波形歪みの大きな問題とはならない。
【００６６】
尚、本実施の形態において１０２はクロックジェネレータであり、配線パターン１１０、１４０、１５０を伝搬する信号はクロック信号であるが、１０２をメモリコントローラとし、配線パターン１１０、１４０、１５０を伝搬する信号はデータ信号としてもかまわない。
【００６７】
このように本実施の形態によれば、配線パターンにインダクタンスパターンと容量性パターンの対を設けることにより、配線パターン１１０、１４０、１５０を介してクロック信号をクロックジェネレータＩＣ１０２からＳＤＲＡＭ ＩＣ１０３、１０４、１０５へ同時に出力する場合、配線パターンの配線長が異なっていても、波形の鈍り等の少ない状態で、ほぼ同時にクロック信号を到達させることができる。
【００６８】
また、配線パターン１１０、１４０、１５０の特性インピーダンスは非常に近い値であるため、信号パターンの特性インピーダンスも整合されており、リンギング等の波形の歪みを極力小さくすることができる。
【００６９】
（第２の実施の形態）
図４は本発明の第２の実施の形態を示したプリント回路板を示しており、図２０に示した従来の技術と同じ部材には同じ符号が付していある。図５は図４に示したプリント回路板にＩＣが実装されていない状態のプリント配線板を示している。
【００７０】
図中２００はプリント回路板である。２０１はプリント配線板であり、メモリコントローラＩＣ２０２とＳＤＲＡＭ ＩＣ２０３が実装されている。メモリコントローラＩＣ２０２はＱＦＰ型のパッケージ、ＳＤＲＡＭ ＩＣ２０３はＳＯＰ型であり、それぞれのＩＣのリード部２０６、２０７はプリント配線板２０１のランド２１６、２１７（図５）にハンダで接合されている。
【００７１】
メモリコントローラＩＣ２０２とＳＤＲＡＭ ＩＣ２０３はバス配線パターンにより接続され、バス信号がメモリコントローラＩＣ２０２からＳＤＲＡＭ ＩＣ２０３に伝送される。図４、図５では説明を容易にするために、バス配線パターンのうち、３本の配線パターン２１０、２４０、２５０のみを示しており、他の配線パターンは省略している。
【００７２】
配線パターン２１０、２４０、２５０の配線長は配線パターン２１０、２４０、２５０の順に長くなっているため、配線パターン２４０の一部には、インダクタンスパターン２４１と容量パターン２４２の対が等間隔に形成されている。また、配線パターン２５０においてはその全体にインダクタンスパターン２５１と容量パターン２５２の対が等間隔に形成されている。配線パターン２１０はインダクタンスパターンと容量パターンの形成されていない通常の配線パターンである。
【００７３】
尚、図４、５は本発明をわかり易くするため模式的に示した図であり、実際のプリント回路板２００には、図４、５に示したＩＣ以外に、他のＩＣや抵抗、コンデンサー、コネクタなどの電子部品が実装されている。またプリント配線板１上には他の信号線パターン、電源パターン、グラウンドパターン、スルーホールなども形成されている。
【００７４】
具体的に説明する。まずメモリコントローラＩＣ２０２から伝送されるバス信号（台形波とする）の無負荷時の立ち上り時間はｔ_ｆ＝０．４００ｎｓｅｃ立ち下り時間はｔ_ｆ＝０．４２０ｎｓｅｃである。そのためｔ_ｓ＝ｔ_ｆ＝０．４００ｎｓｅｃとなり、１／（πｔ_ｓ）を計算すると約８００ＭＨｚとなる。周波数が８００ＭＨｚの波長は約１９．１ｃｍであり、その１／８波長は約２．４０ｃｍとなる。この２．４０ｃｍに対応する配線パターンのインダクタンスは８．４０ｎＨ、容量は２．９０ｐＦとなる。
【００７５】
配線パターン２１０はマイクロストリップライン構造で幅が０．５０ｍｍで１２．００ｃｍの長さを持っている。インダクタンスの値はＬ＝３．００ｎＨ／ｃｍ、容量の値はＣ＝１．００ｐＦ／ｃｍであり、伝搬速度はｖ＝１．８３×１０^５ｍ／ｓｅｃである。したがってデジタル信号が、メモリコントローラＩＣ２０２からＳＤＲＡＭ ＩＣ２０３まで、１２ｃｍの配線パターン２１０によって伝わるには、約０．６５８ｎｓかかることになる。この時の特性インピーダンスは式（４）より５４．８Ωである。
【００７６】
配線パターン２４０はマイクロストリップライン構造で８．００ｃｍの長さを持っており、メモリコントローラＩＣ２０２から４．００ｃｍの区間では、配線パターン２１０と同じ、幅が０．５０ｍｍでインダクタンスがＬ＝３．００ｎＨ／ｃｍ、容量がＣ＝１．００ｐＦ／ｃｍとなっている。それに続くＳＤＲＡＭ ＩＣ２０３までの４．００ｃｍの区間は、幅が０．２０ｍｍ、長さ０．５０ｃｍの直線状の細いインダクタンスパターン２４１と半径０．２５ｍｍの円形の容量性パターン２４２を一対として、均等間隔で５対のインダクタンスパターン２４１と容量性パターン２４２が設けられている。各インダクタンスパターン２４１のインダクタンスの値および容量２４２の値はＬ＝５．３０ｎＨ、Ｃ＝２．２０ｐＦに設定してある。
【００７７】
この時、配線パターン２４０の信号伝搬速度は、インダクタンスパターン２４１と容量性パターン２４２が設けられているメモリコントローラＩＣ２０２から４．００ｃｍまでの区間は、約１．８３×１０^５ｍ／ｓｅｃである。それに続くＳＤＲＡＭメモリ２０３までの４．００ｃｍの区間は、は約０．９０６×１０^５ｍ／ｓｅｃである。したがってバス信号が、メモリコントローラＩＣ２０２からＳＤＲＡＭ ＩＣ２０３まで、８．００ｃｍの配線パターン２４０によって伝わるには、約０．６６０ｎｓかかることになる。また、この時の特性インピーダンスは式（４）より、メモリコントローラＩＣ２０２から４．００ｃｍまでの区間は５４．８Ω、それに続くＳＤＲＡＭ ＩＣ２０３までの４．００ｃｍの区間は４９．１Ωとなり、その差は配線パターン２４０上においてはほぼ一定の値とみなすことができる。
【００７８】
配線パターン２５０はマイクロストリップライン構造で６．００ｃｍの長さを持っており、配線パターン２５０全体に、幅が０．２０ｍｍ、長さ０．８６ｍｍの直線状のインダクタンスパターン２１４と直径０．２０ｍｍの円形の容量性パターン２１５を一対として、均等間隔で７対のインダクタンスパターン２５１と容量性パターン２５２が設けられている。各インダクタンスパターン２５１のインダクタンスの値はＬ＝５．７０ｎＨ、各容量性パターン２５２の容量の値はＣ＝２．１０ｐＦに設定してある。この時、配線パターン２５０のバス信号の信号伝搬速度は、（３）式から直線状のインダクタンスパターンの長さを基準にした時、約０．９１４×１０^５ｍ／ｓｅｃとなる。したがってバス信号が、メモリコントローラＩＣ２０２からＳＤＲＡＭ ＩＣ２０３まで、６．００ｃｍの配線パターン２５０によって伝わるには、約０．６５６ｎｓかかることになる。また、この時の特性インピーダンスは式（４）より５２．１Ωである。
【００７９】
メモリコントローラＩＣ２０２からＳＤＲＡＭ ＩＣ２０３まで、配線パターン２１０の信号の伝搬時間は約０．６５８ｎｓ、配線パターン２４０の信号の伝搬時間は約０．６６０ｎｓ、配線パターン２５０の信号の伝搬時間は約０．６５６ｎｓでありほぼ同等の伝搬時間となっている。この信号伝搬時間の差は同期信号として全く問題にならないものである。また、この時の配線パターン２１０の特性インピーダンスは５４．８Ω、配線パターン２４０の特性インピーダンスは５４．８Ωと５４．０Ω、配線パターン２５０の特性インピーダンスは５２．１Ωである。したがって、各配線パターンの特性インピーダンスはほぼ同等であり、その差は同期信号として全く問題にならないものである。
【００８０】
また、配線パターン２４０のインダクタンスの値は５．３０ｎＨ≦８．４０ｎＨ、容量の値は２．２０ｐＦ≦２．９０ｐＦであるため、周波数が６４０ＭＨｚの波長の１／８波長に対応する値より大幅に小さな値となっている。また同様に配線パターン２５０のインダクタンスの値は５．７０ｎＨ≦８．４０ｎＨ、容量の値は２．１０ｐＦ≦２．９０ｐＦであるため、周波数が６４０ＭＨｚの波長の１／８波長に対応する値より大幅に小さな値となっている。したがって、直線状の細いインダクタンスパターン２４１と容量性パターン２４２、インダクタンスパターン２５１と容量性パターン２５２の対が配線パターン２４０、２５０の不整合部分であったとしても、波形歪みの大きな問題とはならない。
【００８１】
このように本実施の形態によれば、バス配線パターンにインダクタンスパターンと容量性パターンの対を設けることにより、同期信号をメモリコントローラＩＣ２０２からＳＤＲＡＭ ＩＣ２０３まで、バス配線パターンの各配線パターン２１０、２４０、２５０を介して伝搬する場合、配線パターンの配線長が異なっていても、波形の鈍り等の少ない状態で、ほぼ同時に同期信号が到達することができ、スキューを極力減らすことができている。
【００８２】
また、各配線パターン２１０、２４０、２５０の特性インピーダンスは非常に近い値であるため、信号パターンの特性インピーダンスも整合されており、リンギング等の波形の歪みを極力小さくすることができている。
【００８３】
（第３の実施の形態）
図６は本発明の第３の実施の形態を示したプリント回路板を示しており、図２１に示した従来の技術と同じ部材には同じ符号が付していある。図７は図６に示したプリント回路板にＩＣが実装されていない状態のプリント配線板を示している。
【００８４】
図中３００はプリント回路板である。３０１はプリント配線板であり、クロックジェネレータＩＣ３０２、はメモリコントローラＩＣ３０３、はＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）ＩＣ３０４が実装されている。クロックジェネレータＩＣ３０２とＳＤＲＡＭ ＩＣ３０４はＳＯＰ型、メモリコントローラＩＣ３０３はＱＦＰ型のパッケージであり、それぞれのＩＣのリード部３０６、３０７、３０８はプリント配線板３０１のランド３１６、３１７，３１８（図７）にハンダで接合されている。
【００８５】
この回路はクロックジェネレータＩＣ３０２からメモリコントローラＩＣ３０３へ配線パターン３４０によりクロック信号Ｄを伝送し、ＳＤＲＡＭＩＣ３０４へ配線パターン３２０によりクロック信号Ｅを送っている。メモリコントローラＩＣ３０３とＳＤＲＡＭ ＩＣ３０４はバス配線パターン３３０によりつながれている。ＳＤＲＡＭ ＩＣ３０４へのデータ書き込み時には、クロック信号ＤによりメモリコントローラＩＣ３０３は、バス配線パターン３３０を介してＳＤＲＡＭ ＩＣ３０４へバス信号Ｆを送信する。また、ＳＤＲＡＭ ＩＣ３０４からのデータ読み込み時には、クロック信号ＥによりＳＤＲＡＭ ＩＣ３０４は、バス配線パターン３３０を介してメモリコントローラＩＣ３０３へバス信号Ｆ´を送信する。クロックジェネレータＩＣ３０２は実装上の制約でＳＤＲＡＭ ＩＣ３０４よりもメモリコントローラＩＣ３０３の近傍に配置されていため、配線パターン３４０は配線パターン３２０よりもかなり短くなっている。
【００８６】
高速回路の場合、クロックジェネレータＩＣ３０２からＳＤＲＡＭ ＩＣ３０４へ送られるクロック信号Ｅと、メモリコントローラＩＣ３０３からＳＤＲＡＭＩＣ３０４へ送られるデータ信号Ｆは同時にＳＤＲＡＭ ＩＣ３０４に到達する事が要求される。また同様に、クロックジェネレータＩＣ３０２からメモリコントローラＩＣ３０３へ送られるクロック信号Ｄと、ＳＤＲＡＭ ＩＣ３０４からＳＤＲＡＭ ＩＣ３０４メモリコントローラＩＣ３０３へ送られるデータ信号Ｆ´は同時にメモリコントローラＩＣ３０３に到達する事が要求される。
【００８７】
したがって、このような双方向伝送の場合、クロックジェネレータＩＣ３０２とＳＤＲＡＭ ＩＣ３０４の入出力のＤＣ特性とＡＣ特性が等しければ、クロック信号ＤのメモリコントローラＩＣ３０３への信号伝達時間は、クロック信号ＥのメモリコントローラＩＣ３０３への信号伝達時間と揃える事が要求される。また、クロックジェネレータＩＣ３０２とＳＤＲＡＭ ＩＣ３０４の入出力のＤＣ特性とＡＣ特性が異なる場合には、それにあわせて信号伝達時間を調整しなければならない。
【００８８】
配線パターン３４０には、配線パターン３２０より細い直線状のインダクタンスパターン３４１と円形の容量性パターン３４２が形成されている。インダクタンスパターン３４１と容量性パターン３４２を一対とした場合、図６に示すように６対のインダクタンスパターン３４１と容量性パターン３４２が、均等間隔に連続して設けられている。インダクタンスの値はインダクタンスパターン３４１の長さと幅を変えることにより調整することができる。また、容量の値は円形の容量性パターン３４２の半径を変えることによる調整することができる。
【００８９】
尚、図６、７は本発明をわかり易くするため模式的に示した図であり、実際のプリント回路板３００には、図６、７に示したＩＣ以外に、他のＩＣや抵抗、コンデンサー、コネクタなどの電子部品が実装されている。またプリント配線板１上には他の信号線パターン、電源パターン、グラウンドパターン、スルーホールなども形成されている。
【００９０】
まず、メモリコントローラＩＣ３０３とＳＤＲＡＭ ＩＣ３０４の入出力のＤＣ特性とＡＣ特性が等しく、クロック信号ＤのメモリコントローラＩＣ３０３への信号伝達時間を、クロック信号ＥのメモリコントローラＩＣ３０３への信号伝達時間とを揃える場合を具体的に説明する。
【００９１】
クロックジェネレータＩＣ３０２から伝送されるクロック信号Ｄ、Ｅ（台形波とする）の無負荷時の立ち上り時間はｔ_ｆ＝０．５００ｎｓｅｃ立ち下り時間はｔ_ｆ＝０．５１０ｎｓｅｃである。そのためｔ_ｓ＝ｔ_ｆ＝０．５００ｎｓｅｃとなり、１／（πｔ_ｓ）を計算すると約６４０ＭＨｚとなる。周波数が６４０ＭＨｚの波長は約２３．９ｃｍであり、その１／８波長は約３．０ｃｍとなる。この３．０ｃｍに対応する配線パターンのインダクタンスは１０．５ｎＨ、容量は３．６０ｐＦとなる。１／１６波長であればインダクタンスは５．２５ｎＨ、容量は１．８０ｐＦとなる。
【００９２】
プリント配線板３０１において、配線パターン３２０クロストリップライン構造で幅が０．５ｍｍで１０．００ｃｍの長さを持っている。配線パターン３２０のインダクタンスはＬ＝３．５０Ｈ／ｃｍ、容量はＣ＝１．２０Ｆ／ｃｍである。この伝送線路でのクロック信号の伝搬速度ｖは（３）式から約１．５４×１０^５ｍ／ｓｅｃとなる。ちなみにこの値は真空中の５１．３％であり、真空中のほぼ１／２の速度である。したがって、クロック信号がクロックジェネレータＩＣ３０２からＳＤＲＡＭ ＩＣ３０４まで、１０．００ｃｍの配線パターン３４０を介して伝わるには、約０．６４８ｎｓかかることになる。この時の特性インピーダンスは式（４）より５４．０Ωとなる。
【００９３】
配線パターン３５０はマイクロストリップライン構造で６．００ｃｍの長さを持っており、配線パターン３２０より細い、幅が０．２５ｍｍ、長さ１．００ｃｍの直線状のインダクタンスパターン３４１と直径０．２５ｍｍの円形の容量性パターン３４２を一対として、均等間隔で６対のインダクタンスパターン３４１と容量性パターン３４２が設けられている。各インダクタンスパターン３４１のインダクタンスの値はＬ＝５．３０ｎＨ、各容量性パターン３４２の容量の値はＣ＝２．２０ｐＦに設定してある。
【００９４】
５．３０ｎＨ≦１０．５ｎＨ、２．２０ｐＦ≦３．６０ｐＦであり、各インダクタンスパターン１１のインダクタンスの値および容量性パターン１２の容量の値は、周波数が６４０ＭＨｚの波長の１／８波長に対応する値より大幅に小さな値となっている。したがって、直線状の細いインダクタンスパターン１１と容量性パターン１２の対が、配線パターン１０の不整合部分であったとしても、波形歪みの大きな問題とはならない。
【００９５】
この時、配線パターン３４０のクロック信号の信号伝搬速度は、（３）式から直線状のインダクタンスパターンの長さを基準にした時、約０．９０６×１０^５ｍ／ｓｅｃとなる。したがってクロック信号が、クロックジェネレータＩＣ３０２からメモリコントローラＩＣ３０３まで、６ｃｍの配線パターン３４０によって伝わるには、約０．６６２ｎｓかかることになる。これはクロックジェネレータＩＣ２からＳＤＲＡＭ ＩＣ４まで、配線パターン３４０によって伝わる速度０．６４８ｎｓとほぼ同等であり、その差は同期信号として全く問題にならないものである。また、この時の配線パターン３４０の特性インピーダンスは式（４）より４９．１Ωとなる。これは、配線パターン３２０の特性インピーダンス５４．０Ωとほぼ同等であり、その差は同期信号として全く問題にならないものである。
【００９６】
次に、クロックジェネレータＩＣ３０２とＳＤＲＡＭ ＩＣ３０４の入出力のＤＣ特性とＡＣ特性が異なり、クロック信号ＤがメモリコントローラＩＣ３０３に到達してから、メモリコントローラＩＣ３０３からＳＤＲＡＭ ＩＣ３０４へデータ信号Ｆを送信するまでの遅延時間と、クロック信号ＥがＳＤＲＡＭ ＩＣ３０４に到達してから、ＳＤＲＡＭ ＩＣ３０４からメモリコントローラＩＣ３０３へバス信号Ｆ´を送信するまでの遅延時間の差が０．０６０ｎｓある場合を説明する。
【００９７】
この場合クロック信号ＤのメモリコントローラＩＣ３０３への信号伝達時間を、クロック信号ＥのメモリコントローラＩＣ３０３への信号伝達時間よりも０．０６０ｎｓ早くすることより、クロックジェネレータＩＣ３０２からＳＤＲＡＭＩＣ３０４へ送られるクロック信号Ｅと、メモリコントローラＩＣ３０３からＳＤＲＡＭ ＩＣ３０４へ送られるデータ信号Ｆ、及びＳＤＲＡＭ ＩＣ３０４からクロックジェネレータＩＣ３０２へ送られるクロック信号Ｄと、ＳＤＲＡＭＩＣ３０４からメモリコントローラＩＣ３０３へ送られるバス信号Ｆ´が共に同期して作動することができる。
【００９８】
配線パターン３４０において、インダクタンスパターン３４１の幅を０．２５ｍｍから０．３０ｍｍに太くすることにより、インダクタンスの値を５．３０ｎＨから４．９０ｎＨに変更する。また、円形の容量性パターン３４２の半径を０．２５ｍｍから０．２０ｍｍに小さくする事により、容量の値を２．２０ｐＦ から２．００ｐＦに変更する。これにより配線パターン３４０の信号伝搬速度は約１．０１×１０^５ｍ／ｓｅｃとなる。したがってクロック信号Ｄが、クロックジェネレータＩＣ３０２からメモリコントローラＩＣ３０３まで、６．００ｃｍの配線パターン３４０によって伝搬するには約０．５９４ｎｓかかっている。この値は前述したクロック信号Ｅが、クロックジェネレータＩＣ３０２からＳＤＲＡＭ ＩＣ３０４まで、配線パターン３２０によって伝搬される時間である０．６６２ｎｓよりも０．０６８ｎｓ早くなる。したがって、クロック信号Ｅとバス信号Ｆ、及びクロック信号Ｄとバス信号Ｆ´がＳＤＲＡＭ ＩＣ３０４に到達する時間の差は０．００８ｎｓとなり、その差は同期信号として全く問題にならないものである。
【００９９】
また、この時の配線パターン３４０の特性インピーダンスは式（４）より４９．５Ωとなり、これは、配線パターン３２０の特性インピーダンス５４．０Ωとほぼ同等であり、その差は同期信号として全く問題にならないものである。
【０１００】
このように、本実施の形態によれば、配線パターンにインダクタンスパターンと容量性パターンの対を設けることにより、クロックジェネレータＩＣ３０２からクロック信号Ｅを配線パターン３４０を介してメモリコントローラＩＣ３０３に出力し、クロック信号Ｄを配線パターン３２０を介してＳＤＲＡＭ ＩＣ３０４に出力し、メモリコントローラＩＣ３０３からＳＤＲＡＭ ＩＣ３０４へバス信号Ｆを、ＳＤＲＡＭ ＩＣ３０４からメモリコントローラＩＣ３０３へバス信号Ｆ´を配線パターン３３０を介して出力する場合、配線パターン３２０、３４０の配線長が異なっていても、波形の鈍り等の少ない状態で、ほぼ同時にクロック信号Ｄ、Ｅを到達させることができる。これにより、クロック信号Ｅとバス信号Ｆを同期してＳＤＲＡＭ ＩＣ３０４に、クロック信号Ｄとバス信号Ｆ´同期してメモリコントローラＩＣ３０３に伝搬することができる。また、インダクタンスの値及び容量の値を変えることにより信号伝搬速度を調整することで信号伝達時間を調整する事ができ、メモリコントローラＩＣ３０３とＳＤＲＡＭ ＩＣ３０４のＡＣ特性及びＤＣ特性等の電気特性の差により信号が遅延する場合でも、同様にクロック信号Ｅとバス信号Ｆを同期してＳＤＲＡＭ ＩＣ３０４に、クロック信号Ｄとバス信号Ｆ´同期してメモリコントローラＩＣ３０３に伝搬することができる。
【０１０１】
また、配線パターン３２０と配線パターン３４０の特性インピーダンスは非常に近い値であるため、信号パターンの特性インピーダンスも整合されており、リンギング等の波形の歪みを極力小さくすることができている。
【０１０２】
（第４の実施の形態）
図８は本発明の第４の実施の形態を示したプリント回路板４００を示している。図９は図８に示したプリント回路板にＩＣが実装されていない状態のプリント配線板を示している。
【０１０３】
図中４００はプリント回路板である。４０１はプリント配線板であり、クロックジェネレータＩＣ４０２、はメモリコントローラＩＣ４０３、はＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）ＩＣ４０４が実装されている。クロックジェネレータＩＣ４０２とＳＤＲＡＭ ＩＣ４０４はＳＯＰ型、メモリコントローラＩＣ４０３はＱＦＰ型のパッケージであり、それぞれのＩＣのリード部４０６、４０７、４０８はプリント配線板４０１のランド４１６、４１７、４１８（図９）にハンダで接合されている。
【０１０４】
この回路はクロックジェネレータＩＣ４０２からメモリコントローラＩＣ４０３へ配線パターン４４０によりクロック信号Ｇを伝送し、ＳＤＲＡＭＩＣ４０４へ配線パターン４２０によりクロック信号Ｈを送っている。メモリコントローラＩＣ４０３とＳＤＲＡＭ ＩＣ４０４はバス配線パターン４３０によりつながれている。ＳＤＲＡＭ ＩＣ４０４へのデータ書き込み時には、クロック信号ＧによりメモリコントローラＩＣ４０３は、バス配線パターン４３０を介してＳＤＲＡＭ ＩＣ４０４へバス信号Ｉを送信する。また、ＳＤＲＡＭ ＩＣ４０４からのデータ読み込み時には、クロック信号ＥによりＳＤＲＡＭ ＩＣ４０４は、バス配線パターン４３０を介してメモリコントローラＩＣ４０３へバス信号Ｉ´を送信する。クロックジェネレータＩＣ４０２は実装上の制約でＳＤＲＡＭ ＩＣ４０４よりもメモリコントローラＩＣ４０３の近傍に配置されていため、配線パターン４４０は配線パターン４２０よりもかなり短くなっている。
【０１０５】
クロックジェネレータＩＣ４０２は、実装上の制約でメモリコントローラＩＣ４０３の近傍に配置されるが、第３の実施の形態ほどはメモリコントローラＩＣ４０３に近づいていない。したがって、配線パターン４４０と配線パターン４２０の配線長の差が、第３の実施の形態よりも少ないため、配線パターン４４０の一部にだけ直線状の細いインダクタンスパターン４４１と容量パターン４４２の対が均等間隔で５個を設ける事により、信号伝搬速度を調整する事ができる。
【０１０６】
まず、メモリコントローラＩＣ４０３とＳＤＲＡＭ ＩＣ４０４の入出力のＤＣ特性とＡＣ特性が等しく、クロック信号ＧのメモリコントローラＩＣ４０３への信号伝達時間を、クロック信号ＨのメモリコントローラＩＣ４０３への信号伝達時間とを揃える場合を具体的に説明する。
【０１０７】
クロックジェネレータＩＣ４０２から伝送されるクロック信号Ｈの無負荷時の立ち上り時間はｔ_ｆ＝０．５００ｎｓｅｃ立ち下り時間はｔ_ｆ＝０．５１０ｎｓｅｃである。そのためｔ_ｓ＝ｔ_ｆ＝０．５００ｎｓｅｃとなり、１／（πｔ_ｓ）を計算すると約６４０ＭＨｚとなる。周波数が６４０ＭＨｚの波長は約２３．９ｃｍであり、その１／８波長は約３．００ｃｍとなる。この３．００ｃｍに対応する配線パターンのインダクタンスは１０．５ｎＨ、容量は３．６０ｐＦとなる。
【０１０８】
プリント配線板４０１において、配線パターン４２０はマイクロストリップライン構造で幅が０．５ｍｍで９．００ｃｍの長さを持っている。第３の実施の形態と同様にインダクタンスはＬ＝３．５０ｎＨ／ｃｍ、容量はＣ＝１．２０ｐＦ／ｃｍであり、伝搬速度ｖは約１．５４×１０^５ｍ／ｓｅｃである。したがってデジタル信号が、クロックジェネレータ４０２からＳＤＲＡＭ ＩＣ４０４まで、９．００ｍの配線パターン４２０によって伝わるには、約０．５８４ｎｓかかることになる。この時の特性インピーダンスは式（４）より５４．０Ωである。
【０１０９】
配線パターン４４０はマイクロストリップライン構造で７ｃｍの長さを持っており、クロックジェネレータ４０２から４．００ｃｍの区間は、配線パターン４２０と同じ、幅が０．５ｍｍでインダクタンスがＬ＝３．５０ｎＨ／ｃｍ、容量がＣ＝１．２０ｐＦ／ｃｍとなっている。それに続くメモリコントローラＩＣ４０３までの３．００ｃｍの区間では、幅が０．２１ｍｍ、長さ０．６０ｃｍの直線状の細いインダクタンスパターン４４１と半径０．２５ｍｍの円形の容量性パターン４４２を一対として、均等間隔で４対のインダクタンスパターン４４１と容量性パターン４４２が設けられている。各インダクタンスパターン４４１のインダクタンスの値および容量４４２の値は第３の実施の形態と同様にＬ＝５．３０ｎＨ、Ｃ＝２．２０ｐＦに設定してある。
【０１１０】
この時、配線パターン４４０の信号伝搬速度は、クロックジェネレータ４０２から４ｃｍの区間は、約１．５４×１０^５ｍ／ｓｅｃである。それに続くメモリコントローラＩＣ４０３から３ｃｍまでの区間は、約０．９０６×１０^５ｍ／ｓｅｃである。したがってクロック信号が、クロックジェネレータＩＣ４０２からメモリコントローラＩＣ４０３まで、７．００ｃｍの配線パターン４４０によって伝わるには、約０．５７２ｎｓかかることになる。これはクロックジェネレータＩＣ４０２からＳＤＲＡＭ ＩＣ４０４まで、配線パターン４２０によって伝わる速度０．５８４ｎｓとほぼ同等であり、その差は同期信号として全く問題にならないものである。
【０１１１】
また、５．３０ｎＨ≦１０．５ｎＨ、２．２０ｐＦ≦３．６０ｐＦであり、各インダクタンスパターン４４１のインダクタンスの値および容量性パターン４４２の容量の値は、周波数が６４０ＭＨｚの波長の１／８波長に対応する値より大幅に小さな値となっている。したがって、直線状の細いインダクタンスパターン４４１と容量性パターン４４２の対が、配線パターン４４０の不整合部分であったとしても、波形歪みの大きな問題とはならない。
【０１１２】
また、この時の特性インピーダンスは式（４）より、クロックジェネレータ４０２から４ｃｍの区間は５４．０Ω、それに続くメモリコントローラＩＣ４０３から３ｃｍまでの区間は約４９．１Ωとなり、その差は配線パターン３５０上においてはほぼ一定の値とみなすことができる。配線パターン４２０の特性インピーダンス５４．０Ωともほぼ同等であり、その差は同期信号として全く問題にならないものである。
【０１１３】
次に、メモリコントローラＩＣ４０３の電気的特性により、クロック信号ＧがメモリコントローラＩＣ４０３に到達してから、メモリコントローラＩＣ４０３からＳＤＲＡＭ ＩＣ４０４へデータ信号Ｉを送信するまでの遅延時間が０．０６０ｎｓある場合を説明する。この場合クロック信号ＧのメモリコントローラＩＣ４０３への信号伝達時間を、クロック信号ＨのメモリコントローラＩＣ４０３への信号伝達時間よりも０．０６０ｎｓ早くすることより、クロックジェネレータＩＣ４０２からＳＤＲＡＭ ＩＣ４０４へ送られるクロック信号Ｈと、メモリコントローラＩＣ４０３からＳＤＲＡＭ ＩＣ３０４へ送られるデータ信Ｉが同期してＳＤＲＡＭ ＩＣ４０４に到達するように調整する。
【０１１４】
配線パターン４４０において、インダクタンスパターン４４１の幅を０．２１ｍｍから０．２５ｍｍに狭くすることにより、インダクタンスの値を５．３０ｎＨから４．６０ｎＨに変更する。また、円形の容量性パターン４４２の半径を０．２５ｍｍから０．１５ｍｍに小さくする事により、容量の値を２．２０ｐＦ から１．８０ｐＦに変更する。これにより配線パターン４４０の信号伝搬速度は、メモリコントローラＩＣ４０３から４．００ｃｍの区間は約１．５４×１０^５ｍ／ｓｅｃであり、それに続くインダクタンスパターン４４１と容量性パターン４４２が設けられているメモリコントローラＩＣ４０３までの３．００ｃｍまでの区間は、約１．０９８×１０^５ｍ／ｓｅｃである。したがってデジタル信号が、クロックジェネレータＩＣ４０２からメモリコントローラＩＣ４０３まで、７．００ｃｍの配線パターン４４０によって伝わるには、約０．５３３ｎｓかかることになる。
【０１１５】
この値は前述したクロック信号Ｈが、クロックジェネレータＩＣ４０２からＳＤＲＡＭ ＩＣ４０４まで、配線パターン４２０によって伝搬される時間である０．５８４ｎｓよりも０．０５１ｎｓ早くなる。したがって、クロック信号Ｈとデータ信号ＩがＳＤＲＡＭ ＩＣ４０４に到達する時間の差は０．００９ｎｓとなり、その差は同期信号として全く問題にならないものである。
【０１１６】
また、この時の特性インピーダンスは式（４）より、メモリコントローラＩＣ４０３から４ｃｍの区間は約５４．０Ωであり、それに続くメモリコントローラＩＣ４０３までの３ｃｍまでの区間は、約５０．６Ωである。この差は配線パターン４４０上においてはほぼ一定の値とみなすことができる。また、配線パターン４２０の特性インピーダンス５４．０Ωともほぼ同等であり、その差は同期信号として全く問題にならないものである。
【０１１７】
このように、本実施の形態によれば、配線パターンにインダクタンスパターンと容量性パターンの対を設けることにより、クロックジェネレータＩＣ４０２からクロック信号Ｈを配線パターン４４０を介してメモリコントローラＩＣ４０３に出力し、クロック信号Ｇを配線パターン４２０を介してＳＤＲＡＭ ＩＣ４０４に出力し、メモリコントローラＩＣ４０３からＳＤＲＡＭ ＩＣ４０４へバス信号Ｉを、ＳＤＲＡＭ ＩＣ４０４からメモリコントローラＩＣ４０３へバス信号Ｉ´を配線パターン４３０を介して出力する場合、配線パターン４２０、４４０の配線長が異なっていても、波形の鈍り等の少ない状態で、ほぼ同時にクロック信号Ｇ、Ｈを到達させることができる。これにより、クロック信号Ｈとバス信号Ｉを同期してＳＤＲＡＭ ＩＣ４０４に、クロック信号Ｇとバス信号Ｉ´同期してメモリコントローラＩＣ４０３に伝搬することができる。また、インダクタンスの値及び容量の値を変えることにより信号伝搬速度を調整することで信号伝達時間を調整する事ができ、メモリコントローラＩＣ４０３とＳＤＲＡＭ ＩＣ４０４のＡＣ特性及びＤＣ特性等の電気特性の差により信号が遅延する場合でも、同様にクロック信号Ｈとバス信号Ｉを同期してＳＤＲＡＭ ＩＣ４０４に、クロック信号Ｇとバス信号Ｉ´同期してメモリコントローラＩＣ４０３に伝搬することができる。
【０１１８】
また、配線パターン４４０の特性インピーダンスはほぼ一定の値であり、また配線パターン４２０と配線パターン４４０の特性インピーダンスも非常に近い値であるため、信号パターンの特性インピーダンスも整合されており、リンギング等の信号波形の歪みを極力小さくすることができている。
【０１１９】
（第５の実施の形態）
図１０は本発明の第５の実施の形態を示したプリント回路板５００を示している。図１１は図１０に示したプリント回路板にＩＣが実装されていない状態のプリント配線板を示している。
【０１２０】
図中５００はプリント回路板である。５０１はプリント配線板であり、クロックジェネレータＩＣ５０２、はメモリコントローラＩＣ５０３、はＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）ＩＣ５０４が実装されている。クロックジェネレータＩＣ５０２とＳＤＲＡＭ ＩＣ５０４はＳＯＰ型、メモリコントローラＩＣ５０３はＱＦＰ型のパッケージであり、それぞれのＩＣのリード部５０６、５０７、５０８はプリント配線板５０１のランド５１６、５１７、５１８（図１１）にハンダで接合されている。
【０１２１】
本実施の形態はクロックジェネレータ５０２からメモリコントローラ５０３へ伝搬されるのクロック信号Ｊの信号伝達時間を、ＳＤＲＡＭ ＩＣ５０４からメモリコントローラ５０３へ伝搬されるのバス信号Ｋのメモリコントローラ５０３への信号到達時間に合わせて調整するものである。
【０１２２】
配線パターン５４０は、第３の実施の形態に示した配線パターン３４０と同じ配線パターンであり、６対の、直線状のインダクタンスパターン５４１と円形の容量性パターン５４２が均等間隔に連続して設けられている。バス信号Ｋのメモリコントローラ５０３への信号到達時間をあらかじめ測定しておき、メモリコントローラ５０３が正常に動作するように、インダクタンスパターン５４１のインダクタンスの値と容量パターン５４２の容量の値を替えることで、クロック信号Ｊのメモリコントローラ５０３への信号到達時間を調整する。インダクタンスの値はインダクタンスパターン５４１の長さと幅を変えることにより調整することができる。また、容量の値は円形の容量性パターン５４２の半径を変えることによる調整することができる。尚、クロック信号Ｊとバス信号Ｋのメモリコントローラ５０３への信号到達時間は必ずしも一致させる必要はなく、微妙にずらすことによりメモリコントローラ５０３が正常に動作する事もある。また、具体的な説明は前記第３の実施の形態とほぼ同様であるため、本実施の形態では省略する。
【０１２３】
このように、本実施の形態によれば、配線パターンの一部にインダクタンスパターンと容量性パターンの対を設けることにより、クロックジェネレータＩＣ５０２から配線パターン５４０を介してクロック信号Ｊをメモリコントローラ５０３に出力し、ＳＤＲＡＭ ＩＣ５０４からバス配線パターン５３０を介してバス信号Ｋをメモリコントローラ５０３に出力する場合、波形に鈍り等の少ない状態で、ＳＤＲＡＭ ＩＣ５０４からのバス配線パターン５３０によるバス信号Ｋと同期したクロック信号Ｊ伝搬させることができる。また、インダクタンスの値は及び容量の値を変えることにより信号伝搬速度を調整することができ、信号伝達時間を調整する事ができる
また、配線パターン５４０の特性インピーダンスをほぼ一定の値とし、また配線パターン５２０と配線パターン５４０の特性インピーダンスもほぼ同じ値にすることにより、信号パターンの特性インピーダンスも整合されており、リンギング等の信号波形の歪みを極力小さくすることができている。
【０１２４】
（第６の実施の形態）
図１２は本発明の第６の実施の形態であるインダクタンスパターンと容量性パターンの対を有する配線パターンを示している。本実施の形態では、その対となるインダクタンスパターンと容量性パターンが、複数個連続して形成された信号パターンの例である。図中１３はインダクタンスパターンで、１４は容量性パターンである。本実施の形態では容量性パターン１４が三角形で、直線状の細いインダクタンスパターン１３の片側に接続している。この様な配線パターンを、前述の第１乃至第５の実施の形態の配線パターンに使用する事により同様の効果を得ることができる。
【０１２５】
（第７の実施の形態）
図１３は本発明の第７の実施の形態であるインダクタンスパターンと容量性パターンの対を有する配線パターンを示している。本実施の形態では、その対となるインダクタンスパターンと容量性パターンが、複数個連続して形成された信号パターンの例である。図中１５はインダクタンスパターンで、１６は三角形の容量性パターンである。本実施の形態では容量性パターン１６が直線状の細いインダクタンスパターン１５の両側の同一箇所に接続する事で容量の値を大きくする事ができる。この様な配線パターンを、前述の第１乃至第５の実施の形態の配線パターンに使用する事により同様の効果を得ることができる。
【０１２６】
（第８の実施の形態）
図１４は本発明の第８の実施の形態であるインダクタンスパターンと容量性パターンの対を有する配線パターンを示している。本実施の形態では、その対となるインダクタンスパターンと容量性パターンが、複数個連続して形成された信号パターンの例である。図中１７は直線状で細いインダクタンスパターンで、１８は三角形の容量性パターンである。本実施の形態では容量性パターン１８がインダクタンスパターン１７の両側に交互に接続する事で、配線パターンをはり分布定数的に振る舞う事となる。この様な配線パターンを、前述の第１乃至第５の実施の形態の配線パターンに使用する事により同様の効果を得ることができる。
【０１２８】
（第１０の実施の形態）
図１６は本発明の第１０の実施の形態であるインダクタンスパターンと容量性パターンの対を有する配線パターンを示している。本実施の形態では、その対となるインダクタンスパターンと容量性パターンが、複数個連続して形成された信号パターンの例である。図中２１は細いインダクタンスパターンで、２２は三角形の容量パターンである。インダクタンスパターン２１を容量性パターン２２の間で折り曲げて配線する事により、インダクタンスの値を大きくする場合にし有用である。この様な配線パターンを、前述の第１乃至第５の実施の形態の配線パターンに使用する事により同様の効果を得ることができる。
【０１２９】
（第１１の実施の形態）
図１７は本発明の第１１の実施の形態であるインダクタンスパターンと容量性パターンの対を有する配線パターンを示している。本実施の形態では、その対となるインダクタンスパターンと容量性パターンが、複数個連続して形成された信号パターンの例である。図中２３は細いインダクタンスパターンで、２４は三角形の容量パターンである。インダクタンスパターン２３を容量性パターン２４の間で２回折り曲げて配線する事により、インダクタンスの値を第９の実施の形態よりも更に大きくする場合にし有用である。この様な配線パターンを、前述の第１乃至第５の実施の形態の配線パターンに使用する事により同様の効果を得ることができる。
【０１３０】
（第１２の実施の形態）
図１８は本発明の第１２の実施の形態であるインダクタンスパターンと容量性パターンの対を有する配線パターンを示している。本実施の形態では、その対となるインダクタンスパターンと容量性パターンが、複数個連続して形成された信号パターンの例である。図中２５は細いインダクタンスパターンで、２６は三角形の容量パターンである。本実施の形態ではプリント配線板は多層板であり、インダクタンスパターン２５は図に点線で示したプリント配線板の別の層に形成されたスパイラル状のインダクタンスパターン２７と、ビアホール２７ａ、２７ｂにより接続されている。そのため、インダクタンスの値を大きくする場合に有用である。また、この様な配線パターンを、前述の第１乃至第５の実施の形態の配線パターンに使用する事により同様の効果を得ることができる。
【０１３１】
尚、図３と図１０乃至図１６に示した配線パターンの形状は、クロックジェネレータＩＣ、メモリコントローラＩＣ、ＳＤＲＡＭメモリＩＣ等の各ＩＣの配置や、それぞれをつなぐ配線パターンの配線長、クロック周波数、クロック信号の立ち上り時間、立ち下り時間、プリント配線板の誘電率等により適宜選択して使用することができる。
【０１３２】
【発明の効果】
本発明によれば、同期信号で動作する複数のＩＣ間を接続する配線パターンが設けられたプリント配線板及びプリント回路板において、配線パターンの少なくとも一部は、インダクタンスパターンと容量性パターンを対として、その対となるパターンが複数個連続して形成されたパターン形状とする事により、配線パターンを伝搬する信号の伝搬速度を調整することができる。そのため、プリント配線板の限られたスペースを利用して、異なるＩＣ間でのバス配線におけるバス信号、各ＩＣ間でのクロック信号とクロック信号、各ＩＣ間でのクロック信号とそれと同期する同期信号の信号伝達時間をほぼ一致させることができる。また、各ＩＣの電気特性に対応して信号伝達時間をわずかにずらす事も容易に可能である。
【０１３３】
また、配線パターンに形成された、インダクタンスパターンと容量性パターンの形状を替えることによって、信号伝搬時間を容易に調整する事ができる。
【０１３４】
またプリント配線板の誘電体を部分的に変える等の必要もないため、製造上の煩雑さもなく、通常のプリント配線板を用いる事ができるため、安価なプリント配線板もしくはプリント回路板を提供することができる。
【０１３５】
また、前記第１のＩＣから送信される同期信号の最大振幅の１０％から９０％までの立ち上り時間ｔ_ｒと９０％から１０％までの立下り時間ｔ_ｆの、どちらか小さい方の値をｔ_ｓとし、ｆ＝１／πｔ_ｓで決定される周波数ｆの波長の１／８の長さに相当する前記第２の配線パターンのインダクタンスをＬｓ、容量をＣｓとし、前記第１の配線パターンの１つのインダクタンスパターンと容量性パターンとの対によるインダクタンスをＬｐ、容量をＣｐとすると、Ｌｐ≦Ｌｓ、Ｃｐ≦Ｃｓの関係を満たす事により、信号伝搬速度を遅延させる方向で調整する際に、信号が鈍る等の波形の歪みを抑さえる事ができる。
【０１３６】
また、配線パターンの特性インピーダンスを同じ値にする事により、信号パターンの特性インピーダンスが整合され、リンギング等の波形歪みを抑制することができている。
【図面の簡単な説明】
【図１】 第１の実施の形態におけるプリント配線板の模式図
【図２】 第１の実施の形態におけるプリント回路板の模式図
【図３】 第１の実施の形態における配線パターンの形状を説明する詳細図
【図４】 第２の実施の形態におけるプリント配線板の模式図
【図５】 第２の実施の形態におけるプリント回路板の模式図
【図６】 第３の実施の形態におけるプリント配線板の模式図
【図７】 第３の実施の形態におけるプリント回路板の模式図
【図８】 第４の実施の形態におけるプリント配線板の模式図
【図９】 第４の実施の形態におけるプリント回路板の模式図
【図１０】 第５の実施の形態におけるプリント配線板の模式図
【図１１】 第５の実施の形態におけるプリント回路板の模式図
【図１２】 第６の実施の形態におけるインダクタンスパターンと容量性パターンの形状を示す図
【図１３】 第７の実施の形態におけるインダクタンスパターンと容量性パターンの形状を示す図
【図１４】 第８の実施の形態におけるインダクタンスパターンと容量性パターンの形状を示す図
【図１５】 第１０の実施の形態におけるインダクタンスパターンと容量性パターンの形状を示す図
【図１６】 第１１の実施の形態におけるインダクタンスパターンと容量性パターンの形状を示す図
【図１７】 第１２の実施の形態におけるインダクタンスパターンと容量性パターンの形状を示す図
【図１８】 従来のプリント配線板を示す模式図
【図１９】 従来のプリント配線板を示す模式図
【図２０】 従来のプリント配線板を示す模式図
【符号の説明】
１００、２００、３００、４００、５００ プリント回路板
１０１、２０１、３０１、４０１、５０１ プリント配線板
１０２、３０２，４０２，５０２ クロックジェネレータＩＣ
２０２、３０３、４０３、５０３ メモリコントローラＩＣ
１０３、１０４、１０５、２０３、３０４、４０４、５０４ ＳＤＲＡＭ ＩＣ
１１０、１２０、１３０，１４０、１５０、２１０、２２０、２３０、２４０、２５０、３１０、３２０、３３０、３４０、４２０、４３０、４４０、５２０、５３０、５４０ 配線パターン
１０６、１０７、１０８、１０９、２０６、２０７、３０２、３０３、３０４、４０６，４０７、４０８、５０６、５０７、５０８ リード
１１６、１１７、１１８、１１９、２１６、２１７、３１２、３１３、３１４、４１６，４１７、４１８、５１６、５１７、５１８ ランド
１３，１５，１７，１９，２１，２３，２５，２７、１４１、１５１、２４１、２５１、３４１、４４１、５４１ インダクタンスパターン
１４、１６、１８、２０、２２、２４、２６、１４２、１５２、２４２、３５２、３４２、４４２、５４２ 容量性パターン
２７ａ、２７ｂ ビアホール

Claims (9)

1. 同期信号で動作する複数のＩＣ間を接続する配線パターンが設けられたプリント配線板において、該配線パターンの少なくとも一部は、配線状のインダクタンスパターンと前記インダクタンスパターンに接した容量性パターンとを対として、その対となるパターンが複数個連続して形成されたパターン形状をなしており、前記インダクタンスパターンと前記容量性パターンが接した部分の幅は、インダクタンスパターンの幅以下である事を特徴とするプリント配線板。
2. 前記インダクタンスパターンの形状は折り返し形状である事を特徴とする請求項１に記載のプリント配線板。
3. 前記インダクタンスパターンの形状はスパイラル形状である事を特徴とする請求項１に記載のプリント配線板。
4. 第１のＩＣから第２のＩＣへ第１の信号を伝搬する第１の配線パターンと、該第１のＩＣから該第２のＩＣと同じ機能を有する第３のＩＣへ、該第１の信号と同期した第２の信号を伝搬する第２の配線パターンとを有するプリント配線板において、該第１の配線パターンと該第２の配線パターンの少なくとも配線長の短い一方の配線パターンは、配線状のインダクタンスパターンと前記インダクタンスパターンに接した容量性パターンとを対として、その対となるパターンが複数個連続して形成されたパターン形状をなしており、前記インダクタンスパターンと前記容量性パターンが接した部分の幅は、インダクタンスパターンの幅以下である事を特徴とするプリント配線板。
5. 前記第１の配線パターンの特性インピーダンスと、前記第２の配線パターンの特性インピーダンスがほぼ同じ値である事を特徴とする請求項４に記載のプリント配線板。
6. 前記第１、第２の信号はクロック信号である事を特徴とする請求項５に記載のプリント配線板。
7. 第１のＩＣから第２のＩＣへバス信号を伝搬する複数の配線パターンからなるバス配線パターンを有するプリント配線板において、該複数の配線パターンの少なくとも一つの配線パターンは、配線状のインダクタンスパターンと前記インダクタンスパターンに接した容量性パターンとを対として、その対となるパターンが複数個連続して形成されたパターン形状をなしており、前記インダクタンスパターンと前記容量性パターンが接した部分の幅は、インダクタンスパターンの幅以下である事を特徴とするプリント配線板。
8. 第１のＩＣから第２のＩＣへ第１の信号を伝搬する第１の配線パターンと、該第１のＩＣから該第２のＩＣと異なる第４のＩＣへ、該第１の信号と同期した第３の信号を伝搬する第３の配線パターンとを有するプリント配線板において、該第１の配線パターンと該第３の配線パターンの少なくとも一方の配線パターンは、配線状のインダクタンスパターンと前記インダクタンスパターンに接した容量性パターンとを対として、その対となるパターンが複数個連続して形成されたパターン形状をなしており、前記インダクタンスパターンと前記容量性パターンが接した部分の幅は、インダクタンスパターンの幅以下であり、該第１の配線パターンと第３の配線パターンにより伝搬される各信号の伝達時間を調整している事を特徴とするプリント配線板。
9. 第１のＩＣから第２のＩＣへ第１の信号を伝搬する第１の配線パターンと、第５のＩＣから該第２のＩＣへ該第１の信号と同期した第４の信号を伝搬する第４の配線パターンとを有するプリント配線板において、該第１の配線パターンと該第４の配線パターンの少なくとも一方の配線パターンは、配線状のインダクタンスパターンと前記インダクタンスパターンに接した容量性パターンとを対として、その対となるパターンが複数個連続して形成されたパターン形状をなしており、前記インダクタンスパターンと前記容量性パターンが接した部分の幅は、インダクタンスパターンの幅以下であり、該第１の配線パターンと第２の配線パターンにより伝搬される各信号の伝達時間を調整している事を特徴とするプリント配線板。

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