JP3513333B2 - 多層プリント配線板およびそれを実装する電子機器 - Google Patents

多層プリント配線板およびそれを実装する電子機器

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばＥＭＩ（電
磁妨害雑音）の規格に対応するノイズ対策を考慮した多
層プリント配線板およびその多層プリント配線板が組み
込まれた電子機器に関する。
【０００２】さらには、ＰＧＡパッケージやＢＧＡパッ
ケージ等、半導体チップを搭載したグリッドアレイパッ
ケージのベースとなる基板およびそのグリッドアレイパ
ッケージ用ベース基板を使用したグリッドアレイパッケ
ージならびにそのグリッドアレイパッケージが実装され
たプリント配線板およびそのプリント配線板が組み込ま
れた電子機器に関する。
【０００３】
【従来の技術】まず、多層プリント配線基板の電源パタ
ーンの対策について説明する。
【０００４】従来、放射ノイズ対策として、電源パター
ンとＧＮＤパターンがプレーン状で対向した構造を持つ
多層板を使用して、ＬＳＩの電源ピンを実装するランド
と電源パターンの接続をランドの近傍にスルーホールを
介して行った電源パターン構造のプリント配線板が使用
されている。
【０００５】図２８は一般的な電源パターン構造のプリ
ント配線板の構造を示す図で、（ａ）は第１の層の平面
図、（ｂ）は第２の層の平面図、（ｃ）は第３の層の平
面図、（ｄ）は第４の層の平面図である。同図では、相
互の位置関係を明瞭にするため、（ｂ）〜（ｄ）には点
線でそのランド位置が示めされている。
【０００６】電源パターン構造のプリント配線板は、複
数の電源ピンと複数の信号ピンを持つＬＳＩが実装され
る４層プリント配線板であり、第１の層（信号層）、第
２の層（電源層）、第３の層（ＧＮＤ層）、および第４
の層（信号層）の４つの層より構成されている。以下、
各層の構造について詳しく説明する。
【０００７】第１の層には、図２８（ａ）に示すよう
に、ＱＦＰパッケージのＬＳＩが実装されるＬＳＩ用ラ
ンド２０１、ＳＯＰパッケージのＩＣが実装されるＩＣ
用ランド２０２、これらＬＳＩ用ランド２０１およびＩ
Ｃ用ランド２０２の電源用ランドと接続された電源パタ
ーン２０３ａ（太い黒丸と実線で示した部分）、ＬＳＩ
用ランド２０１のグランド用ランドと接続されたＧＮＤ
パターン２０４ａ（薄い斜線部）、信号パターン２０
５、クロック信号が伝達される信号パターン２０５’、
層間接続のためのスルーホールと導通したスルーホール
用ランド２０６ａ（太い黒丸）が形成されている。ＧＮ
Ｄパターン２０４ａはスルーホール用ランド２０６ａと
導通しており、さらに該スルーホール用ランド２０６ａ
とスルーホールを通して接続される後述の第３の層のス
ルーホール用ランド２０６ｃを介してＧＮＤパターン２
０４ｂと接続されている。
【０００８】第２の層には、図２８（ｂ）に示すよう
に、電源パターン２０３ｂ（濃い斜線部）、スルーホー
ル用ランド２０６ｂ（太い黒丸部）、クリアランスホー
ル２０７ａ（二重丸）が形成されている。電源パターン
２０３ｂはスルーホール用ランド２０６ｂと導通してお
り、さらにスルーホールを介して上記第１の層の電源パ
ターン２０３ａ及び後述する第４の層の電源パターン２
０３ｃと接続されている。クリアランスホール２０７ａ
（二重丸）においては、その外側の円の中にスルーホー
ルがこの第２の層を貫通するよう形成されており、クリ
アランスホール２０７ａと電源パターン２０３ｂとは導
通していない。
【０００９】第３の層には、図２８（ｃ）に示すよう
に、ＧＮＤパターン２０４ｂ（薄い斜線部）、スルーホ
ール用ランド２０６ｃ（太い黒丸部）、クリアランスホ
ール２０７ｂ（二重丸）が形成されている。ＧＮＤパタ
ーン２０４ｂはスルーホール用ランド２０６ｃと導通し
ており、クリアランスホール２０７ｂ（二重丸）ではそ
の外側の円の中にスルーホールがこの第３の層を貫通す
るよう形成されており、クリアランスホール２０７ｂと
ＧＮＤパターン２０４ｂとは導通していない。
【００１０】第４の層には、図２８（ｄ）に示すよう
に、電源パターン２０３ｃ（太い黒丸と実線で示した部
分）、ＧＮＤパターン２０４ｃ（薄い斜線部）、スルー
ホール用ランド２０６ｄ（太い黒丸部）、チップ型バイ
パスコンデンサが実装されるランド２０８，２０９が形
成されている。電源パターン２０３ｃはスルーホールを
通して上記第２の層の電源パターン２０３ｂと接続され
ており、該電源パターン２０３ｃとランド２０８とは導
通している。ランド２０９は、スルーホール用ランド２
０６ｄのうちのスルーホールを通して上記第３の層のＧ
ＮＤパターン２０４ｂに接続されたランドとＧＮＤパタ
ーン２０４ｃを介して接続されている。
【００１１】上述のような第１の層のＬＳＩ用ランド２
０１の電源用ランドにスルーホールを介して第２の層
（電源層）の電源パターン２０３ｂが接続されるプリン
ト配線板では、電源パターンに起因する放射ノイズ対策
が必要とされる。この電源パターンに起因する放射ノイ
ズ対策として、雑誌「電子技術」（１９８８年、６月
号、Ｐ３６〜３７）にはＩＣに接続する電源パターンを
分離してフェライトビーズを挿入し、０．１μＦのバイ
パスコンデンサを利用してπ型フィルタを形成して対策
を行った例が記載されている。さらに、電源ピンが２ピ
ン以上あるゲートアレイなどの場合についての対策も記
載されており、例えば、２ピン以上の電源ピンがあるＩ
Ｃの場合は、基板の電源パターンから分離した電源パタ
ーンでＩＣの電源ピンが接続している電源パターンのブ
ロックを形成し、基板の電源パターンとは３端子コンデ
ンサを介して接続する。このようにすることで、電源ピ
ンが多数あっても１個のフィルタを挿入することで対策
することができる。
【００１２】上記のように電源が複数ある超ＬＳＩを使
用して、上記と同じ回路構成を基板に形成した例は特開
平5-13909 号公報にも見られる。
【００１３】同様に信号線に対する放射ノイズ対策とし
て、信号線の高周波成分をカットするために、フィルタ
素子あるいはインダクタ素子やコンデンサ素子を、信号
ピンを実装するためのランドと信号線の間に挿入するこ
とも行われている。
【００１４】次に、グリッドアレイパッケージについて
説明する。
【００１５】半導体部品の一つとして、ボールグリッド
アレイパッケージ（以下、「ＢＧＡパッケージ」とい
う）やピングリッドアレイパッケージ（以下、「ＰＧＡ
パッケージ」という）といったグリッドアレイパッケー
ジが用いられている。グリッドアレイパッケージはベー
ス基板に半導体チップを搭載したもので、ベース基板の
裏面にマトリックス状に配置された電極をプリント基板
の接続パッドに半田付けすることで、グリッドアレイパ
ッケージがプリント基板に実装される。
【００１６】従来、グリッドアレイパッケージを使用す
る場合、ＱＦＰ（Quad Flat Package ）やＳＯＰ（Smal
l Out Line Package）等のＩＣと同様に、一つのパッケ
ージとしてグリッドアレイパッケージを取り扱ってき
た。つまり、電源ラインに対する放射ノイズ対策とし
て、電源をデカップリングするためのインダクタ素子や
コンデンサ素子あるいはフィルタ素子を設ける場合、グ
リッドアレイパッケージを実装したプリント基板の電源
ラインにこれらを配置していた。同様に、信号線に対す
る放射ノイズ対策として、信号の高周波成分をカットす
るためのインダクタ素子やコンデンサ素子あるいはフィ
ルタ素子を挿入する場合にも、グリッドアレイパッケー
ジを実装したプリント基板にこれらを配置していた。
【００１７】
【発明が解決しようとする課題】しかしながら、上述の
ようにフェライトビーズやフィルタなどの対策部品を使
用する場合、本来対策部品として最適な位置に配置する
必要があるが、複数の電源ピンと複数の信号ピンがある
ＬＳＩにおいてはプリント配線板上でパターンが混み合
うことから、効果の低い位置に配置せざるを得ない。さ
らには、本来回路動作とは関係の無い対策部品を増やす
ことから、高密度に部品を配置したりパターンを形成す
る必要があるときは部品点数が増えることになり、非常
に不利となる。
【００１８】また、差動モードの放射を考えたとき、ル
ープアンテナから発生するとして、最大放射の方向での
電界強度は以下の式１で表される（「実線ノイズ逓減技
法」ｐ３２４、ジャテック出版）。
【００１９】 Ｅ＝２６３×１０-16（ｆ2ＡＩ）（１／ｒ） 式１ ここで、電界強度Ｅは［Ｖ／ｍ］、周波数ｆは［Ｈ
ｚ］、ループ面積Ａは［ｍ2］、電流Ｉは［Ａ］、受信
アンテナまでの距離ｒは［ｍ］である。上記式１より、
放射ノイズが問題となるような高周波電流Ｉのループ面
積Ａは小さくなるように対策することが望ましい。つま
り、プリント配線板においてはＩＣのリードが実装され
るランドの近傍で、また可能であれば半導体チップの近
傍でノイズ対策をすることがより効果的である。しかし
ながら、ＩＣの高集積化に伴い、電源ピンや信号ピンが
増加しており、基板上のパターンが混み合うため、ノイ
ズ対策部品を最適な位置に配置することが困難になって
きている。
【００２０】また、電源のカップリングや信号線の高周
波成分のカットが不十分であると、放射ノイズが増大し
てしまい、ＶＣＣＩやＦＣＣなどの各国での規制値を満
足できなくなってしまう。
【００２１】本発明の目的は、インダクタンスパターン
を最適な位置に配置することで放射ノイズの発生を小さ
くすることにある。
【００２２】また、部品点数を減らし高密度に基板を形
成することにある。
【００２３】さらには、その多層プリント配線板が組み
込まれた電子機器を提供することにある。
【００２４】
【００２５】
【００２６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の多層プリント配線板は、複数の電源ピンと
複数の信号ピンを有するＬＳＩが実装される多層プリン
ト配線板において、ＬＳＩが実装される層と異なる層に
形成された電源パターンには、前記複数の電源ピンと接
続されるスルーホール用ランドと、前記スルーホール用
ランドの一部または全部を含む所定範囲を囲むように形
成され、該電源パターンを分離する切り欠き部が施さ
れ、該切り欠き部の内側の電源パターンと外側の電源パ
ターンは、前記複数の信号ピンのうちの繰り返し周期性
のクロックが伝送される信号ピンと接続される信号線の
直下の１箇所以上に配置されたインダクタンスパターン
を介して接続されたことを特徴とする。
【００２７】
【００２８】
【００２９】上記の場合、前記インダクタンスパターン
のインダクタンス値は１０ｎＨ〜１００ｎＨであること
が望ましい。また、前記インダクタンスパターンがパラ
レル形状あるいはスパイラル形状またはコイル形状を含
むものであってもよい。さらには、前記インダクタンス
パターンの近傍にコンデンサパターンまたはコンデンサ
チップを設けてＬＣフィルタを構成してもよい。
【００３０】
【００３１】
【００３２】
【００３３】上記の通りの本発明によれば、例えば多層
プリント配線板の内層を利用してインダクタンスパター
ンが形成されるので、インダクタンスを放射ノイズ対策
に最適な位置に配置することができる。
【００３４】また、印刷パターンでインダクタンスやコ
ンデンサを構成しているので、従来のようなフェライト
ビーズ、インダクタンス部品、フィルタ等の電源パター
ンに起因する放射ノイズ対策部品は必要とせず、フィル
タやインダクタンスの部品点数の削減が可能である。加
えて、これらインダクタンスやコンデンサは多層板の内
層やＱＦＰなどの部品の下に形成できるので、高密度に
基板を形成することが可能となる。
【００３５】
【００３６】また、切り欠きにより電源パターンの一部
が分離されるものにおいては、切り欠きにより囲まれた
部分と電源パターンとがインダクタンスパターンを介し
て接続されるので、切り欠きにより囲まれた部分と電源
パターンとの間に数ｎＨ〜数百ｎＨのインダクタンスが
得られ、これにより電源パターンが原因の放射ノイズが
抑制されるとともに、信号の帰路電流の経路が確保され
る。
【００３７】特に、繰り返し周期性のクロックが伝達さ
れる信号パターンの近傍にインダクタンスパターンが形
成されたものにおいては、図２６に示すような回路構成
となる。図２６中、３０２はクロック信号が伝達される
信号パターンであり、第１層に形成されている。３０３
は第２層である電源層の電源パターンであり、３０４は
第３層であるグランド層のグランドパターンである。点
線で示すコンデンサ５００は部品ではなく、第２層の電
源パターン３０３と第３層のグランドパターン３０４の
間に形成された浮遊容量である。３０１は半導体チップ
（ＬＳＩ）の中のクロック信号を出力するバッファ回
路、３００はクロック信号が入力されるＩＣ回路であ
る。Ｉ１は貫通電流である。このような構成によれば、
図２７で示すような、充電電流Ｉ２に対する帰路電流が
最短で流れる経路が遮断されて点線Ｉ２’で示される経
路のようにループ面積が増大されることはないので、ク
ロック信号の帰路電流を最短経路とすることができ、よ
り効果的な放射ノイズ対策が可能となる。
【００３８】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
【００３９】（１）多層プリント配線板 ＜実施形態１＞図１は本発明の第１の実施形態の多層プ
リント配線板の構造を示す図で、（ａ）は第１の層の平
面図、（ｂ）は第２の層の平面図、（ｃ）は第３の層の
平面図、（ｄ）は第４の層の平面図である。同図では、
相互の位置関係を明瞭にするため（ｂ）〜（ｄ）は透視
図で示してあり、（ｂ）〜（ｄ）には点線でＬＳＩ実装
用ランドの位置が示めされている。
【００４０】本実施形態の多層プリント配線板は、複数
の電源ピンと複数の線号ピンを持つＬＳＩであるＱＦＰ
が実装される４層プリント配線板であり、第１の層（信
号層）、第２の層（電源層）、第３の層（ＧＮＤ層）、
および第４の層（信号層）の４つの層より構成されてい
る。なお、この層構成は本発明の一実施形態であり、例
えば第２の層をＧＮＤ層、第３の層を電源層にしてもよ
く、種々の層構成にも適用される。また、４層の多層板
に限定されるものでもない。
【００４１】以下、各層の構造について詳しく説明す
る。
【００４２】第１の層には、図１（ａ）に示すように、
ＱＦＰパッケージのＬＳＩが実装されるＬＳＩランド
１、ＳＯＰパッケージのＩＣが実装されるＩＣ用ランド
２、これら１，２の電源用ランドと接続された電源パタ
ーン３ａ（太い黒丸と実線で示した部分）、ＬＳＩ用ラ
ンド１のグランド用ランドと接続されたＧＮＤパターン
４ａ（太い黒丸と薄い斜線部）、信号パターン５、層間
接続のためのスルーホールと導通したスルーホール用ラ
ンド６ａが形成されている。ＧＮＤパターン４ａはスル
ーホールランド６ａと導通しており、さらに該スルーホ
ール用ランド６ａとスルーホールを通して接続される後
述の第３の層のスルーホール用ランド６ｃを介してＧＮ
Ｄパターン４ｂと接続されている。また、第２の層のス
ルーホールランド１１ｂとスルーホールを介して接続さ
れたスルーホール用ランド１１ａと、該スルーホールラ
ンド１１ａにスパイラル形状のインダクタンスパターン
１２を介して接続された電源パターン１３が形成されて
おり、電源パターン１３を介して電源パターン３ａに接
続される。電源パターン３ａはスルーホールランド６ａ
と導通しており、さらにスルーホールを通して第４層の
ランド８に接続される電源パターンと接続される。
【００４３】第２の層には、電源パターン３ｂ（濃い斜
線部）、スルーホール用ランド６ｂと１１ｂ（太い黒丸
部）、クリアランスホール７ａ（二重丸）が形成されて
いる。電極パターン３ｂはスルーホール用ランド６ｂと
導通しており、さらにスルーホールを介して上記第１層
のＩＣ２の電源パターンと接続している。スルーホール
ランド１１ｂは第１の層に形成されているスルーホール
ランド１１ａとスルーホールを介して接続されている。
【００４４】第３の層には、図１（ｃ）に示すように、
ＧＮＤパターン４ｂ（薄い斜線部）、スルーホール用ラ
ンド６ｃ（太い黒丸部）、クリアランスホール７ｂ（二
重丸）が形成されている。ＧＮＤパターン４ｂはスルー
ホール用ランド６ｃと導通しており、クリアランスホー
ル７ｂ（二重丸）ではその外側の円の中にスルーホール
がこの第３の層を貫通するよう形成されており、クリア
ランスホール７ｂとＧＮＤパターン４ｂとは導通してい
ない。
【００４５】第４の層には、図１（ｄ）に示すように、
電源パターン３ｃ（太い黒丸と実線で示した部分）、Ｇ
ＮＤパターン４ｃ（薄い斜線部）、スルーホールランド
６ｄ（太い黒丸部）、チップ型バイパスコンデンサが実
装されるランド８，９が形成されている。電源パターン
３ｃはスルーホールを通して上記第１の層の電源パター
ン３ａと接続されており、該電源パターン３ａとランド
８とは導通している。ランド９は、スルーホール用ラン
ド６ｄのうちのスルーホールを通して上記第１層のＧＮ
Ｄパターン４ｂに接続されたランドとＧＮＤパターン４
ｃを介して接続されている。
【００４６】上述のような第１〜４の層より構成された
多層プリント配線板では、第１の層のＬＳＩが実装され
るランドの内側に放射ノイズ対策としてのインダクタン
スパターン１２を形成したことで、高密度実装の妨げに
はならないでノイズ対策を行うことができる。
【００４７】また、電源パターン１３は高いレベルの高
周波電源の経路の一部であり放射ノイズ源の一部とな
る。インダクタンスパターン１２は電源ピンの近傍に配
置されており、第２層の電源パターン３ｂからデカップ
リングされた電源パターン１３を短くできるため、放射
ノイズ対策にも有効である。
【００４８】＜実施形態２＞図２は本発明の第２の実施
形態の多層プリント配線板の構造を示す図である。本実
施形態の多層プリント配線板は、第１層に形成されたイ
ンダクタンスパターン１２’がパラレル形状をしてお
り、しかもＬＳＩの６本ある電源ピンの内２本だけに接
続している。インダクタンスパターン１２’はスルーホ
ール用ランド１１ａとスルーホールを介して第２層のス
ルーホール用ランド１１ｂと接続される。ＬＳＩの電源
ピンのうちの残りの４本は、スルーホールランド３ａと
スルーホールを介して第２層のスルーホールランドに接
続される。
【００４９】以上の構成は、高速な信号を出力する信号
ピンの近傍の電源ピンを対策すればよい場合に特に有効
である。
【００５０】＜実施形態３＞上述の実施形態１，２で
は、インダクタンスパターンが第１層に形成され、電源
ピンの近傍に配置された構成となっているが、このよう
な構成を第４層に形成しても放射ノイズを有効に防止で
きる。
【００５１】図３は本発明の第３の実施形態の多層プリ
ント配線板の構造を示す図である。本実施形態の多層プ
リント配線板は、第４層にパラレル形状のインダクタン
スパターン２２が形成されており、ＬＳＩの６本ある電
源ピンはこの第４層にてそれぞれ電源パターン２３と接
続され、この電源パターン２３と第２層の電源パターン
３ｂとがインダクタンスパターン２２を介して接続され
た構成となっている。インダクタンスパターン２２と第
２層の電源パターン３ｂとは、インダクタンスパターン
２２の一端に形成されたスルーホール用ランド１１ｃと
第２層の電源パターン３ｂに形成されたスルーホール用
ランド１１ｃとがスルーホールを介して電気的に接続さ
れている。この構成により、電源パターン２３と第１の
層の電源パターン３ｂとの間では、インダクタンスパタ
ーン２２により数ｎＨ〜数十ｎＨのインダクタンスが得
られ、電源パターンが原因の放射ノイズが抑制されると
ともに、信号の帰路電流の経路も確保される。
【００５２】なお、インダクタンスパターン２２の形状
は、図３に示す形状に限定されるものではなく、例えば
図４に示すように、インダクタンスパターンのパターン
形状をスパイラル形状とすることもできる。このように
スパイラル形状とすることにより、一般的には高いイン
ダクタンス値を得ることができる。
【００５３】また、上述のような電源パターン２３と第
２層の電源パターン３ｂとをインダクタンスパターン２
２を介して接続する構成は、設計に応じて様々な形態と
することができる。以下に、図５〜７を参照していくつ
かの形態例を説明する。
【００５４】図５では、第２の層にスルーホール用ラン
ド１１ｂの他にスルーホール用ランド１１ｂ’が形成さ
れ、第４の層にそのスルーホール用ランド１１ｂ’とス
ルーホールを介して接続されたスルーホール用ランド１
１ｃ’が形成され、該スルーホール用ランド１１ｃ’が
パラレル形状のインダクタンスパターン２２’を介して
電源パターン２３と接続された構成となっている。すな
わち、電源パターン２３と第２層の電源パターン３ｂと
が２箇所においてインダクタンスパターン２２，２２’
を介して接続された構成となっている。このように複数
のインダクタンス（インダクタンスパターン２２，２
２’）を形成したことにより、電流が流れる経路が２本
となり、比較的大電力を消費するＬＳＩにも適用可能と
なる。
【００５５】図６では、上述の図５に示した電源パター
ン２３が電源パターン２３ａ，２３ｂの２つのブロック
に分けられており、各ブロックがそれぞれインダクタン
スパターン２２，２２’を介して第２の層の電源パター
ン３ｂと接続された構成となっている。このように構成
することにより、ＬＳＩの各電源ピンに応じたインダク
タンスの値を設定することができ、設計上の自由度が向
上する。
【００５６】図７では、第４層にパラレル形状のインダ
クタンスパターン２２が形成されており、ＬＳＩの６本
ある電源ピンの内２本（放射ノイズ発生源となる電源ピ
ン）だけがこのインダクタンスパターン２２を介して第
２層の電源パターン３ｂと接続された構成となってい
る。他の電源ピンは第１層の電源パターン１３に接続さ
れている。このような構成は、例えば高速な信号を出力
する信号ピンの近傍の電源ピンに対してのみノイズ対策
を行う場合に特に有効であり、他の電源ピンについては
インダクタンスを形成する必要がないので、設計上の自
由度がさらに向上する。
【００５７】なお、上述の図５〜図７のような構成は図
１に示したものにおいても適用可能である。
【００５８】＜実施形態４＞図８は本発明の第４の実施
形態の多層プリント配線板の構造を示す図である。本実
施形態の多層プリント配線板は、スパイラル形状のイン
ダクタンスパターン３２を第２層の電源パターン３ｂに
形成したものである。インダクタンスパターン３２は、
電源パターン３ｂの切り欠かれた部分（切り欠き部１
０）に形成されており、その一端は電源パターン３ｂと
連続し、他端にはスルーホール用ランド１１ｂが形成さ
れている。スルーホール用ランド１１ｂは、スルーホー
ルを介して電源パターン１３と接続されている。本実施
形態では、第２層の電源パターン３ｂと第１層の電源パ
ターン３ａとがこのインダクタンスパターン３２を介し
て電気的に接続され構成となっている。
【００５９】上記の構成によっても、インダクタンスパ
ターンを電源ピンの近傍、すなわちノイズ除去効果の高
い位置に配置でき、上述の実施形態１〜３と同様に、放
射ノイズを有効に防止できる。
【００６０】なお、本実施形態ではＬＳＩの各電源ピン
がインダクタンスパターン３２を介して第２層の電源パ
ターン３ｂと電気的に接続された構成となっているが、
図９に示すように、ＬＳＩの各電源ピンを第４層にてそ
れぞれ電源パターン２３と接続し、この電源パターン２
３と第２層の電源パターン３ｂとがインダクタンスパタ
ーン３２を介して接続された構成としてもよい。この構
成おいても、同様に放射ノイズが有効に抑制されるとと
もに、信号の帰路電流の経路が確保される。
【００６１】また、第３の層（グランド層）の一部のス
ペースを除去して、そのスペースを利用してインダクタ
ンスパターンを形成してもよい。
【００６２】＜実施形態５＞図１０は本発明の第５の実
施形態の多層プリント配線板の構造を示す図である。本
実施形態の多層プリント配線板は、第２層の電源パター
ン３ｂに、ＬＳＩランド１の電源ピンと接続されたスル
ーホール用ランド（太い黒丸）を囲むように切り欠き部
１０を設けて電源パターン４３を形成し、該電源パター
ン４３と電源パターン３ｂとをパラレル形状のインダク
タンスパターン４２，４２’を介して接続したものであ
る。
【００６３】上述の構成においても、電源パターンから
ＬＳＩの電源ピンへの電源が供給される配線経路中にイ
ンダクタンスを形成でき、放射ノイズを有効に防止でき
る。さらには、第１層また第４層の信号層にＬＳＩの電
源ピンが接続される電源パターンを配設する必要がない
ため、より高密度配線に有利である。
【００６４】なお、上述した第２層の電源パターン３ｂ
に形成された切り欠き部１０は、図示した形状に限定さ
れることはなく、切り欠き部１０内側とその外側の電源
パターン３ｂとの間にインダクタンスを構成することが
できればよく、使用に応じて様々な形状とすることがで
きる。図１１（ａ）〜（ｄ）に第２層の電源パターンと
の間にインダクタンスを構成する場合の切り欠き部１０
の形状例を示す。
【００６５】図１１（ａ）では、図１０と同様に切り欠
き部１０はＬＳＩの各電源ピンと接続されるスルーホー
ル用ランドの列に沿ってこれらを囲むように形成されて
いるが、切り欠き部内側とその外側の電源パターン３ｂ
とは直線的なパターンを介して接続されている。
【００６６】図１１（ｂ）では、切り欠き部はＬＳＩの
各電源ピンと接続されるスルーホール用ランドを２つの
ブロックに分け、各ブロック毎に各ランドを囲むように
設けられており、各切り欠き部内側とその外側の電源パ
ターン３ｂとはそれぞれ直線的なパターン（パラレル形
状のパターンでもよい）を介して接続されている。これ
により、ＬＳＩの各電源ピンに応じたインダクタンスの
値を設定することができ、設計上の自由度が向上する。
また、パラレル形状のインダクタンスパターンの場合
は、パラレル形状とした部分のパターンの折り返し数に
よりインダクタンスを調整することが可能であり、設計
上の自由度が増す。
【００６７】図１１（ｃ）では、ＬＳＩの内部ロジック
用の電源を供給する経路は放射ノイズの発生源とならな
いことから、ロジック用電源ピン以外の電源ピンについ
て電源供給経路にインダクタンスが構成されている。す
なわち、ＬＳＩのロジック用電源ピン以外の電源ピンと
接続されるスルーホール用ランドを囲むように切り欠き
部が設けられ、この切り欠き部の内側部分とその外側の
電源パターン３ｂとの間がインダクタンスパターン（パ
ラレル形状のパターンでもよい）を介して接続されてい
る。また、電源ピンの中で放射ノイズに関係するものは
Ｉ／Ｏバッファに電源を供給するピンであることから、
例えばＩ／Ｏバッファに電源を供給するピンに関しての
み切り欠き部を設けるような構成としてもよい。
【００６８】図１１（ｄ）では、第１層のクロック信号
が伝達される信号パターン５’が大きな放射ノイズ発生
源となることから、その信号パターン５’の直下に、切
り欠き部の内側部分とその外側の電源パターン３ｂとを
接続するパターン（パラレル形状のパターンでもよい）
が位置するように構成されている。これにより、クロッ
ク信号の帰路電流の経路を最短にしている。
【００６９】上述したように切り欠き部により囲まれた
部分が電源パターン３ｂとインダクタンスパターンを介
して接続される構成の多層プリント配線板では、インダ
クタンスパターンによって得られるインダクタンスが大
きければより貫通電流が原因の放射には効果があるが、
信号の帰路電流が流れにくくなるので、両者のバランス
からトータルの放射ノイズレベルが最小となるインダク
タンス値となるように設定することが望ましい。すなわ
ち、インダクタンスパターンのインダクタンス値は、小
さすぎると電源パターンが原因の放射には効果が小さ
く、逆に大きすぎると信号の帰路電流が最短経路で流れ
にくくなってしまい、総合的には放射ノイズが増えるこ
とになることから、本実施形態の場合、インダクタンス
パターンのインダクタンス値は５ｎＨ〜１０００ｎＨ
で、望ましくは１０ｎＨ〜１００ｎＨが良い。
【００７０】また、より有効にノイズを除去するため
に、例えば図１２に示すように、第１層にＬＳＩの各グ
ランドピンが接続されたＧＮＤパターン４ａを形成し、
第２層の切り欠き部により分離された部分がそのＧＮＤ
パターン４ａと第３層のＧＮＤパターン４ｂとで挟まれ
た構成としてもよい。この構成によれば、切り欠き部の
内側とその外側の電源パターンとの間において数ｎＨ〜
数十ｎＨのインダクタンスが形成されて、電源パターン
が原因の放射ノイズが抑制されるとともに、切り欠き部
をその上下方向からＧＮＤパターンで挟むようにしたこ
とにより、放射ノイズをシールドするようになってい
る。
【００７１】また、上述したインダクタンスパターンの
形成は第２層（電源層）に形成されているが、本発明は
これに限定されるものではなく、例えば第３層（グラン
ド層）の一部を除去してその部分にインダクタンスパタ
ーンを形成してもよい。
【００７２】＜実施形態６＞図１３は本発明の第６の実
施形態の多層プリント配線板の構造を示す図である。本
実施形態の多層プリント配線板は、ＬＳＩの各電源ピン
と接続されるスルーホール用ランド６ｂを含む所定の範
囲が電源パターン３ｂから完全に分離するように切り欠
き部１０が設けられ、さらに電源パターン３ｂに切り欠
き部５０が設けられ、該切り欠き部５０にスパイラル形
状のインダクタンスパターン５２が形成され、切り欠き
部１０により分離された部分がインダクタンスパターン
５２を介して電源パターン３ｂと接続された構成となっ
ている。
【００７３】インダクタンスパターン５２は、中央の端
部にスルーホール用ランド１１ｂが形成されており、他
端が電源パターン３ｂと接続されている。スルーホール
用ランド１１ｂは、第４層の電源パターン５３に形成さ
れたスルーホール用ランド１１ｃとスルーホールを介し
て電気的に接続されている。電源パターン５３にはスル
ーホール用ランド１１ｃ’が形成されており、該スルー
ホール用ランド１１ｃ’は第２層の切り欠き部１０によ
り分離された部分に形成されたスルーホール用ランド５
１ｂ’とスルーホールを介して電気的に接続されてい
る。
【００７４】上述の構成においても、上述した各実施形
態と同様、電源パターンからＬＳＩの電源ピンへの電源
が供給される配線経路中に数ｎＨ〜数百ｎＨのインダク
タンスを形成できるので、放射ノイズを有効に防止で
き、信号の帰路電流の経路も確保される。
【００７５】＜実施形態７＞図１４は本発明の第７の実
施形態の多層プリント配線板の構造を示す図である。本
実施形態の多層プリント配線板は、上述の実施形態４の
構成に加えて、信号線に対するノイズ防止としてＩＣの
信号ピンとＬＳＩの信号ピンとを接続するライン中にイ
ンダクタンスとコンデンサによるＬＣ回路を挿入したも
のである。
【００７６】第２層の電源パターン３ｂには切り欠き部
１０の他にさらに切り欠き部７０が形成されており、該
切り欠き７０の部分にインダクタンスパターン７２とコ
ンデンサパターン７３が形成されている。インダクタン
スパターン７２はスパイラル形状で、中央の端部にスル
ーホール用ランド７１ｂが形成されており、他端がコン
デンサパターン７３と接続されている。スルーホール用
ランド７１ｂは、第１層に形成されたスルーホール用ラ
ンド７１ａとスルーホールを介して電気的に接続されて
いる。
【００７７】コンデンサパターン４３は、第３層のＧＮ
Ｄパターン４ｂと対向配置されることによりコンデンサ
素子を構成しており、その一部にはスルーホール用ラン
ド７１ｂ’が設けられている。スルーホール用ランド７
１ｂ’は、第１層に形成されたスルーホール用ランド７
１ａ’とスルーホールを介して電気的に接続されてい
る。スルーホール用ランド７１ａ’は、ＩＣの信号ピン
のうちの繰り返し周期性のクロック信号が出力される信
号ピンからの信号パターン５’と接続されている。
【００７８】上述の構成では、インダクタンスパターン
３２を電源ピンの近傍のノイズ除去効果の高い位置に配
置して放射ノイズを有効に防止できることに加え、ＩＣ
の信号ピンのうちの繰り返し周期性のクロック信号が出
力される信号ピンをインダクタンスパターン７２とコン
デンサパターン４３より構成されるＬＣ回路を介してＬ
ＳＩの信号ピンと接続したことにより、信号の高周波成
分をカットでき、放射ノイズの発生を防止できる。
【００７９】＜実施形態８＞図１５は本発明の第８の実
施形態の多層プリント配線板の構造を示す図である。本
実施形態の多層プリント配線板は、ＬＳＩの各電源ピン
と接続されるスルーホール用ランドを含む所定の範囲が
電源パターン３ｂから完全に分離するように切り欠き部
１０が設けられ、該切り欠き部１０により分離された部
分が第１層〜第４層の複数の層にわたってコイル状に形
成されたインダクタンスパターン８２を介して電源パタ
ーン３ｂと接続された構成となっている。
【００８０】上記構成では、コイル状にインダクタンス
パターン８２を形成したことにより、数ｎＨ〜数百ｎＨ
のインダクタンスが形成され、パラレル形状よりは大き
なインダクタンスが得られ、ノイズ防止効果にも有利で
ある。
【００８１】なお、図１６に示すように、切り欠き部１
０を設けずに、ＬＳＩの各電源ピンを第４層に形成され
た電源パターン２３にて接続し、その電源パターン２３
をインダクタンスパターン８２を介して電源パターン３
ｂと接続した構成としても、同様の効果を得ることがで
きる。
【００８２】（２）グリッドアレイパッケージ ここでは、上述の多層プリント配線板の各実施形態１〜
８にて説明したインダクタンスパターンによるノイズ対
策、インダクタンスパターンとコンデンサパターンより
構成されたＬＣ回路によるノイズ対策をグリッドアレイ
パッケージ用のプリント基板に適用した例を挙げ、その
構成について説明する。
【００８３】グリッドアレイパッケージとしては、ＢＧ
ＡパッケージやＰＧＡパッケージがあるが、両者はプリ
ント基板と接続される電極がボール状であるかピン状で
あるかの違いで、基本的な構造は同様なので、以下にＢ
ＧＡパッケージを例に挙げて説明する。
【００８４】＜実施形態１＞図１７は、本発明が適用さ
れたグリッドアレイパッケージの第１の実施形態の平面
図である。また、図１８は、図１７に示したグリッドア
レイパッケージの底面図であり、図１９は図１７に示し
たグリッドアレイパッケージのベース基板の電源層を示
す平面図である。
【００８５】図１７に示すように、多層構造のベース基
板１１８の表面には、半導体チップ１０７が搭載されて
いる。半導体チップ１０７の周囲には複数のワイヤーボ
ンディング用パッド１０８が設けられ、半導体チップ１
０７は、ボンディングワイヤー１０９を介してこれら各
ワイヤーボンディング用パッド１０８に電気的に接続さ
れている。各ワイヤーボンディング用パッド１０８から
はそれぞれ信号線１１０が引き出されている。これら各
信号線１１０が、スルーホール１１１及びベース基板１
１８内の配線パターンを介して、図１７及び図１８に示
すようにベース基板１１８の裏面に設けられた信号接続
用のボールグリッド１０５または電源接続用のボールグ
リッド１０６と電気的に接続されている。
【００８６】一方、図１９に示すように、ベース基板１
１８の内層の一つである電源層１１８ａには、電源ライ
ンをデカップリングするために、パラレル状パターンで
形成したインダクタパターン１０１及び櫛歯状パターン
で形成したコンデンサパターン１０２が配置されてい
る。インダクタパターン１０１は、グリッドアレイパッ
ケージの４辺の各辺を一つの電源ブロックとして、各辺
ごとに配置される。また、コンデンサパターン１０２
は、グリッドアレイパッケージの各電源ピンごとに配置
され、それぞれグリッドアレイパッケージに電源を供給
するためのスルーホール、及びコンデンサパターン１０
２の接地のためのスルーホール１０４に接続されてい
る。これにより、インダクタパターン１０１及びコンデ
ンサパターン１０２を、ＬＣフィルタとして機能させて
いる。
【００８７】なお、図１９において黒塗りの部分は、電
源層１１８ａで銅箔が残っている部分であり、電源ライ
ン、並びに、コンデンサパターン１０２の電源端子及び
接地端子として用いている。
【００８８】以上説明したように、ベース基板１１８に
パターンによりデカップリング用のフィルタ素子を形成
することにより、グリッドアレイパッケージが実装され
るプリント基板（不図示）上で同様にフィルタ素子を形
成する場合と比較して、半導体チップ１０７に近いとこ
ろで電源をデカップリングできるので、プリント基板か
らの放射ノイズが低減される。また、プリント基板のグ
リッドアレイパッケージ周辺での信号線や部品の密度を
低減させることができる。その結果、信号の引き回しに
余裕ができ、プリント基板の層数を減らす等、プリント
基板そのものの構造も簡単にすることができる。
【００８９】このようにインダクタパターン１０１及び
コンデンサパターン１０２をベース基板１１８に形成す
るには、非常に高密度な配線仕様が要求される。しか
し、ベース基板１１８の面積はグリッドアレイパッケー
ジを実装するプリント基板に比べて非常に小さいので、
不良品の廃棄等を考慮すると、プリント基板全体を高密
度な仕様にするよりも全体としてのコストは低減され
る。
【００９０】ベース基板１１８の材料としては、ガラス
・エポキシ基材、ポリイミド基材、フッ素樹脂基材等の
熱硬化性樹脂材料、ポリエーテルサルホン基材、ポリエ
ーテルイミド基材等の熱可塑性樹脂材料、セラミック材
料等、通常の基板材料を用いることができる。さらに、
パターンによる素子の特性を考えた場合、基板材料を複
合的に組み合せ、例えば誘電率を大きくする等の手法を
とることもできる。
【００９１】また、本実施では電源ラインを考えている
が、信号線にフィルタ素子を構成してもよい。この場合
でも、信号線に含まれる高周波成分を半導体チップのよ
り近くでカットできるので、プリント基板からの放射ノ
イズが低減される。
【００９２】＜実施形態２＞図２０は本発明が適用され
たグリッドアレイパッケージの第２の実施形態の平面図
であり、図２１は図２０に示したグリッドアレイパッケ
ージのベース基板の電源層を示す平面図である。
【００９３】本実施形態では、ベース基板１３８の電源
層１３８ａにはパターンによるインダクタパターン１２
１のみを形成している。また、半導体チップ２２７を搭
載する表層に、チップ部品のコンデンサ素子１２２を搭
載している。インダクタパターン１２１及びコンデンサ
素子１２２は、それぞれスルーホール１２３を介して電
源ラインに接続される。コンデンサ素子１２２の接地
は、スルーホール１２４を介して行われる。これらイン
ダクタパターン１２１及びコンデンサ素子１２２で構成
される回路は図１９に示した回路と等しく、ＬＣフィル
タとして機能する。その他の構成は上述した実施形態１
と同様であるので、その説明は省略する。
【００９４】このように、インダクタパターン１２１と
チップ部品のコンデンサ素子１２２との組み合せでベー
ス基板１３８にフィルタ素子を構成しても、上述した実
施形態６と同様に、プリント基板からの放射ノイズを低
減し、プリント基板の構造も簡単にすることができる。
【００９５】なお、チップ部品を用いる場合には、チッ
プ部品を搭載するためのスペースを予め確保しなければ
ならないので、必要に応じてベース基板１３８の大きさ
を大きくしてもよい。
【００９６】＜実施形態３＞図２２は本発明が適用され
たグリッドアレイパッケージの第３の実施形態の平面図
であり、図２３は図２２に示したグリッドアレイパッケ
ージのベース基板の電源層を示す平面図である。
【００９７】本実施形態では、ベース基板１５８の電源
層１５８ａにはパターンによるコンデンサパターン１４
２のみを形成している。また、半導体チップ１４７を搭
載する表層に、チップ部品のインダクタ素子１４１を搭
載している。インダクタ素子１４１の、電源ラインとの
接続及びコンデンサパターン１４２との接続は、それぞ
れスルーホール１４５，１４６を介して行われる。これ
らインダクタ素子１４１及びコンデンサパターン１４２
で構成される回路は図１９に示した回路と等しく、ＬＣ
フィルタとして機能する。その他の構成は上述した実施
形態１と同様であるので、その説明は省略する。
【００９８】このように、パターンによるコンデンサ素
子１４２とチップ部品のインダクタ素子１４１との組み
合せでベース基板１５８にフィルタ素子を構成しても、
第１の実施形態と同様に、プリント基板からの放射ノイ
ズを低減し、プリント基板の構造も簡単にすることがで
きる。
【００９９】＜実施形態４＞図２４は本発明が適用され
たグリッドアレイパッケージの第４の実施形態の平面図
であり、図２５は図２４に示したグリッドアレイパッケ
ージのベース基板の電源層を示す平面図である。
【０１００】本実施形態では、ベース基板１７８の電源
層１７８ａにはベタ状の電源ラインを形成している。ま
た、半導体チップ１６７を搭載する表層に、チップ部品
のインダクタ素子１６１及びチップ部品のコンデンサ素
子１６２を搭載している。インダクタ素子１６１の、電
源ラインとの接続及びコンデンサ素子１６２との接続
は、それぞれスルーホール１６５，１６６を介して行わ
れる。さらに、コンデンサ素子１６２は、スルーホール
１６３を介して電源と接続され、スルーホール１６４を
介して接地される。これらインダクタ素子１６１及びコ
ンデンサ素子１６２で構成される回路は図１９に示した
回路と等しく、ＬＣフィルタとして機能する。その他の
構成は第１の実施形態と同様であるので、その説明は省
略する。
【０１０１】このように、チップ部品のコンデンサ素子
１６２及びチップ部品のインダクタ素子１６１をベース
基板１７８に搭載してベース基板１７８にフィルタ素子
を構成しても、第１の実施形態と同様に、プリント基板
からの放射ノイズを低減し、プリント基板の構造も簡単
にすることができる。
【０１０２】
【発明の効果】本発明によれば、インダクタンスパター
ンを多層プリント配線板の内層に形成することで、ノイ
ズ対策に最適な位置に配置することができるため放射ノ
イズの抑制に効果的である。
【０１０３】また、基板の内層やＱＦＰが実装される部
分の下に重ねて配置できるため高密度実装が可能とな
り、基板の小型化が可能となる。
【０１０４】さらには、ＥＭＩ（電磁妨害雑音）の規格
に対して満足させる電子機器を提供することができる。
【０１０５】さらには、従来のようにフェライトビー
ズ、インダクタンス部品、フィルタ等の電源パターンに
起因する放射ノイズ対策部品は必要としないので、コス
トダウンを図ることができるという効果がある。
【０１０６】
【０１０７】さらには、放射ノイズが発生しにくいプリ
ント配線板を提供することができ、ＥＭＩ規格に対して
満足させる電子機器を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の多層プリント配線板
の構造を示す図で、（ａ）は第１の層の平面図、（ｂ）
は第２の層の平面図、（ｃ）は第３の層の平面図、
（ｄ）は第４の層の平面図である。
【図２】本発明の第２の実施形態の多層プリント配線板
の構造を示す図で、（ａ）は第１の層の平面図、（ｂ）
は第２の層の平面図、（ｃ）は第３の層の平面図、
（ｄ）は第４の層の平面図である。
【図３】本発明の第３の実施形態の多層プリント配線板
の構造を示す図で、（ａ）は第１の層の平面図、（ｂ）
は第２の層の平面図、（ｃ）は第３の層の平面図、
（ｄ）は第４の層の平面図である。
【図４】インダクタンスパターンのパターン形状をスパ
イラル形状とした例を示す図である。
【図５】インダクタンスパターンの他の形態例を説明す
るための図である。
【図６】インダクタンスパターンの他の形態例を説明す
るための図である。
【図７】インダクタンスパターンの他の形態例を説明す
るための図である。
【図８】本発明の第４の実施形態の多層プリント配線板
の構造を示す図で、（ａ）は第１の層の平面図、（ｂ）
は第２の層の平面図、（ｃ）は第３の層の平面図、
（ｄ）は第４の層の平面図である。
【図９】図８に示すインダクタンスパターン３２の他の
接続形態をを説明するための図である。
【図１０】本発明の第５の実施形態の多層プリント配線
板の構造を示す図で、（ａ）は第１の層の平面図、
（ｂ）は第２の層の平面図、（ｃ）は第３の層の平面
図、（ｄ）は第４の層の平面図である。
【図１１】（ａ）〜（ｄ）は図１０に示す切り欠き部１
０の他の形状例を説明するための図である。
【図１２】図１０に示す多層プリント配線板の第１の層
にＧＮＤパターンを形成した例を示す図である。
【図１３】本発明の第６の実施形態の多層プリント配線
板の構造を示す図で、（ａ）は第１の層の平面図、
（ｂ）は第２の層の平面図、（ｃ）は第３の層の平面
図、（ｄ）は第４の層の平面図である。
【図１４】本発明の第７の実施形態の多層プリント配線
板の構造を示す図で、（ａ）は第１の層の平面図、
（ｂ）は第２の層の平面図、（ｃ）は第３の層の平面
図、（ｄ）は第４の層の平面図である。
【図１５】本発明の第８の実施形態の多層プリント配線
板の構造を示す図で、（ａ）は第１の層の平面図、
（ｂ）は第２の層の平面図、（ｃ）は第３の層の平面
図、（ｄ）は第４の層の平面図である。
【図１６】切り欠き部を持たない接続構造を説明するた
めの図である。
【図１７】本発明が適用されたグリッドアレイパッケー
ジの第１の実施形態の平面図である。
【図１８】図１７に示したグリッドアレイパッケージの
底面図である。
【図１９】図１７に示したグリッドアレイパッケージの
ベース基板の電源層を示す平面図である。
【図２０】本発明が適用されたグリッドアレイパッケー
ジの第２の実施形態の平面図である。
【図２１】図２０に示したグリッドアレイパッケージの
ベース基板の電源層を示す平面図である。
【図２２】本発明が適用されたグリッドアレイパッケー
ジの第３の実施形態の平面図である。
【図２３】図２２に示したグリッドアレイパッケージの
ベース基板の電源層を示す平面図である。
【図２４】本発明が適用されたグリッドアレイパッケー
ジの第４の実施形態の平面図である。
【図２５】図２４に示したグリッドアレイパッケージの
ベース基板の電源層を示す平面図である。
【図２６】切り欠きにより囲まれた部分と電源パターン
とがインダクタンスパターンを介して接続された構成
で、インダクタンスパターンをクロックパターンの近傍
に配置した場合の貫通電流の経路を説明するための図で
ある。
【図２７】電源パターンの一部を物理的に分離し、イン
ダクタンス部品で電源パターン同士を接続した回路の信
号パターンに流れる充電電流の経路を説明するための図
である。
【図２８】一般的な電源パターン構造のプリント配線板
の構造を示す図で、（ａ）は第１の層の平面図、（ｂ）
は第２の層の平面図、（ｃ）は第３の層の平面図、
（ｄ）は第４の層の平面図である。
【符号の説明】
１ ＬＳＩ用ランド ２ ＩＣ用ランド ３ａ，３ｂ，３ｃ，１３，１３’，２３， 電源パター
ン ４ａ，４ｂ，４ｃ，，，，ＧＮＤパターン ５，５’ 信号パターン ６ａ，６ｂ，６ｃ，６ｄ，１１ａ，１１ｂ，１１ｃ，１
１ａ’，１１ｂ’，１１ｃ’，２０ａ，２０ｂ，２０
ｃ，２０ｄ，２０ａ’，２０ｂ’，２０ｃ’，２０
ｄ’，２１，７１ａ，７１ａ’，７１ｂ，７１ｂ’ ス
ルーホール用ランド ７ａ，７ｂ クリアランスホール ８，９ ランド １０，５０ 切り欠き部 １２，１２’，１４，２２，２２’，３２，４２，４
２’，５２，７２ インダクタンスパターン ７３ コンデンサパターン １０１，１２１，１４１，１６１ インダクタ素子 １０２，１２２，１４２，１６２ コンデンサ素子 １０３，１０４，１２３，１２４，１６３，１６４
スルーホール（コンデンサ素子接続用） １０５ ボールグリッド（信号接続用） １０６ ボールグリッド（電源接続用） １０７，１２７，１４７，１６７ 半導体チップ １０８ ワイヤーボンディング用パッド １０９ ボンディングワイヤー １１０ 信号線 １１１ スルーホール １１８，１３８，１５８，１７８ ベース基板 １１８ａ，１３８ａ，１５８ａ，１７８ａ 電源層 １４５，１４６，１６５，１６６ スルーホール（イ
ンダクタ素子接続用） ３００，３０１ ＩＣ回路 ３０２ 信号線 ３０３ 電源線 ３０４ グランド線 ５００ 浮遊容量 Ｉ１ 貫通電流 Ｉ２，Ｉ２’ 充電電流
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−44050（ＪＰ，Ａ) 特開 平１−64240（ＪＰ，Ａ) 特開 平５−109923（ＪＰ，Ａ) 特開 平５−267403（ＪＰ，Ａ) 特開 平６−163807（ＪＰ，Ａ) 特開 平６−232528（ＪＰ，Ａ) 特開 昭49−120160（ＪＰ，Ａ) 特開 昭60−225449（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H05K 1/02 H05K 3/46

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の電源ピンと複数の信号ピンを有す
    るＬＳＩが実装される多層プリント配線板において、 ＬＳＩが実装される層と異なる層に形成された電源パタ
    ーンには、前記複数の電源ピンと接続されるスルーホー
    ル用ランドと、前記スルーホール用ランドの一部または
    全部を含む所定範囲を囲むように形成され、該電源パタ
    ーンを分離する切り欠き部が施され、該切り欠き部の内
    側の電源パターンと外側の電源パターンは、前記複数の
    信号ピンのうちの繰り返し周期性のクロックが伝送され
    る信号ピンと接続される信号線の直下の１箇所以上に配
    置されたインダクタンスパターンを介して接続されたこ
    とを特徴とする多層プリント配線板。
  2. 【請求項２】 請求項１に記載の多層プリント配線板に
    おいて、 前記インダクタンスパターンのインダクタンス値は１０
    ｎＨ〜１００ｎＨであることを特徴とする多層プリント
    配線板。
  3. 【請求項３】 請求項１または請求項２に記載の多層プ
    リント配線板において、 前記インダクタンスパターンがパラレル形状あるいはス
    パイラル形状またはコイル形状を含むことを特徴とする
    多層プリント配線板。
  4. 【請求項４】 請求項１または請求項２に記載の多層プ
    リント配線板において、 前記インダクタンスパターンの近傍にコンデンサパター
    ンまたはコンデンサチップを設けてＬＣフィルタを構成
    したことを特徴とする多層プリント配線板。
  5. 【請求項５】 請求項１乃至請求項４のいずれかに記載
    の多層プリント配線板にＬＳＩを実装したものが組み込
    まれた電子機器。
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