JPH09326451A - 多層プリント配線板およびそれを応用したグリッドアレイパッケージ - Google Patents
多層プリント配線板およびそれを応用したグリッドアレイパッケージInfo
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Abstract
ることで放射ノイズの発生を小さくすることにある。 【解決手段】複数の電源ピンと複数の信号ピンを有する
LSIを実装するLSI用ランド1が形成された信号
層、電源パターン3bが形成された電源層を有する。L
SIの電源ピンに対応するLSI用ランド1は電源パタ
ーン3aに接続されており、該電源パターン3aはイン
ダクタンスパターン12を介して電源パターン3bと接
続されている。
Description
磁妨害雑音)の規格に対応するノイズ対策を考慮した多
層プリント配線板およびその多層プリント配線板が組み
込まれた電子機器に関する。
ケージ等、半導体チップを搭載したグリッドアレイパッ
ケージのベースとなる基板およびそのグリッドアレイパ
ッケージ用ベース基板を使用したグリッドアレイパッケ
ージならびにそのグリッドアレイパッケージが実装され
たプリント配線板およびそのプリント配線板が組み込ま
れた電子機器に関する。
ーンの対策について説明する。
ンとGNDパターンがプレーン状で対向した構造を持つ
多層板を使用して、LSIの電源ピンを実装するランド
と電源パターンの接続をランドの近傍にスルーホールを
介して行った電源パターン構造のプリント配線板が使用
されている。
ント配線板の構造を示す図で、(a)は第1の層の平面
図、(b)は第2の層の平面図、(c)は第3の層の平
面図、(d)は第4の層の平面図である。同図では、相
互の位置関係を明瞭にするため、(b)〜(d)には点
線でそのランド位置が示めされている。
数の電源ピンと複数の信号ピンを持つLSIが実装され
る4層プリント配線板であり、第1の層(信号層)、第
2の層(電源層)、第3の層(GND層)、および第4
の層(信号層)の4つの層より構成されている。以下、
各層の構造について詳しく説明する。
に、QFPパッケージのLSIが実装されるLSI用ラ
ンド201、SOPパッケージのICが実装されるIC
用ランド202、これらLSI用ランド201およびI
C用ランド202の電源用ランドと接続された電源パタ
ーン203a(太い黒丸と実線で示した部分)、LSI
用ランド201のグランド用ランドと接続されたGND
パターン204a(薄い斜線部)、信号パターン20
5、クロック信号が伝達される信号パターン205’、
層間接続のためのスルーホールと導通したスルーホール
用ランド206a(太い黒丸)が形成されている。GN
Dパターン204aはスルーホール用ランド206aと
導通しており、さらに該スルーホール用ランド206a
とスルーホールを通して接続される後述の第3の層のス
ルーホール用ランド206cを介してGNDパターン2
04bと接続されている。
に、電源パターン203b(濃い斜線部)、スルーホー
ル用ランド206b(太い黒丸部)、クリアランスホー
ル207a(二重丸)が形成されている。電源パターン
203bはスルーホール用ランド206bと導通してお
り、さらにスルーホールを介して上記第1の層の電源パ
ターン203a及び後述する第4の層の電源パターン2
03cと接続されている。クリアランスホール207a
(二重丸)においては、その外側の円の中にスルーホー
ルがこの第2の層を貫通するよう形成されており、クリ
アランスホール207aと電源パターン203bとは導
通していない。
に、GNDパターン204b(薄い斜線部)、スルーホ
ール用ランド206c(太い黒丸部)、クリアランスホ
ール207b(二重丸)が形成されている。GNDパタ
ーン204bはスルーホール用ランド206cと導通し
ており、クリアランスホール207b(二重丸)ではそ
の外側の円の中にスルーホールがこの第3の層を貫通す
るよう形成されており、クリアランスホール207bと
GNDパターン204bとは導通していない。
に、電源パターン203c(太い黒丸と実線で示した部
分)、GNDパターン204c(薄い斜線部)、スルー
ホール用ランド206d(太い黒丸部)、チップ型バイ
パスコンデンサが実装されるランド208,209が形
成されている。電源パターン203cはスルーホールを
通して上記第2の層の電源パターン203bと接続され
ており、該電源パターン203cとランド208とは導
通している。ランド209は、スルーホール用ランド2
06dのうちのスルーホールを通して上記第3の層のG
NDパターン204bに接続されたランドとGNDパタ
ーン204cを介して接続されている。
01の電源用ランドにスルーホールを介して第2の層
(電源層)の電源パターン203bが接続されるプリン
ト配線板では、電源パターンに起因する放射ノイズ対策
が必要とされる。この電源パターンに起因する放射ノイ
ズ対策として、雑誌「電子技術」(1988年、6月
号、P36〜37)にはICに接続する電源パターンを
分離してフェライトビーズを挿入し、0.1μFのバイ
パスコンデンサを利用してπ型フィルタを形成して対策
を行った例が記載されている。さらに、電源ピンが2ピ
ン以上あるゲートアレイなどの場合についての対策も記
載されており、例えば、2ピン以上の電源ピンがあるI
Cの場合は、基板の電源パターンから分離した電源パタ
ーンでICの電源ピンが接続している電源パターンのブ
ロックを形成し、基板の電源パターンとは3端子コンデ
ンサを介して接続する。このようにすることで、電源ピ
ンが多数あっても1個のフィルタを挿入することで対策
することができる。
用して、上記と同じ回路構成を基板に形成した例は特開
平5-13909 号公報にも見られる。
て、信号線の高周波成分をカットするために、フィルタ
素子あるいはインダクタ素子やコンデンサ素子を、信号
ピンを実装するためのランドと信号線の間に挿入するこ
とも行われている。
説明する。
アレイパッケージ(以下、「BGAパッケージ」とい
う)やピングリッドアレイパッケージ(以下、「PGA
パッケージ」という)といったグリッドアレイパッケー
ジが用いられている。グリッドアレイパッケージはベー
ス基板に半導体チップを搭載したもので、ベース基板の
裏面にマトリックス状に配置された電極をプリント基板
の接続パッドに半田付けすることで、グリッドアレイパ
ッケージがプリント基板に実装される。
る場合、QFP(Quad Flat Package )やSOP(Smal
l Out Line Package)等のICと同様に、一つのパッケ
ージとしてグリッドアレイパッケージを取り扱ってき
た。つまり、電源ラインに対する放射ノイズ対策とし
て、電源をデカップリングするためのインダクタ素子や
コンデンサ素子あるいはフィルタ素子を設ける場合、グ
リッドアレイパッケージを実装したプリント基板の電源
ラインにこれらを配置していた。同様に、信号線に対す
る放射ノイズ対策として、信号の高周波成分をカットす
るためのインダクタ素子やコンデンサ素子あるいはフィ
ルタ素子を挿入する場合にも、グリッドアレイパッケー
ジを実装したプリント基板にこれらを配置していた。
ようにフェライトビーズやフィルタなどの対策部品を使
用する場合、本来対策部品として最適な位置に配置する
必要があるが、複数の電源ピンと複数の信号ピンがある
LSIにおいてはプリント配線板上でパターンが混み合
うことから、効果の低い位置に配置せざるを得ない。さ
らには、本来回路動作とは関係の無い対策部品を増やす
ことから、高密度に部品を配置したりパターンを形成す
る必要があるときは部品点数が増えることになり、非常
に不利となる。
ープアンテナから発生するとして、最大放射の方向での
電界強度は以下の式1で表される(「実線ノイズ逓減技
法」p324、ジャテック出版)。
z]、ループ面積Aは[m2]、電流Iは[A]、受信
アンテナまでの距離rは[m]である。上記式1より、
放射ノイズが問題となるような高周波電流Iのループ面
積Aは小さくなるように対策することが望ましい。つま
り、プリント配線板においてはICのリードが実装され
るランドの近傍で、また可能であれば半導体チップの近
傍でノイズ対策をすることがより効果的である。しかし
ながら、ICの高集積化に伴い、電源ピンや信号ピンが
増加しており、基板上のパターンが混み合うため、ノイ
ズ対策部品を最適な位置に配置することが困難になって
きている。
波成分のカットが不十分であると、放射ノイズが増大し
てしまい、VCCIやFCCなどの各国での規制値を満
足できなくなってしまう。
を最適な位置に配置することで放射ノイズの発生を小さ
くすることにある。
成することにある。
込まれた電子機器を提供することにある。
基板を使用する場合においては、より半導体チップに近
いグリッドアレイパッケージ用ベース基板にノイズ対策
のためのインダクタンスパターンを形成することでより
効果的に放射ノイズを小さくすることにある。
用ベース基板を使用したグリッドアレイパッケージおよ
びそのグリッドアレイパッケージを実装したプリント配
線板およびそのプリント配線板を組み込んだ電子機器を
提供することにある。
め、本発明の第1の多層プリント配線板は、複数の電源
ピンと複数の信号ピンを有するLSIが実装される多層
プリント配線板において、前記複数の電源ピンの一部ま
たは全部がインダクタンスパターンを介して電源パター
ンと接続されるよう構成したことを特徴とする。
は前記複数の電源ピンと接続されるスルーホール用ラン
ドが形成されており、これらスルーホール用ランドの一
部または全部を含む所定範囲を囲むように切り欠きが施
され、該切り欠きにより囲まれた部分が1箇所以上でイ
ンダクタンスパターンを介して電源パターンと接続され
るようにしてもよい。この場合、前記複数の信号ピンの
うちの繰り返し周期性のクロックが伝送される信号ピン
と接続される信号線の近傍に前記インダクタンスパター
ンを配置してもよい。
数の信号ピンを有するLSIが実装される多層プリント
配線板において、前記複数の信号ピンのうちの所定の信
号ピンがインダクタンスパターンを介して信号線と接続
されるよう構成したことを特徴とする。この場合、前記
所定の信号ピンは、繰り返し周期性のクロックが伝送さ
れる信号ピンであってもい。
スパターンは内層に形成してもよい。また、前記インダ
クタンスパターンがパラレル形状あるいはスパイラル形
状またはコイル形状を含むものであってもよい。さらに
は、前記インダクタンスパターンの近傍にコンデンサパ
ターンまたはコンデンサチップを設けてLCフィルタを
構成してもよい。
用ベース基板は、表面に搭載された半導体チップととも
にグリッドアレイパッケージを構成し、裏面にプリント
基板と前記半導体チップとの電気的接続のためのグリッ
ドが設けられた、グリッドアレイパッケージ用ベース基
板において、前記半導体チップは複数の電源ピンを有し
ており、これら電源ピンの一部または全部が放射ノイズ
対策のためのフィルタ素子を介して電源パターンと接続
されたことを特徴とする。
用ベース基板は、表面に搭載された半導体チップととも
にグリッドアレイパッケージを構成し、裏面にプリント
基板と前記半導体チップとの電気的接続のためのグリッ
ドが設けられた、グリッドアレイパッケージ用ベース基
板において、前記半導体チップは複数の信号ピンを有し
ており、これら信号ピンのうちの所定の信号ピンが放射
ノイズ対策のためのフィルタ素子を介して信号線と接続
されたことを特徴とする。
ス基板において、前記フィルタ素子は、パターンで形成
されたインダクタンスパターンからなるものであっても
よい。この場合、前記インダクタンスパターンはパラレ
ル形状あるいはスパイラル形状またはコイル形状を含む
ものであってもよい。また、前記インダクタンスパター
ンの近傍にコンデンサパターンまたはコンデンサチップ
を設けてLCフィルタを構成してもよい。また、前記フ
ィルタ素子は、チップ部品からなるものであってもよ
い。
プリント配線板の内層を利用してインダクタンスパター
ンが形成されるので、インダクタンスを放射ノイズ対策
に最適な位置に配置することができる。
ンデンサを構成しているので、従来のようなフェライト
ビーズ、インダクタンス部品、フィルタ等の電源パター
ンに起因する放射ノイズ対策部品は必要とせず、フィル
タやインダクタンスの部品点数の削減が可能である。加
えて、これらインダクタンスやコンデンサは多層板の内
層やQFPなどの部品の下に形成できるので、高密度に
基板を形成することが可能となる。
ては、グリッドアレイパッケージ用ベース基板にインダ
クタンスパターンを形成してノイズ対策をすることで、
さらに放射ノイズが小さなものとなる。上述の式(1)
において、ループ面積Aが小さいほど放射ノイズは発生
しにくいことから、半導体チップに可能な限り近い場所
で対策するのが効果的である。このようなインダクタン
スパターンによるノイズ対策は、基板の小型にも有利で
ある。
が分離されるものにおいては、切り欠きにより囲まれた
部分と電源パターンとがインダクタンスパターンを介し
て接続されるので、切り欠きにより囲まれた部分と電源
パターンとの間に数nH〜数百nHのインダクタンスが
得られ、これにより電源パターンが原因の放射ノイズが
抑制されるとともに、信号の帰路電流の経路が確保され
る。
れる信号パターンの近傍にインダクタンスパターンが形
成されたものにおいては、図26に示すような回路構成
となる。図26中、302はクロック信号が伝達される
信号パターンであり、第1層に形成されている。303
は第2層である電源層の電源パターンであり、304は
第3層であるグランド層のグランドパターンである。点
線で示すコンデンサ500は部品ではなく、第2層の電
源パターン303と第3層のグランドパターン304の
間に形成された浮遊容量である。301は半導体チップ
(LSI)の中のクロック信号を出力するバッファ回
路、300はクロック信号が入力されるIC回路であ
る。I1は貫通電流である。このような構成によれば、
図27で示すような、充電電流I2に対する帰路電流が
最短で流れる経路が遮断されて点線I2’で示される経
路のようにループ面積が増大されることはないので、ク
ロック信号の帰路電流を最短経路とすることができ、よ
り効果的な放射ノイズ対策が可能となる。
図面を参照して説明する。
リント配線板の構造を示す図で、(a)は第1の層の平
面図、(b)は第2の層の平面図、(c)は第3の層の
平面図、(d)は第4の層の平面図である。同図では、
相互の位置関係を明瞭にするため(b)〜(d)は透視
図で示してあり、(b)〜(d)には点線でLSI実装
用ランドの位置が示めされている。
の電源ピンと複数の線号ピンを持つLSIであるQFP
が実装される4層プリント配線板であり、第1の層(信
号層)、第2の層(電源層)、第3の層(GND層)、
および第4の層(信号層)の4つの層より構成されてい
る。なお、この層構成は本発明の一実施形態であり、例
えば第2の層をGND層、第3の層を電源層にしてもよ
く、種々の層構成にも適用される。また、4層の多層板
に限定されるものでもない。
る。
QFPパッケージのLSIが実装されるLSIランド
1、SOPパッケージのICが実装されるIC用ランド
2、これら1,2の電源用ランドと接続された電源パタ
ーン3a(太い黒丸と実線で示した部分)、LSI用ラ
ンド1のグランド用ランドと接続されたGNDパターン
4a(太い黒丸と薄い斜線部)、信号パターン5、層間
接続のためのスルーホールと導通したスルーホール用ラ
ンド6aが形成されている。GNDパターン4aはスル
ーホールランド6aと導通しており、さらに該スルーホ
ール用ランド6aとスルーホールを通して接続される後
述の第3の層のスルーホール用ランド6cを介してGN
Dパターン4bと接続されている。また、第2の層のス
ルーホールランド11bとスルーホールを介して接続さ
れたスルーホール用ランド11aと、該スルーホールラ
ンド11aにスパイラル形状のインダクタンスパターン
12を介して接続された電源パターン13が形成されて
おり、電源パターン13を介して電源パターン3aに接
続される。電源パターン3aはスルーホールランド6a
と導通しており、さらにスルーホールを通して第4層の
ランド8に接続される電源パターンと接続される。
線部)、スルーホール用ランド6bと11b(太い黒丸
部)、クリアランスホール7a(二重丸)が形成されて
いる。電極パターン3bはスルーホール用ランド6bと
導通しており、さらにスルーホールを介して上記第1層
のIC2の電源パターンと接続している。スルーホール
ランド11bは第1の層に形成されているスルーホール
ランド11aとスルーホールを介して接続されている。
GNDパターン4b(薄い斜線部)、スルーホール用ラ
ンド6c(太い黒丸部)、クリアランスホール7b(二
重丸)が形成されている。GNDパターン4bはスルー
ホール用ランド6cと導通しており、クリアランスホー
ル7b(二重丸)ではその外側の円の中にスルーホール
がこの第3の層を貫通するよう形成されており、クリア
ランスホール7bとGNDパターン4bとは導通してい
ない。
電源パターン3c(太い黒丸と実線で示した部分)、G
NDパターン4c(薄い斜線部)、スルーホールランド
6d(太い黒丸部)、チップ型バイパスコンデンサが実
装されるランド8,9が形成されている。電源パターン
3cはスルーホールを通して上記第1の層の電源パター
ン3aと接続されており、該電源パターン3aとランド
8とは導通している。ランド9は、スルーホール用ラン
ド6dのうちのスルーホールを通して上記第1層のGN
Dパターン4bに接続されたランドとGNDパターン4
cを介して接続されている。
多層プリント配線板では、第1の層のLSIが実装され
るランドの内側に放射ノイズ対策としてのインダクタン
スパターン12を形成したことで、高密度実装の妨げに
はならないでノイズ対策を行うことができる。
周波電源の経路の一部であり放射ノイズ源の一部とな
る。インダクタンスパターン12は電源ピンの近傍に配
置されており、第2層の電源パターン3bからデカップ
リングされた電源パターン13を短くできるため、放射
ノイズ対策にも有効である。
形態の多層プリント配線板の構造を示す図である。本実
施形態の多層プリント配線板は、第1層に形成されたイ
ンダクタンスパターン12’がパラレル形状をしてお
り、しかもLSIの6本ある電源ピンの内2本だけに接
続している。インダクタンスパターン12’はスルーホ
ール用ランド11aとスルーホールを介して第2層のス
ルーホール用ランド11bと接続される。LSIの電源
ピンのうちの残りの4本は、スルーホールランド3aと
スルーホールを介して第2層のスルーホールランドに接
続される。
ピンの近傍の電源ピンを対策すればよい場合に特に有効
である。
は、インダクタンスパターンが第1層に形成され、電源
ピンの近傍に配置された構成となっているが、このよう
な構成を第4層に形成しても放射ノイズを有効に防止で
きる。
ント配線板の構造を示す図である。本実施形態の多層プ
リント配線板は、第4層にパラレル形状のインダクタン
スパターン22が形成されており、LSIの6本ある電
源ピンはこの第4層にてそれぞれ電源パターン23と接
続され、この電源パターン23と第2層の電源パターン
3bとがインダクタンスパターン22を介して接続され
た構成となっている。インダクタンスパターン22と第
2層の電源パターン3bとは、インダクタンスパターン
22の一端に形成されたスルーホール用ランド11cと
第2層の電源パターン3bに形成されたスルーホール用
ランド11cとがスルーホールを介して電気的に接続さ
れている。この構成により、電源パターン23と第1の
層の電源パターン3bとの間では、インダクタンスパタ
ーン22により数nH〜数十nHのインダクタンスが得
られ、電源パターンが原因の放射ノイズが抑制されると
ともに、信号の帰路電流の経路も確保される。
は、図3に示す形状に限定されるものではなく、例えば
図4に示すように、インダクタンスパターンのパターン
形状をスパイラル形状とすることもできる。このように
スパイラル形状とすることにより、一般的には高いイン
ダクタンス値を得ることができる。
2層の電源パターン3bとをインダクタンスパターン2
2を介して接続する構成は、設計に応じて様々な形態と
することができる。以下に、図5〜7を参照していくつ
かの形態例を説明する。
ド11bの他にスルーホール用ランド11b’が形成さ
れ、第4の層にそのスルーホール用ランド11b’とス
ルーホールを介して接続されたスルーホール用ランド1
1c’が形成され、該スルーホール用ランド11c’が
パラレル形状のインダクタンスパターン22’を介して
電源パターン23と接続された構成となっている。すな
わち、電源パターン23と第2層の電源パターン3bと
が2箇所においてインダクタンスパターン22,22’
を介して接続された構成となっている。このように複数
のインダクタンス(インダクタンスパターン22,2
2’)を形成したことにより、電流が流れる経路が2本
となり、比較的大電力を消費するLSIにも適用可能と
なる。
ン23が電源パターン23a,23bの2つのブロック
に分けられており、各ブロックがそれぞれインダクタン
スパターン22,22’を介して第2の層の電源パター
ン3bと接続された構成となっている。このように構成
することにより、LSIの各電源ピンに応じたインダク
タンスの値を設定することができ、設計上の自由度が向
上する。
クタンスパターン22が形成されており、LSIの6本
ある電源ピンの内2本(放射ノイズ発生源となる電源ピ
ン)だけがこのインダクタンスパターン22を介して第
2層の電源パターン3bと接続された構成となってい
る。他の電源ピンは第1層の電源パターン13に接続さ
れている。このような構成は、例えば高速な信号を出力
する信号ピンの近傍の電源ピンに対してのみノイズ対策
を行う場合に特に有効であり、他の電源ピンについては
インダクタンスを形成する必要がないので、設計上の自
由度がさらに向上する。
1に示したものにおいても適用可能である。
形態の多層プリント配線板の構造を示す図である。本実
施形態の多層プリント配線板は、スパイラル形状のイン
ダクタンスパターン32を第2層の電源パターン3bに
形成したものである。インダクタンスパターン32は、
電源パターン3bの切り欠かれた部分(切り欠き部1
0)に形成されており、その一端は電源パターン3bと
連続し、他端にはスルーホール用ランド11bが形成さ
れている。スルーホール用ランド11bは、スルーホー
ルを介して電源パターン13と接続されている。本実施
形態では、第2層の電源パターン3bと第1層の電源パ
ターン3aとがこのインダクタンスパターン32を介し
て電気的に接続され構成となっている。
ターンを電源ピンの近傍、すなわちノイズ除去効果の高
い位置に配置でき、上述の実施形態1〜3と同様に、放
射ノイズを有効に防止できる。
がインダクタンスパターン32を介して第2層の電源パ
ターン3bと電気的に接続された構成となっているが、
図9に示すように、LSIの各電源ピンを第4層にてそ
れぞれ電源パターン23と接続し、この電源パターン2
3と第2層の電源パターン3bとがインダクタンスパタ
ーン32を介して接続された構成としてもよい。この構
成おいても、同様に放射ノイズが有効に抑制されるとと
もに、信号の帰路電流の経路が確保される。
ペースを除去して、そのスペースを利用してインダクタ
ンスパターンを形成してもよい。
施形態の多層プリント配線板の構造を示す図である。本
実施形態の多層プリント配線板は、第2層の電源パター
ン3bに、LSIランド1の電源ピンと接続されたスル
ーホール用ランド(太い黒丸)を囲むように切り欠き部
10を設けて電源パターン43を形成し、該電源パター
ン43と電源パターン3bとをパラレル形状のインダク
タンスパターン42,42’を介して接続したものであ
る。
LSIの電源ピンへの電源が供給される配線経路中にイ
ンダクタンスを形成でき、放射ノイズを有効に防止でき
る。さらには、第1層また第4層の信号層にLSIの電
源ピンが接続される電源パターンを配設する必要がない
ため、より高密度配線に有利である。
に形成された切り欠き部10は、図示した形状に限定さ
れることはなく、切り欠き部10内側とその外側の電源
パターン3bとの間にインダクタンスを構成することが
できればよく、使用に応じて様々な形状とすることがで
きる。図11(a)〜(d)に第2層の電源パターンと
の間にインダクタンスを構成する場合の切り欠き部10
の形状例を示す。
き部10はLSIの各電源ピンと接続されるスルーホー
ル用ランドの列に沿ってこれらを囲むように形成されて
いるが、切り欠き部内側とその外側の電源パターン3b
とは直線的なパターンを介して接続されている。
各電源ピンと接続されるスルーホール用ランドを2つの
ブロックに分け、各ブロック毎に各ランドを囲むように
設けられており、各切り欠き部内側とその外側の電源パ
ターン3bとはそれぞれ直線的なパターン(パラレル形
状のパターンでもよい)を介して接続されている。これ
により、LSIの各電源ピンに応じたインダクタンスの
値を設定することができ、設計上の自由度が向上する。
また、パラレル形状のインダクタンスパターンの場合
は、パラレル形状とした部分のパターンの折り返し数に
よりインダクタンスを調整することが可能であり、設計
上の自由度が増す。
用の電源を供給する経路は放射ノイズの発生源とならな
いことから、ロジック用電源ピン以外の電源ピンについ
て電源供給経路にインダクタンスが構成されている。す
なわち、LSIのロジック用電源ピン以外の電源ピンと
接続されるスルーホール用ランドを囲むように切り欠き
部が設けられ、この切り欠き部の内側部分とその外側の
電源パターン3bとの間がインダクタンスパターン(パ
ラレル形状のパターンでもよい)を介して接続されてい
る。また、電源ピンの中で放射ノイズに関係するものは
I/Oバッファに電源を供給するピンであることから、
例えばI/Oバッファに電源を供給するピンに関しての
み切り欠き部を設けるような構成としてもよい。
が伝達される信号パターン5’が大きな放射ノイズ発生
源となることから、その信号パターン5’の直下に、切
り欠き部の内側部分とその外側の電源パターン3bとを
接続するパターン(パラレル形状のパターンでもよい)
が位置するように構成されている。これにより、クロッ
ク信号の帰路電流の経路を最短にしている。
部分が電源パターン3bとインダクタンスパターンを介
して接続される構成の多層プリント配線板では、インダ
クタンスパターンによって得られるインダクタンスが大
きければより貫通電流が原因の放射には効果があるが、
信号の帰路電流が流れにくくなるので、両者のバランス
からトータルの放射ノイズレベルが最小となるインダク
タンス値となるように設定することが望ましい。すなわ
ち、インダクタンスパターンのインダクタンス値は、小
さすぎると電源パターンが原因の放射には効果が小さ
く、逆に大きすぎると信号の帰路電流が最短経路で流れ
にくくなってしまい、総合的には放射ノイズが増えるこ
とになることから、本実施形態の場合、インダクタンス
パターンのインダクタンス値は5nH〜1000nH
で、望ましくは10nH〜100nHが良い。
に、例えば図12に示すように、第1層にLSIの各グ
ランドピンが接続されたGNDパターン4aを形成し、
第2層の切り欠き部により分離された部分がそのGND
パターン4aと第3層のGNDパターン4bとで挟まれ
た構成としてもよい。この構成によれば、切り欠き部の
内側とその外側の電源パターンとの間において数nH〜
数十nHのインダクタンスが形成されて、電源パターン
が原因の放射ノイズが抑制されるとともに、切り欠き部
をその上下方向からGNDパターンで挟むようにしたこ
とにより、放射ノイズをシールドするようになってい
る。
形成は第2層(電源層)に形成されているが、本発明は
これに限定されるものではなく、例えば第3層(グラン
ド層)の一部を除去してその部分にインダクタンスパタ
ーンを形成してもよい。
施形態の多層プリント配線板の構造を示す図である。本
実施形態の多層プリント配線板は、LSIの各電源ピン
と接続されるスルーホール用ランド6bを含む所定の範
囲が電源パターン3bから完全に分離するように切り欠
き部10が設けられ、さらに電源パターン3bに切り欠
き部50が設けられ、該切り欠き部50にスパイラル形
状のインダクタンスパターン52が形成され、切り欠き
部10により分離された部分がインダクタンスパターン
52を介して電源パターン3bと接続された構成となっ
ている。
部にスルーホール用ランド11bが形成されており、他
端が電源パターン3bと接続されている。スルーホール
用ランド11bは、第4層の電源パターン53に形成さ
れたスルーホール用ランド11cとスルーホールを介し
て電気的に接続されている。電源パターン53にはスル
ーホール用ランド11c’が形成されており、該スルー
ホール用ランド11c’は第2層の切り欠き部10によ
り分離された部分に形成されたスルーホール用ランド5
1b’とスルーホールを介して電気的に接続されてい
る。
態と同様、電源パターンからLSIの電源ピンへの電源
が供給される配線経路中に数nH〜数百nHのインダク
タンスを形成できるので、放射ノイズを有効に防止で
き、信号の帰路電流の経路も確保される。
施形態の多層プリント配線板の構造を示す図である。本
実施形態の多層プリント配線板は、上述の実施形態4の
構成に加えて、信号線に対するノイズ防止としてICの
信号ピンとLSIの信号ピンとを接続するライン中にイ
ンダクタンスとコンデンサによるLC回路を挿入したも
のである。
10の他にさらに切り欠き部70が形成されており、該
切り欠き70の部分にインダクタンスパターン72とコ
ンデンサパターン73が形成されている。インダクタン
スパターン72はスパイラル形状で、中央の端部にスル
ーホール用ランド71bが形成されており、他端がコン
デンサパターン73と接続されている。スルーホール用
ランド71bは、第1層に形成されたスルーホール用ラ
ンド71aとスルーホールを介して電気的に接続されて
いる。
Dパターン4bと対向配置されることによりコンデンサ
素子を構成しており、その一部にはスルーホール用ラン
ド71b’が設けられている。スルーホール用ランド7
1b’は、第1層に形成されたスルーホール用ランド7
1a’とスルーホールを介して電気的に接続されてい
る。スルーホール用ランド71a’は、ICの信号ピン
のうちの繰り返し周期性のクロック信号が出力される信
号ピンからの信号パターン5’と接続されている。
32を電源ピンの近傍のノイズ除去効果の高い位置に配
置して放射ノイズを有効に防止できることに加え、IC
の信号ピンのうちの繰り返し周期性のクロック信号が出
力される信号ピンをインダクタンスパターン72とコン
デンサパターン43より構成されるLC回路を介してL
SIの信号ピンと接続したことにより、信号の高周波成
分をカットでき、放射ノイズの発生を防止できる。
施形態の多層プリント配線板の構造を示す図である。本
実施形態の多層プリント配線板は、LSIの各電源ピン
と接続されるスルーホール用ランドを含む所定の範囲が
電源パターン3bから完全に分離するように切り欠き部
10が設けられ、該切り欠き部10により分離された部
分が第1層〜第4層の複数の層にわたってコイル状に形
成されたインダクタンスパターン82を介して電源パタ
ーン3bと接続された構成となっている。
パターン82を形成したことにより、数nH〜数百nH
のインダクタンスが形成され、パラレル形状よりは大き
なインダクタンスが得られ、ノイズ防止効果にも有利で
ある。
0を設けずに、LSIの各電源ピンを第4層に形成され
た電源パターン23にて接続し、その電源パターン23
をインダクタンスパターン82を介して電源パターン3
bと接続した構成としても、同様の効果を得ることがで
きる。
8にて説明したインダクタンスパターンによるノイズ対
策、インダクタンスパターンとコンデンサパターンより
構成されたLC回路によるノイズ対策をグリッドアレイ
パッケージ用のプリント基板に適用した例を挙げ、その
構成について説明する。
AパッケージやPGAパッケージがあるが、両者はプリ
ント基板と接続される電極がボール状であるかピン状で
あるかの違いで、基本的な構造は同様なので、以下にB
GAパッケージを例に挙げて説明する。
れたグリッドアレイパッケージの第1の実施形態の平面
図である。また、図18は、図17に示したグリッドア
レイパッケージの底面図であり、図19は図17に示し
たグリッドアレイパッケージのベース基板の電源層を示
す平面図である。
板118の表面には、半導体チップ107が搭載されて
いる。半導体チップ107の周囲には複数のワイヤーボ
ンディング用パッド108が設けられ、半導体チップ1
07は、ボンディングワイヤー109を介してこれら各
ワイヤーボンディング用パッド108に電気的に接続さ
れている。各ワイヤーボンディング用パッド108から
はそれぞれ信号線110が引き出されている。これら各
信号線110が、スルーホール111及びベース基板1
18内の配線パターンを介して、図17及び図18に示
すようにベース基板118の裏面に設けられた信号接続
用のボールグリッド105または電源接続用のボールグ
リッド106と電気的に接続されている。
18の内層の一つである電源層118aには、電源ライ
ンをデカップリングするために、パラレル状パターンで
形成したインダクタパターン101及び櫛歯状パターン
で形成したコンデンサパターン102が配置されてい
る。インダクタパターン101は、グリッドアレイパッ
ケージの4辺の各辺を一つの電源ブロックとして、各辺
ごとに配置される。また、コンデンサパターン102
は、グリッドアレイパッケージの各電源ピンごとに配置
され、それぞれグリッドアレイパッケージに電源を供給
するためのスルーホール、及びコンデンサパターン10
2の接地のためのスルーホール104に接続されてい
る。これにより、インダクタパターン101及びコンデ
ンサパターン102を、LCフィルタとして機能させて
いる。
源層118aで銅箔が残っている部分であり、電源ライ
ン、並びに、コンデンサパターン102の電源端子及び
接地端子として用いている。
パターンによりデカップリング用のフィルタ素子を形成
することにより、グリッドアレイパッケージが実装され
るプリント基板(不図示)上で同様にフィルタ素子を形
成する場合と比較して、半導体チップ107に近いとこ
ろで電源をデカップリングできるので、プリント基板か
らの放射ノイズが低減される。また、プリント基板のグ
リッドアレイパッケージ周辺での信号線や部品の密度を
低減させることができる。その結果、信号の引き回しに
余裕ができ、プリント基板の層数を減らす等、プリント
基板そのものの構造も簡単にすることができる。
コンデンサパターン102をベース基板118に形成す
るには、非常に高密度な配線仕様が要求される。しか
し、ベース基板118の面積はグリッドアレイパッケー
ジを実装するプリント基板に比べて非常に小さいので、
不良品の廃棄等を考慮すると、プリント基板全体を高密
度な仕様にするよりも全体としてのコストは低減され
る。
・エポキシ基材、ポリイミド基材、フッ素樹脂基材等の
熱硬化性樹脂材料、ポリエーテルサルホン基材、ポリエ
ーテルイミド基材等の熱可塑性樹脂材料、セラミック材
料等、通常の基板材料を用いることができる。さらに、
パターンによる素子の特性を考えた場合、基板材料を複
合的に組み合せ、例えば誘電率を大きくする等の手法を
とることもできる。
が、信号線にフィルタ素子を構成してもよい。この場合
でも、信号線に含まれる高周波成分を半導体チップのよ
り近くでカットできるので、プリント基板からの放射ノ
イズが低減される。
たグリッドアレイパッケージの第2の実施形態の平面図
であり、図21は図20に示したグリッドアレイパッケ
ージのベース基板の電源層を示す平面図である。
層138aにはパターンによるインダクタパターン12
1のみを形成している。また、半導体チップ227を搭
載する表層に、チップ部品のコンデンサ素子122を搭
載している。インダクタパターン121及びコンデンサ
素子122は、それぞれスルーホール123を介して電
源ラインに接続される。コンデンサ素子122の接地
は、スルーホール124を介して行われる。これらイン
ダクタパターン121及びコンデンサ素子122で構成
される回路は図19に示した回路と等しく、LCフィル
タとして機能する。その他の構成は上述した実施形態1
と同様であるので、その説明は省略する。
チップ部品のコンデンサ素子122との組み合せでベー
ス基板138にフィルタ素子を構成しても、上述した実
施形態6と同様に、プリント基板からの放射ノイズを低
減し、プリント基板の構造も簡単にすることができる。
プ部品を搭載するためのスペースを予め確保しなければ
ならないので、必要に応じてベース基板138の大きさ
を大きくしてもよい。
たグリッドアレイパッケージの第3の実施形態の平面図
であり、図23は図22に示したグリッドアレイパッケ
ージのベース基板の電源層を示す平面図である。
層158aにはパターンによるコンデンサパターン14
2のみを形成している。また、半導体チップ147を搭
載する表層に、チップ部品のインダクタ素子141を搭
載している。インダクタ素子141の、電源ラインとの
接続及びコンデンサパターン142との接続は、それぞ
れスルーホール145,146を介して行われる。これ
らインダクタ素子141及びコンデンサパターン142
で構成される回路は図19に示した回路と等しく、LC
フィルタとして機能する。その他の構成は上述した実施
形態1と同様であるので、その説明は省略する。
子142とチップ部品のインダクタ素子141との組み
合せでベース基板158にフィルタ素子を構成しても、
第1の実施形態と同様に、プリント基板からの放射ノイ
ズを低減し、プリント基板の構造も簡単にすることがで
きる。
たグリッドアレイパッケージの第4の実施形態の平面図
であり、図25は図24に示したグリッドアレイパッケ
ージのベース基板の電源層を示す平面図である。
層178aにはベタ状の電源ラインを形成している。ま
た、半導体チップ167を搭載する表層に、チップ部品
のインダクタ素子161及びチップ部品のコンデンサ素
子162を搭載している。インダクタ素子161の、電
源ラインとの接続及びコンデンサ素子162との接続
は、それぞれスルーホール165,166を介して行わ
れる。さらに、コンデンサ素子162は、スルーホール
163を介して電源と接続され、スルーホール164を
介して接地される。これらインダクタ素子161及びコ
ンデンサ素子162で構成される回路は図19に示した
回路と等しく、LCフィルタとして機能する。その他の
構成は第1の実施形態と同様であるので、その説明は省
略する。
162及びチップ部品のインダクタ素子161をベース
基板178に搭載してベース基板178にフィルタ素子
を構成しても、第1の実施形態と同様に、プリント基板
からの放射ノイズを低減し、プリント基板の構造も簡単
にすることができる。
ンを多層プリント配線板の内層に形成することで、ノイ
ズ対策に最適な位置に配置することができるため放射ノ
イズの抑制に効果的である。
分の下に重ねて配置できるため高密度実装が可能とな
り、基板の小型化が可能となる。
に対して満足させる電子機器を提供することができる。
ズ、インダクタンス部品、フィルタ等の電源パターンに
起因する放射ノイズ対策部品は必要としないので、コス
トダウンを図ることができるという効果がある。
ス基板においては、プリント基板のパターン密度を上げ
ることなくより半導体チップの近傍でノイズ対策ができ
るため、高周波電流のループ面積を小さくでき、放射ノ
イズを小さくすることができる。
ッドアレイパッケージおよびプリント配線板を提供する
ことができ、EMI規格に対して満足させる電子機器を
提供することができる。
の構造を示す図で、(a)は第1の層の平面図、(b)
は第2の層の平面図、(c)は第3の層の平面図、
(d)は第4の層の平面図である。
の構造を示す図で、(a)は第1の層の平面図、(b)
は第2の層の平面図、(c)は第3の層の平面図、
(d)は第4の層の平面図である。
の構造を示す図で、(a)は第1の層の平面図、(b)
は第2の層の平面図、(c)は第3の層の平面図、
(d)は第4の層の平面図である。
イラル形状とした例を示す図である。
るための図である。
るための図である。
るための図である。
の構造を示す図で、(a)は第1の層の平面図、(b)
は第2の層の平面図、(c)は第3の層の平面図、
(d)は第4の層の平面図である。
接続形態をを説明するための図である。
板の構造を示す図で、(a)は第1の層の平面図、
(b)は第2の層の平面図、(c)は第3の層の平面
図、(d)は第4の層の平面図である。
0の他の形状例を説明するための図である。
にGNDパターンを形成した例を示す図である。
板の構造を示す図で、(a)は第1の層の平面図、
(b)は第2の層の平面図、(c)は第3の層の平面
図、(d)は第4の層の平面図である。
板の構造を示す図で、(a)は第1の層の平面図、
(b)は第2の層の平面図、(c)は第3の層の平面
図、(d)は第4の層の平面図である。
板の構造を示す図で、(a)は第1の層の平面図、
(b)は第2の層の平面図、(c)は第3の層の平面
図、(d)は第4の層の平面図である。
めの図である。
ジの第1の実施形態の平面図である。
底面図である。
ベース基板の電源層を示す平面図である。
ジの第2の実施形態の平面図である。
ベース基板の電源層を示す平面図である。
ジの第3の実施形態の平面図である。
ベース基板の電源層を示す平面図である。
ジの第4の実施形態の平面図である。
ベース基板の電源層を示す平面図である。
とがインダクタンスパターンを介して接続された構成
で、インダクタンスパターンをクロックパターンの近傍
に配置した場合の貫通電流の経路を説明するための図で
ある。
ダクタンス部品で電源パターン同士を接続した回路の信
号パターンに流れる充電電流の経路を説明するための図
である。
の構造を示す図で、(a)は第1の層の平面図、(b)
は第2の層の平面図、(c)は第3の層の平面図、
(d)は第4の層の平面図である。
ン 4a,4b,4c,,,,GNDパターン 5,5’ 信号パターン 6a,6b,6c,6d,11a,11b,11c,1
1a’,11b’,11c’,20a,20b,20
c,20d,20a’,20b’,20c’,20
d’,21,71a,71a’,71b,71b’ ス
ルーホール用ランド 7a,7b クリアランスホール 8,9 ランド 10,50 切り欠き部 12,12’,14,22,22’,32,42,4
2’,52,72 インダクタンスパターン 73 コンデンサパターン 101,121,141,161 インダクタ素子 102,122,142,162 コンデンサ素子 103,104,123,124,163,164
スルーホール(コンデンサ素子接続用) 105 ボールグリッド(信号接続用) 106 ボールグリッド(電源接続用) 107,127,147,167 半導体チップ 108 ワイヤーボンディング用パッド 109 ボンディングワイヤー 110 信号線 111 スルーホール 118,138,158,178 ベース基板 118a,138a,158a,178a 電源層 145,146,165,166 スルーホール(イ
ンダクタ素子接続用) 300,301 IC回路 302 信号線 303 電源線 304 グランド線 500 浮遊容量 I1 貫通電流 I2,I2’ 充電電流
Claims (25)
- 【請求項1】 複数の電源ピンと複数の信号ピンを有す
るLSIが実装される多層プリント配線板において、 前記複数の電源ピンの一部または全部がインダクタンス
パターンを介して電源パターンと接続されるよう構成し
たことを特徴とする多層プリント配線板。 - 【請求項2】 請求項1に記載の多層プリント配線板に
おいて、 前記インダクタンスパターンを内層に形成したことを特
徴とする多層プリント配線板。 - 【請求項3】 請求項1に記載の多層プリント配線板に
おいて、 前記電源パターンには前記複数の電源ピンと接続される
スルーホール用ランドが形成されており、これらスルー
ホール用ランドの一部または全部を含む所定範囲を囲む
ように切り欠きが施され、該切り欠きにより囲まれた部
分が1箇所以上でインダクタンスパターンを介して電源
パターンと接続されたことを特徴とする多層プリント配
線板。 - 【請求項4】 請求項3に記載の多層プリント配線板に
おいて、 前記複数の信号ピンのうちの繰り返し周期性のクロック
が伝送される信号ピンと接続される信号線の近傍に前記
インダクタンスパターンを配置したことを特徴とする多
層プリント配線板。 - 【請求項5】 請求項1乃至請求項4のいずれかに記載
の多層プリント配線板において、 前記インダクタンスパターンがパラレル形状あるいはス
パイラル形状またはコイル形状を含むことを特徴とする
多層プリント配線板。 - 【請求項6】 請求項1乃至請求項4のいずれかに記載
の多層プリント配線板において、 前記インダクタンスパターンの近傍にコンデンサパター
ンまたはコンデンサチップを設けてLCフィルタを構成
したことを特徴とする多層プリント配線板。 - 【請求項7】 複数の信号ピンを有するLSIが実装さ
れる多層プリント配線板において、 前記複数の信号ピンのうちの所定の信号ピンがインダク
タンスパターンを介して信号線と接続されるよう構成し
たことを特徴とする多層プリント配線板。 - 【請求項8】 請求項7に記載の多層プリント配線板に
おいて、 前記インダクタンスパターンを内層に形成したことを特
徴とする多層プリント配線板。 - 【請求項9】 請求項7に記載の多層プリント配線板に
おいて、 前記所定の信号ピンは、繰り返し周期性のクロックが伝
送される信号ピンであることを特徴とする多層プリント
配線板。 - 【請求項10】 請求項7または請求項8に記載の多層
プリント配線板において、 前記インダクタンスパターンがパラレル形状あるいはス
パイラル形状またはコイル形状を含むことを特徴とする
多層プリント配線板。 - 【請求項11】 請求項7または請求項8に記載の多層
プリント配線板において、 前記インダクタンスパターンの近傍にコンデンサパター
ンまたはコンデンサチップを設けてLC回路を構成した
ことを特徴とする多層プリント配線板。 - 【請求項12】 請求項1乃至請求項11のいずれかに
記載の多層プリント配線板にLSIを実装したものが組
み込まれた電子機器。 - 【請求項13】 表面に搭載された半導体チップととも
にグリッドアレイパッケージを構成し、裏面にプリント
基板と前記半導体チップとの電気的接続のためのグリッ
ドが設けられた、グリッドアレイパッケージ用ベース基
板において、 前記半導体チップは複数の電源ピンを有しており、これ
ら電源ピンの一部または全部が放射ノイズ対策のための
フィルタ素子を介して電源パターンと接続されたことを
特徴とするグリッドアレイパッケージ用ベース基板。 - 【請求項14】 請求項13に記載のグリッドアレイパ
ッケージ用ベース基板において、 前記フィルタ素子は、パターンで形成されたインダクタ
ンスパターンからなることを特徴とするグリッドアレイ
パッケージ用ベース基板。 - 【請求項15】 請求項14に記載のグリッドアレイパ
ッケージ用ベース基板において、 前記インダクタンスパターンがパラレル形状あるいはス
パイラル形状またはコイル形状を含むことを特徴とする
グリッドアレイパッケージ用ベース基板。 - 【請求項16】 請求項14に記載のグリッドアレイパ
ッケージ用ベース基板において、 前記インダクタンスパターンの近傍にコンデンサパター
ンまたはコンデンサチップを設けてLCフィルタを構成
したことを特徴とするグリッドアレイパッケージ用ベー
ス基板。 - 【請求項17】 請求項13に記載のグリッドアレイパ
ッケージ用ベース基板において、 前記フィルタ素子は、チップ部品からなることを特徴と
するグリッドアレイパッケージ用ベース基板。 - 【請求項18】 表面に搭載された半導体チップととも
にグリッドアレイパッケージを構成し、裏面にプリント
基板と前記半導体チップとの電気的接続のためのグリッ
ドが設けられた、グリッドアレイパッケージ用ベース基
板において、 前記半導体チップは複数の信号ピンを有しており、これ
ら信号ピンのうちの所定の信号ピンが放射ノイズ対策の
ためのフィルタ素子を介して信号線と接続されたことを
特徴とするグリッドアレイパッケージ用ベース基板。 - 【請求項19】 請求項18に記載のグリッドアレイパ
ッケージ用ベース基板において、 前記フィルタ素子は、パターンで形成されたインダクタ
ンスパターンからなることを特徴とするグリッドアレイ
パッケージ用ベース基板。 - 【請求項20】 請求項19に記載のグリッドアレイパ
ッケージ用ベース基板において、 前記インダクタンスパターンがパラレル形状あるいはス
パイラル形状またはコイル形状を含むことを特徴とする
グリッドアレイパッケージ用ベース基板。 - 【請求項21】 請求項19に記載のグリッドアレイパ
ッケージ用ベース基板において、 前記インダクタンスパターンの近傍にコンデンサパター
ンまたはコンデンサチップを設けてLCフィルタを構成
したことを特徴とするグリッドアレイパッケージ用ベー
ス基板。 - 【請求項22】 請求項18に記載のグリッドアレイパ
ッケージ用ベース基板において、 前記フィルタ素子は、チップ部品からなることを特徴と
するグリッドアレイパッケージ用ベース基板。 - 【請求項23】 請求項13乃至請求項22のいずれか
に記載のグリッドアレイパッケージ用ベース基板に半導
体チップを搭載してなるグリッドアレイパッケージ。 - 【請求項24】 請求項23に記載のグリッドアレイパ
ッケージを実装したプリント配線板。 - 【請求項25】 請求項24に記載のプリント配線板を
搭載した電子機器。
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