JP4322516B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高速な動作が要求されるＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置に関し、特に各端子間の伝搬速度のバラツキを調整する機能を備えた半導体装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体装置では、データ線、制御信号、クロック信号等の入力信号を介して外部のコントローラとの間でデータのやりとりを行っている。そのため、このような半導体装置では、各端子間または各素子間における各入力信号の伝搬速度の差であるスキューが大きくなると動作上不都合が生じる場合がある。特に、近年ＤＲＡＭ等の半導体装置の動作が高速化するにしたがって、伝搬速度のバラツキをできるだけ小さくするため、入力端子とグランド電位との間の容量である入力端子容量のバラツキ範囲が厳格に規格化されるようになってきている。このため、入力端子容量を調整するための回路を備えた半導体装置が提案されている（例えば、特許文献１参照。）。
【０００３】
このような従来の半導体装置の構成を図４に示す。この従来の半導体装置では、入力端子（ボンディングパッド）１０に接続された静電破壊防止用の入力保護抵抗４０を介して内部回路３０へ配線される途中で、入力端子容量調整用素子部２０を接続切り替え用アルミ配線を介して配置している。入力端子容量調整用素子部２０は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタからなる複数のＭＯＳ型容量素子２１により構成されている。この従来の半導体装置では、アルミ配線のパターンを変更することにより予め用意されていたＭＯＳ型容量素子２１の接続を切り替えることにより入力端子容量の調整が行われていた。
【０００４】
しかし、ＭＯＳトランジスタを用いたＭＯＳ型容量素子２１は、対グランド電位との間の抵抗であるジャンクション抵抗（Ｒｊ）が大きいため、容量を追加した際の抵抗成分が大きくなり、入力抵抗（Ｒｉ）の増加を招いてしまう。
【０００５】
図４に示した従来の半導体装置において、入力端子容量の調整を行った後の等価回路を図５に示す。
【０００６】
ボンディングパッド１０とグランド電位と間の容量としては、ボンディングパッド１０におけるＰＡＤ容量、ボンディングパッド１０から保護抵抗４０までの間の配線における配線容量、出力トランジスタにおける拡散容量、保護抵抗４０より後の内部配線における配線容量、その他の容量等様々な容量が存在する。そして、この容量とグランド電位との間には、それぞれジャンクション抵抗（Ｒｊ）が存在する。
【０００７】
この入力端子１０における入力端子容量（Ｃｉ）は、入力端子１０に接続されている全ての容量（Ｃｊ）を加算したものである。しかし、伝搬速度は、入力端子容量だけによって影響を受けるのではなく、各容量とグランド電位との間のジャンクション抵抗（Ｒｊ）の大きさによっても影響を受ける。そのため、近年の規格では入力端子容量（Ｃｉ）だけでなく入力抵抗（Ｒｉ）についても規格が設けられているものもある。この入力抵抗（Ｒｉ）とは、ジャンクション抵抗Ｒｊを接続されている容量（Ｃｊ）の容量値の大きさに基づいて重み付けして加算することにより算出される値である。
【０００８】
上記で説明したような入力端子容量（Ｃｉ）および入力抵抗（Ｒｉ）の値は、半導体装置の動作が高速化すればより厳しい規格内に収まるようにしなければならない。
【０００９】
例えば、ラムバス（登録商標）ＤＲＡＭ（以下ＲＤＲＡＭと称する。）では、各端子間における入力端子容量（Ｃｉ）のばらつきは６０ｆＦ（フェムトファラッド）以下、入力抵抗（Ｒｉ）は４〜１０Ωの範囲に設定することが定められている。
【００１０】
ＲＤＲＡＭとは、米国ラムバス（Rambus）社により開発されたデータ転送方式であるラムバス・インタフェースに準拠したＤＲＡＭであり、高速データ伝送を実現したＤＲＡＭである。
【００１１】
このＲＤＲＡＭを用いたシステムの代表的な構成を図６に示す。このシステムでは、ラムバスインタフェースを有するコントローラ（マスタ）５０と複数のＲＤＲＡＭ（スレーブ）６０1〜６０nとの間が、ラムバスチャネルと呼ばれるバス配線により接続された構成となっている。このラムバスチャネルは、伝送線のインピーダンスと等価な抵抗を介して終端電源に接続された高速小振幅信号等で構成されている。高速信号の中には２本のクロック信号があり、この２本のクロック信号は、マスタであるコントローラ５０側に供給されるクロック信号であるＣＴＭ（Clock To Master）と、コントローラ５０からスレーブであるＲＤＲＡＭ６０1〜６０n側に折り返されてきたクロック信号であるＣＦＭ（Clock From Master）とにより構成されている。
【００１２】
このようなシステムでは、１チャネル当たり最高で３２個のＲＤＲＡＭが接続されるので、クロック信号はＴＣＬＫとＲＣＬＫで合計６４個のピンに接続されることになる。つまり、最も端のＲＤＲＡＭへ入力されるＣＦＭは６４個目のピンとなる。
【００１３】
このような構成のシステムにおいては、入力抵抗（Ｒｉ）が大きいと、当初は０．８Ｖの振幅だったクロック波形が各ピンの入力抵抗（Ｒｉ）により減衰して、最端のＲＤＲＡＭへ入力される際には振幅が小さくなってしまう。最端のＲＤＲＡＭへ入力されるクロック信号において十分な振幅を確保するためには、各端子における入力抵抗（Ｒｉ）を小さくしなければならない。高周波数になれば振幅自体も小さくする必要があるので、入力抵抗（Ｒｉ）はさらに小さくする必要がある。
【００１４】
このように信号の減衰のみから考えると入力抵抗は極力小さな値に抑えたほうが良いが、あまり小さくしすぎるとパッケージ側のインダクタンスによるオーバーシュートが大きくなるという副作用が発生する。
【００１５】
そのため、入力抵抗の値はある一定の範囲内に抑える必要があり、現在のラムバスの仕様では、上述したように入力抵抗は４〜１０Ωの範囲に設定することが定められている。
【００１６】
上述した従来の半導体装置では、ＭＯＳ型容量素子を用いて入力端子容量の調整を行っていたため入力端子容量の調整を行うことにより入力抵抗も変化してしまう。そのため、入力抵抗をできるだけ変化することなく入力端子容量の調整を行うことも目的として、くし形の配線パターンを用いることにより容量成分を構成することが提案されている（例えば、特許文献２、３参照。）
このようなくし型の配線を用いて容量成分を構成した半導体装置の構成を図７に示す。
【００１７】
この半導体装置では、図７に示されるように、入力端子１０の一部が、一定の間隔で凹凸が設けられたくし形配線により構成されている。そして、このくし形配線に対抗して、くし形配線の凹部とそれぞれかみ合うように凸部が設けられたＧＮＤ（グランド）配線が設けられている。このＧＮＤ配線はグランド電位に接続されているので、くし形配線とＧＮＤ配線との静電結合により容量成分が構成される。そして、このＧＮＤ配線の長さを調整することにより容量の大きさの調整が可能となる。
【００１８】
このようなくし形電極を用いた半導体装置によれば、最上位の配線を変更するだけで入力端子容量の調整が可能であるため、変更に必要な製造工程を最小にすることができる。また、容量素子を配線のみで形成しているため、容量素子を調整したことにより増加する抵抗成分を小さくできるため、入力抵抗の増加分を抑えながら入力端子容量を調整することが可能である。また、パッド周りの禁止領域を有効利用することができるため、入力端子容量を調整するための回路の面積的な増加分を最小限に抑えることができる。
【００１９】
しかし、このようなくし形の配線パターンを用いて入力端子容量を調整するようにした従来の半導体装置では、入力端子容量（Ｃｉ）の調整を行うことは可能であるが、入力抵抗（Ｒｉ）の調整を行うことはできない。そのため、入力端子容量（Ｃｉ）と入力抵抗（Ｒｉ）の両方の規格を満たすことが困難であた。
【００２０】
【特許文献１】
特開２０００−３１３８６号公報
【特許文献２】
特許第３２９２１７５号公報
【特許文献３】
特開昭６２−２９１２１３号公報
【００２１】
【発明が解決しようとする課題】
上述した従来の半導体装置では、入力端子容量と入力抵抗を独立して調整することができず、両方の値を規格内に収める調整が困難であるという問題点があった。
【００２２】
本発明の目的は、入力端子容量と入力抵抗を独立して調整することを可能とし、入力端子容量を変化させることなく、入力抵抗の調整を行うことができる半導体装置を提供することである。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、入力端子を備えた半導体装置であって、
前記入力端子自体の外周に一定の間隔で凹凸を設けることにより形成されたくし形配線と、
前記くし形配線に対抗して設けられ、該くし形配線の凹部とそれぞれかみあうように凸部が形成された容量用配線と、
前記容量用配線の下層に設けられ、コンタクトを介して該容量用配線に接続されるとともに、端部がグランド電位に接続された抵抗配線とを有する。
【００２４】
本発明によれば、容量用配線の長さを変更することにより、容量用配線とくし形配線により形成される容量を調整することができ、容量用配線と抵抗配線を接続するコンタクトの位置を変更することによって、容量用配線とグランド電位との間の抵抗値を調整することができる。そのため、コンタクトの接続を変更するだけで抵抗値を調整することができ、入力端子容量を変化させることなく入力抵抗のみを調整することが可能となる。
【００２５】
また、本発明の他の半導体装置は、入力端子を備えた半導体装置であって、
前記入力端子自体の外周に一定の間隔で凹凸を設けることにより形成されたくし形配線と、
前記くし形配線に対抗して設けられ、該くし形配線の凹部とそれぞれかみあうように凸部が形成された容量用配線と、
前記容量用配線が設けられた位置の外側の下層に設けられ、コンタクトを介して前記入力端子が設けられた層に接続されるとともに端部がグランド電位に接続された抵抗配線と、
前記入力端子が形成された層において、前記コンタクトと前記容量用配線との間を、それぞれ接続するための接続配線とを有する。
【００２６】
本発明によれば、容量用配線の長さを変更することにより、容量用配線とくし形配線により形成される容量を調整することができ、容量用配線と抵抗配線を接続する接続配線の接続位置を変更することによって、容量用配線とグランド電位との間の抵抗値を調整することができる。そのため、コンタクトの接続を変更するだけで抵抗値を調整することができ、入力端子容量を変化させることなく入力抵抗のみを調整することが可能となる。また、コンタクトパターンを変更することなく抵抗値の変更が可能であるため、配線パターンの変更のみで入力端子容量と入力抵抗の両方の値を調整することが可能となる。
【００２７】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２８】
（第１の実施形態）
図１は本発明の第１の実施形態の半導体装置の構成を示す図である。図１（ａ）は、本実施形態の半導体装置における配線パターンを示す図であり、図１（ｂ）は図１（ａ）における破線部分の断面図である。
【００２９】
本実施形態の半導体装置では、ある入力端子（ボンディングパッド）１０の入力端子容量（Ｃｉ）および入力抵抗（Ｒｉ）を、くし形配線１４、容量用配線１３、抵抗配線１１により調整する。本実施形態の半導体装置は、図５に示した等価回路図において、抵抗成分の小さいボンディングパッド部（ＰＡＤ部）の配線容量と、その抵抗成分を調整するものである。
【００３０】
くし形配線１４は、入力端子１０の外周に、この入力端子１０と同電位で形成されるとともに、一定の間隔で凹凸が設けられたくし形の形状となっている。容量用配線１３は、くし形配線１４に対抗して設けられていて、このくし形配線１４の凹部とそれぞれかみあうように凸部が形成されている。抵抗配線１１は、タングステン、ポリシリコン等の抵抗値の高い材質により形成された配線であり、容量用配線１３の下層に設けられ、一定間隔の複数のコンタクト１２を介してこの容量用配線１３に接続されるとともに、端部がグランド電位に接続されている。
【００３１】
本実施形態の半導体装置の構成をさらに詳細に説明する。本実施形態の半導体装置では、入力端子１０と同電位のくし形配線１４と入力端子１０の電位と異なる電位の容量用配線１３とが、入力端子１０の外周に交互に均等に入力端子１０と同層の配線により配置されている。容量用配線１３の凸部は、くし形配線１４を囲むようにして、それぞれ容量用配線１３の凸部と同層の配線により接続されている。この容量用配線１３の共通接続配線の下層には、図１（ｂ）に示されるように層間膜１５を介して抵抗配線１１が配置され、容量用配線１３と抵抗配線１１とは、複数のコンタクト１２を介して接続することができるような構造となっている。また、抵抗配線１１は固定電源であるグランド電位に接続されている。
【００３２】
本実施形態の半導体装置では、容量用配線１３の長さを変更することにより、容量用配線１３とくし形配線１４により形成される容量を調整することができる。また、容量用配線１３と抵抗配線１１を接続するコンタクト１２の位置を変更することによって、容量用配線１３とグランド電位との間の抵抗値を調整することができる。そして、コンタクト１２の接続を変更するだけで抵抗値を調整することができるので、入力端子容量（Ｃｉ）を変化させずに入力抵抗（Ｒｉ）のみを調整することが可能となる。
【００３３】
図１に示した第１の実施形態の半導体装置の各種配線により構成される回路の等価回路図を図２に示す。
【００３４】
この図２中、コンデンサ１６は、図１中のくし形配線１４と容量用配線１３により構成される容量成分を示したものである。この図２に示された回路図を参照するとわかるように、コンタクト１２を設ける位置を変更することによりコンデンサ１６とグランド電位との間の抵抗値を調整することができる。
【００３５】
つまり、本実施形態の半導体装置によれば、コンタクト１２の接続（コンタクトパターン）を変更するだけで入力抵抗（Ｒｉ）の抵抗値を調整することができるので、パッド側の容量を変更することなく抵抗調整を行うことができる。
【００３６】
（第２の実施形態）
図３は本発明の第２の実施形態の半導体装置の構成を示すブロック図である。図３（ａ）は、本実施形態の半導体装置における配線パターンを示す図であり、図３（ｂ）は図３（ａ）における破線部分の断面図である。図３において、図１中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
【００３７】
上記第１の実施形態では、コンタクトパターンを変更して抵抗値の調整を行っていたが、本実施形態では、アルミ配線の配線パターンを変更することにより抵抗値の調整を行うようにしたものである。
【００３８】
容量調整のための容量用配線１３、くし形配線１４の構成は、図１に示した第１の実施形態と同様な構成のためその説明は省略する。本実施形態では、容量用配線１３の真下ではなく、容量用配線１３の外側の下層に、タングステン、ポリシリコン等の抵抗値の高い材質により形成された抵抗配線１１が配置されている。この抵抗配線１１は、第１の実施形態と同様に、端部がグランド電位に接続されている。そして、抵抗配線１１は、一定間隔のコンタクト１２を介して入力端子１０、くし形配線１４、容量用配線１３等が設けられた層に接続されている。そして、この複数のコンタクト１２は、接続配線１７により容量用配線１３にそれぞれ接続されている。
【００３９】
本実施形態によれば、入力端子容量（Ｃｉ）の調整と同様に、アルミ配線の配線パターンを変更するだけで入力抵抗（Ｒｉ）の抵抗値の調整を行うことが可能となる。
【００４０】
図３に示した第２の実施形態の半導体装置の各種配線により構成される回路の等価回路図は、図２に示した回路図とほぼ同様であり、複数のコンタクト１２と容量用配線１３との間が直接接続されずに接続配線１７によりそれぞれ接続されている点のみが異なるだけである。よって、アルミ配線の配線パターンを変更して、接続配線１７の接続位置を変更することにより、容量用配線１３とグランド電位との間の抵抗値を調整することができる。
【００４１】
上記で説明した第１の実施形態では、入力端子容量（Ｃｉ）と入力抵抗（Ｒｉ）の調整のためには、アルミ配線パターンとコンタクトパターンを変更する必要があったが、本実施形態では、アルミ配線パターンの変更のみに入力端子容量（Ｃｉ）と入力抵抗（Ｒｉ）の両方の値を調整することが可能となる。ただし、本実施形態では抵抗配線１１を容量用配線１３の外側に設ける必要があるため、上記で説明した第１の実施形態と比較すると、使用面積が増大してしまう。
【００４２】
上記第１および第２の実施形態では、半導体装置としてＤＲＡＭを用いた場合について説明したが、本発明はこれに限定されるものではなく、ＤＲＡＭ以外の他の半導体装置であっても各端子間の入力抵抗および入力端子容量を調整する必要がある半導体装置であれば同様に本発明を適用することができるものである。
【００４３】
さらに、上記第１および第２の実施形態では、入力端子（ボンディングパッド）が四角形であり、くし形配線１４および容量用配線１３がこの入力端子１０の３辺を覆うようにして設けられている場合を用いて説明したが、本発明はこのような構成に限定されるものではなく、１辺のみ、隣接する２辺のみ、または対抗する２辺のみがくし形配線１４および容量用配線１３により覆われているような場合に対しても適用可能である。また、４辺の全てがくし形配線１４および容量用配線１３により覆われている場合にも同様に本発明は適用可能である。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、コンタクトパターンまたはアルミ配線の接続パターンを変更することで入力抵抗を変更できるので、入力端子容量と入力抵抗を独立して調整することが可能となり、入力端子容量を変化させることなく入力抵抗の調整を行うことができるという効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置における配線パターンを示す図（図１（ａ））および、図１（ａ）における破線部分の断面図（図１（ｂ））である。
【図２】図１に示した第１の実施形態の半導体装置の各種配線により構成される回路の等価回路図である。
【図３】本発明の第２の実施形態の半導体装置における配線パターンを示す図（図２（ａ））および、図２（ａ）における破線部分の断面図（図２（ｂ））である。
【図４】入力端子容量を調整するための回路を備えた従来の半導体装置の構成を示す図である。
【図５】図４に示した従来の半導体装置において、入力端子容量の調整を行った後の等価回路を示す図である。
【図６】ラムバスＤＲＡＭを用いたシステムの代表的な構成を示す図である。
【図７】くし型の配線を用いて容量成分を構成した半導体装置の構成を示す図である。
【符号の説明】
１０ 入力端子
１１ 抵抗配線
１２ コンタクト
１３ 容量用配線
１４ くし形配線
１５ 層間膜
１６ コンデンサ
１７ 接続配線
２０ 入力端子容量調整用素子部
２１ ＭＯＳ型容量素子
３０ 内部回路
４０ 入力保護抵抗
５０ コントローラ
６０1〜６０n ＲＤＲＡＭ
【発明の属する技術分野】
本発明は、高速な動作が要求されるＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置に関し、特に各端子間の伝搬速度のバラツキを調整する機能を備えた半導体装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体装置では、データ線、制御信号、クロック信号等の入力信号を介して外部のコントローラとの間でデータのやりとりを行っている。そのため、このような半導体装置では、各端子間または各素子間における各入力信号の伝搬速度の差であるスキューが大きくなると動作上不都合が生じる場合がある。特に、近年ＤＲＡＭ等の半導体装置の動作が高速化するにしたがって、伝搬速度のバラツキをできるだけ小さくするため、入力端子とグランド電位との間の容量である入力端子容量のバラツキ範囲が厳格に規格化されるようになってきている。このため、入力端子容量を調整するための回路を備えた半導体装置が提案されている（例えば、特許文献１参照。）。
【０００３】
このような従来の半導体装置の構成を図４に示す。この従来の半導体装置では、入力端子（ボンディングパッド）１０に接続された静電破壊防止用の入力保護抵抗４０を介して内部回路３０へ配線される途中で、入力端子容量調整用素子部２０を接続切り替え用アルミ配線を介して配置している。入力端子容量調整用素子部２０は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタからなる複数のＭＯＳ型容量素子２１により構成されている。この従来の半導体装置では、アルミ配線のパターンを変更することにより予め用意されていたＭＯＳ型容量素子２１の接続を切り替えることにより入力端子容量の調整が行われていた。
【０００４】
しかし、ＭＯＳトランジスタを用いたＭＯＳ型容量素子２１は、対グランド電位との間の抵抗であるジャンクション抵抗（Ｒｊ）が大きいため、容量を追加した際の抵抗成分が大きくなり、入力抵抗（Ｒｉ）の増加を招いてしまう。
【０００５】
図４に示した従来の半導体装置において、入力端子容量の調整を行った後の等価回路を図５に示す。
【０００６】
ボンディングパッド１０とグランド電位と間の容量としては、ボンディングパッド１０におけるＰＡＤ容量、ボンディングパッド１０から保護抵抗４０までの間の配線における配線容量、出力トランジスタにおける拡散容量、保護抵抗４０より後の内部配線における配線容量、その他の容量等様々な容量が存在する。そして、この容量とグランド電位との間には、それぞれジャンクション抵抗（Ｒｊ）が存在する。
【０００７】
この入力端子１０における入力端子容量（Ｃｉ）は、入力端子１０に接続されている全ての容量（Ｃｊ）を加算したものである。しかし、伝搬速度は、入力端子容量だけによって影響を受けるのではなく、各容量とグランド電位との間のジャンクション抵抗（Ｒｊ）の大きさによっても影響を受ける。そのため、近年の規格では入力端子容量（Ｃｉ）だけでなく入力抵抗（Ｒｉ）についても規格が設けられているものもある。この入力抵抗（Ｒｉ）とは、ジャンクション抵抗Ｒｊを接続されている容量（Ｃｊ）の容量値の大きさに基づいて重み付けして加算することにより算出される値である。
【０００８】
上記で説明したような入力端子容量（Ｃｉ）および入力抵抗（Ｒｉ）の値は、半導体装置の動作が高速化すればより厳しい規格内に収まるようにしなければならない。
【０００９】
例えば、ラムバス（登録商標）ＤＲＡＭ（以下ＲＤＲＡＭと称する。）では、各端子間における入力端子容量（Ｃｉ）のばらつきは６０ｆＦ（フェムトファラッド）以下、入力抵抗（Ｒｉ）は４〜１０Ωの範囲に設定することが定められている。
【００１０】
ＲＤＲＡＭとは、米国ラムバス（Rambus）社により開発されたデータ転送方式であるラムバス・インタフェースに準拠したＤＲＡＭであり、高速データ伝送を実現したＤＲＡＭである。
【００１１】
このＲＤＲＡＭを用いたシステムの代表的な構成を図６に示す。このシステムでは、ラムバスインタフェースを有するコントローラ（マスタ）５０と複数のＲＤＲＡＭ（スレーブ）６０1〜６０nとの間が、ラムバスチャネルと呼ばれるバス配線により接続された構成となっている。このラムバスチャネルは、伝送線のインピーダンスと等価な抵抗を介して終端電源に接続された高速小振幅信号等で構成されている。高速信号の中には２本のクロック信号があり、この２本のクロック信号は、マスタであるコントローラ５０側に供給されるクロック信号であるＣＴＭ（Clock To Master）と、コントローラ５０からスレーブであるＲＤＲＡＭ６０1〜６０n側に折り返されてきたクロック信号であるＣＦＭ（Clock From Master）とにより構成されている。
【００１２】
このようなシステムでは、１チャネル当たり最高で３２個のＲＤＲＡＭが接続されるので、クロック信号はＴＣＬＫとＲＣＬＫで合計６４個のピンに接続されることになる。つまり、最も端のＲＤＲＡＭへ入力されるＣＦＭは６４個目のピンとなる。
【００１３】
このような構成のシステムにおいては、入力抵抗（Ｒｉ）が大きいと、当初は０．８Ｖの振幅だったクロック波形が各ピンの入力抵抗（Ｒｉ）により減衰して、最端のＲＤＲＡＭへ入力される際には振幅が小さくなってしまう。最端のＲＤＲＡＭへ入力されるクロック信号において十分な振幅を確保するためには、各端子における入力抵抗（Ｒｉ）を小さくしなければならない。高周波数になれば振幅自体も小さくする必要があるので、入力抵抗（Ｒｉ）はさらに小さくする必要がある。
【００１４】
このように信号の減衰のみから考えると入力抵抗は極力小さな値に抑えたほうが良いが、あまり小さくしすぎるとパッケージ側のインダクタンスによるオーバーシュートが大きくなるという副作用が発生する。
【００１５】
そのため、入力抵抗の値はある一定の範囲内に抑える必要があり、現在のラムバスの仕様では、上述したように入力抵抗は４〜１０Ωの範囲に設定することが定められている。
【００１６】
上述した従来の半導体装置では、ＭＯＳ型容量素子を用いて入力端子容量の調整を行っていたため入力端子容量の調整を行うことにより入力抵抗も変化してしまう。そのため、入力抵抗をできるだけ変化することなく入力端子容量の調整を行うことも目的として、くし形の配線パターンを用いることにより容量成分を構成することが提案されている（例えば、特許文献２、３参照。）
このようなくし型の配線を用いて容量成分を構成した半導体装置の構成を図７に示す。
【００１７】
この半導体装置では、図７に示されるように、入力端子１０の一部が、一定の間隔で凹凸が設けられたくし形配線により構成されている。そして、このくし形配線に対抗して、くし形配線の凹部とそれぞれかみ合うように凸部が設けられたＧＮＤ（グランド）配線が設けられている。このＧＮＤ配線はグランド電位に接続されているので、くし形配線とＧＮＤ配線との静電結合により容量成分が構成される。そして、このＧＮＤ配線の長さを調整することにより容量の大きさの調整が可能となる。
【００１８】
このようなくし形電極を用いた半導体装置によれば、最上位の配線を変更するだけで入力端子容量の調整が可能であるため、変更に必要な製造工程を最小にすることができる。また、容量素子を配線のみで形成しているため、容量素子を調整したことにより増加する抵抗成分を小さくできるため、入力抵抗の増加分を抑えながら入力端子容量を調整することが可能である。また、パッド周りの禁止領域を有効利用することができるため、入力端子容量を調整するための回路の面積的な増加分を最小限に抑えることができる。
【００１９】
しかし、このようなくし形の配線パターンを用いて入力端子容量を調整するようにした従来の半導体装置では、入力端子容量（Ｃｉ）の調整を行うことは可能であるが、入力抵抗（Ｒｉ）の調整を行うことはできない。そのため、入力端子容量（Ｃｉ）と入力抵抗（Ｒｉ）の両方の規格を満たすことが困難であた。
【００２０】
【特許文献１】
特開２０００−３１３８６号公報
【特許文献２】
特許第３２９２１７５号公報
【特許文献３】
特開昭６２−２９１２１３号公報
【００２１】
【発明が解決しようとする課題】
上述した従来の半導体装置では、入力端子容量と入力抵抗を独立して調整することができず、両方の値を規格内に収める調整が困難であるという問題点があった。
【００２２】
本発明の目的は、入力端子容量と入力抵抗を独立して調整することを可能とし、入力端子容量を変化させることなく、入力抵抗の調整を行うことができる半導体装置を提供することである。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、入力端子を備えた半導体装置であって、
前記入力端子自体の外周に一定の間隔で凹凸を設けることにより形成されたくし形配線と、
前記くし形配線に対抗して設けられ、該くし形配線の凹部とそれぞれかみあうように凸部が形成された容量用配線と、
前記容量用配線の下層に設けられ、コンタクトを介して該容量用配線に接続されるとともに、端部がグランド電位に接続された抵抗配線とを有する。
【００２４】
本発明によれば、容量用配線の長さを変更することにより、容量用配線とくし形配線により形成される容量を調整することができ、容量用配線と抵抗配線を接続するコンタクトの位置を変更することによって、容量用配線とグランド電位との間の抵抗値を調整することができる。そのため、コンタクトの接続を変更するだけで抵抗値を調整することができ、入力端子容量を変化させることなく入力抵抗のみを調整することが可能となる。
【００２５】
また、本発明の他の半導体装置は、入力端子を備えた半導体装置であって、
前記入力端子自体の外周に一定の間隔で凹凸を設けることにより形成されたくし形配線と、
前記くし形配線に対抗して設けられ、該くし形配線の凹部とそれぞれかみあうように凸部が形成された容量用配線と、
前記容量用配線が設けられた位置の外側の下層に設けられ、コンタクトを介して前記入力端子が設けられた層に接続されるとともに端部がグランド電位に接続された抵抗配線と、
前記入力端子が形成された層において、前記コンタクトと前記容量用配線との間を、それぞれ接続するための接続配線とを有する。
【００２６】
本発明によれば、容量用配線の長さを変更することにより、容量用配線とくし形配線により形成される容量を調整することができ、容量用配線と抵抗配線を接続する接続配線の接続位置を変更することによって、容量用配線とグランド電位との間の抵抗値を調整することができる。そのため、コンタクトの接続を変更するだけで抵抗値を調整することができ、入力端子容量を変化させることなく入力抵抗のみを調整することが可能となる。また、コンタクトパターンを変更することなく抵抗値の変更が可能であるため、配線パターンの変更のみで入力端子容量と入力抵抗の両方の値を調整することが可能となる。
【００２７】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２８】
（第１の実施形態）
図１は本発明の第１の実施形態の半導体装置の構成を示す図である。図１（ａ）は、本実施形態の半導体装置における配線パターンを示す図であり、図１（ｂ）は図１（ａ）における破線部分の断面図である。
【００２９】
本実施形態の半導体装置では、ある入力端子（ボンディングパッド）１０の入力端子容量（Ｃｉ）および入力抵抗（Ｒｉ）を、くし形配線１４、容量用配線１３、抵抗配線１１により調整する。本実施形態の半導体装置は、図５に示した等価回路図において、抵抗成分の小さいボンディングパッド部（ＰＡＤ部）の配線容量と、その抵抗成分を調整するものである。
【００３０】
くし形配線１４は、入力端子１０の外周に、この入力端子１０と同電位で形成されるとともに、一定の間隔で凹凸が設けられたくし形の形状となっている。容量用配線１３は、くし形配線１４に対抗して設けられていて、このくし形配線１４の凹部とそれぞれかみあうように凸部が形成されている。抵抗配線１１は、タングステン、ポリシリコン等の抵抗値の高い材質により形成された配線であり、容量用配線１３の下層に設けられ、一定間隔の複数のコンタクト１２を介してこの容量用配線１３に接続されるとともに、端部がグランド電位に接続されている。
【００３１】
本実施形態の半導体装置の構成をさらに詳細に説明する。本実施形態の半導体装置では、入力端子１０と同電位のくし形配線１４と入力端子１０の電位と異なる電位の容量用配線１３とが、入力端子１０の外周に交互に均等に入力端子１０と同層の配線により配置されている。容量用配線１３の凸部は、くし形配線１４を囲むようにして、それぞれ容量用配線１３の凸部と同層の配線により接続されている。この容量用配線１３の共通接続配線の下層には、図１（ｂ）に示されるように層間膜１５を介して抵抗配線１１が配置され、容量用配線１３と抵抗配線１１とは、複数のコンタクト１２を介して接続することができるような構造となっている。また、抵抗配線１１は固定電源であるグランド電位に接続されている。
【００３２】
本実施形態の半導体装置では、容量用配線１３の長さを変更することにより、容量用配線１３とくし形配線１４により形成される容量を調整することができる。また、容量用配線１３と抵抗配線１１を接続するコンタクト１２の位置を変更することによって、容量用配線１３とグランド電位との間の抵抗値を調整することができる。そして、コンタクト１２の接続を変更するだけで抵抗値を調整することができるので、入力端子容量（Ｃｉ）を変化させずに入力抵抗（Ｒｉ）のみを調整することが可能となる。
【００３３】
図１に示した第１の実施形態の半導体装置の各種配線により構成される回路の等価回路図を図２に示す。
【００３４】
この図２中、コンデンサ１６は、図１中のくし形配線１４と容量用配線１３により構成される容量成分を示したものである。この図２に示された回路図を参照するとわかるように、コンタクト１２を設ける位置を変更することによりコンデンサ１６とグランド電位との間の抵抗値を調整することができる。
【００３５】
つまり、本実施形態の半導体装置によれば、コンタクト１２の接続（コンタクトパターン）を変更するだけで入力抵抗（Ｒｉ）の抵抗値を調整することができるので、パッド側の容量を変更することなく抵抗調整を行うことができる。
【００３６】
（第２の実施形態）
図３は本発明の第２の実施形態の半導体装置の構成を示すブロック図である。図３（ａ）は、本実施形態の半導体装置における配線パターンを示す図であり、図３（ｂ）は図３（ａ）における破線部分の断面図である。図３において、図１中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
【００３７】
上記第１の実施形態では、コンタクトパターンを変更して抵抗値の調整を行っていたが、本実施形態では、アルミ配線の配線パターンを変更することにより抵抗値の調整を行うようにしたものである。
【００３８】
容量調整のための容量用配線１３、くし形配線１４の構成は、図１に示した第１の実施形態と同様な構成のためその説明は省略する。本実施形態では、容量用配線１３の真下ではなく、容量用配線１３の外側の下層に、タングステン、ポリシリコン等の抵抗値の高い材質により形成された抵抗配線１１が配置されている。この抵抗配線１１は、第１の実施形態と同様に、端部がグランド電位に接続されている。そして、抵抗配線１１は、一定間隔のコンタクト１２を介して入力端子１０、くし形配線１４、容量用配線１３等が設けられた層に接続されている。そして、この複数のコンタクト１２は、接続配線１７により容量用配線１３にそれぞれ接続されている。
【００３９】
本実施形態によれば、入力端子容量（Ｃｉ）の調整と同様に、アルミ配線の配線パターンを変更するだけで入力抵抗（Ｒｉ）の抵抗値の調整を行うことが可能となる。
【００４０】
図３に示した第２の実施形態の半導体装置の各種配線により構成される回路の等価回路図は、図２に示した回路図とほぼ同様であり、複数のコンタクト１２と容量用配線１３との間が直接接続されずに接続配線１７によりそれぞれ接続されている点のみが異なるだけである。よって、アルミ配線の配線パターンを変更して、接続配線１７の接続位置を変更することにより、容量用配線１３とグランド電位との間の抵抗値を調整することができる。
【００４１】
上記で説明した第１の実施形態では、入力端子容量（Ｃｉ）と入力抵抗（Ｒｉ）の調整のためには、アルミ配線パターンとコンタクトパターンを変更する必要があったが、本実施形態では、アルミ配線パターンの変更のみに入力端子容量（Ｃｉ）と入力抵抗（Ｒｉ）の両方の値を調整することが可能となる。ただし、本実施形態では抵抗配線１１を容量用配線１３の外側に設ける必要があるため、上記で説明した第１の実施形態と比較すると、使用面積が増大してしまう。
【００４２】
上記第１および第２の実施形態では、半導体装置としてＤＲＡＭを用いた場合について説明したが、本発明はこれに限定されるものではなく、ＤＲＡＭ以外の他の半導体装置であっても各端子間の入力抵抗および入力端子容量を調整する必要がある半導体装置であれば同様に本発明を適用することができるものである。
【００４３】
さらに、上記第１および第２の実施形態では、入力端子（ボンディングパッド）が四角形であり、くし形配線１４および容量用配線１３がこの入力端子１０の３辺を覆うようにして設けられている場合を用いて説明したが、本発明はこのような構成に限定されるものではなく、１辺のみ、隣接する２辺のみ、または対抗する２辺のみがくし形配線１４および容量用配線１３により覆われているような場合に対しても適用可能である。また、４辺の全てがくし形配線１４および容量用配線１３により覆われている場合にも同様に本発明は適用可能である。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、コンタクトパターンまたはアルミ配線の接続パターンを変更することで入力抵抗を変更できるので、入力端子容量と入力抵抗を独立して調整することが可能となり、入力端子容量を変化させることなく入力抵抗の調整を行うことができるという効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置における配線パターンを示す図（図１（ａ））および、図１（ａ）における破線部分の断面図（図１（ｂ））である。
【図２】図１に示した第１の実施形態の半導体装置の各種配線により構成される回路の等価回路図である。
【図３】本発明の第２の実施形態の半導体装置における配線パターンを示す図（図２（ａ））および、図２（ａ）における破線部分の断面図（図２（ｂ））である。
【図４】入力端子容量を調整するための回路を備えた従来の半導体装置の構成を示す図である。
【図５】図４に示した従来の半導体装置において、入力端子容量の調整を行った後の等価回路を示す図である。
【図６】ラムバスＤＲＡＭを用いたシステムの代表的な構成を示す図である。
【図７】くし型の配線を用いて容量成分を構成した半導体装置の構成を示す図である。
【符号の説明】
１０ 入力端子
１１ 抵抗配線
１２ コンタクト
１３ 容量用配線
１４ くし形配線
１５ 層間膜
１６ コンデンサ
１７ 接続配線
２０ 入力端子容量調整用素子部
２１ ＭＯＳ型容量素子
３０ 内部回路
４０ 入力保護抵抗
５０ コントローラ
６０1〜６０n ＲＤＲＡＭ
Claims (4)
- 入力端子を備えた半導体装置であって、
前記入力端子自体の外周に一定の間隔で凹凸を設けることにより形成されたくし形配線と、
前記くし形配線に対抗して設けられ、該くし形配線の凹部とそれぞれかみあうように凸部が形成された容量用配線と、
前記容量用配線の下層に設けられ、コンタクトを介して該容量用配線に接続されるとともに、端部がグランド電位に接続された抵抗配線とを有する半導体装置。 - 入力端子を備えた半導体装置であって、
前記入力端子自体の外周に一定の間隔で凹凸を設けることにより形成されたくし形配線と、
前記くし形配線に対抗して設けられ、該くし形配線の凹部とそれぞれかみあうように凸部が形成された容量用配線と、
前記容量用配線が設けられた位置の外側の下層に設けられ、コンタクトを介して前記入力端子が設けられた層に接続されるとともに端部がグランド電位に接続された抵抗配線と、
前記入力端子が形成された層において、前記コンタクトと前記容量用配線との間を、それぞれ接続するための接続配線とを有する半導体装置。 - 前記入力端子が四角形であり、前記くし形配線および前記容量用配線が該入力端子の３辺を覆うようにして設けられている請求項１または２記載の半導体装置。
- 前記コンタクトが複数設けられている請求項１乃至請求項３のいずれか１項記載の半導体装置。
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