JP2003152091A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】 回路ブロック間のアイソレーションが高い半
導体集積回路を得る。 【解決手段】 第１の回路ブロック２と第２の回路ブロ
ック間３をサージ素子で接続しない構成とすることによ
り、ブロック間を結合する容量を小さくする。
導体集積回路を得る。 【解決手段】 第１の回路ブロック２と第２の回路ブロ
ック間３をサージ素子で接続しない構成とすることによ
り、ブロック間を結合する容量を小さくする。
Description
【０００１】
【発明の属する技術分野】本発明は、主としてコードレ
スリモコン、コードレス電話、携帯電話などの無線機の
高周波回路を半導体基板上に集積した半導体集積回路に
関し、特に集積された複数の回路ブロック間で高いアイ
ソレーションを必要とする用途に用いられる半導体集積
回路に関する。
スリモコン、コードレス電話、携帯電話などの無線機の
高周波回路を半導体基板上に集積した半導体集積回路に
関し、特に集積された複数の回路ブロック間で高いアイ
ソレーションを必要とする用途に用いられる半導体集積
回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路について図面を参
照しながら説明する。図３は、従来の半導体集積回路の
半導体基板上の回路の構成図である。
照しながら説明する。図３は、従来の半導体集積回路の
半導体基板上の回路の構成図である。
【０００３】図３において、１は半導体基板、２は第１
の回路ブロック、３は第２の回路ブロック、４は第３の
回路ブロック、５は第１の端子パッド群、６は第２の端
子パッド群、７は第３の端子パッド群、８は第１のサー
ジ素子群、９は第２のサージ素子群、１０は第３のサー
ジ素子群、１１は第４のサージ素子群、１２は第１の回
路ブロックのグランド端子パッド、１３は第２の回路ブ
ロックのグランド端子パッド、１４は第３の回路ブロッ
クのグランド端子パッド、１６は信号ラインまたは電源
ラインである。
の回路ブロック、３は第２の回路ブロック、４は第３の
回路ブロック、５は第１の端子パッド群、６は第２の端
子パッド群、７は第３の端子パッド群、８は第１のサー
ジ素子群、９は第２のサージ素子群、１０は第３のサー
ジ素子群、１１は第４のサージ素子群、１２は第１の回
路ブロックのグランド端子パッド、１３は第２の回路ブ
ロックのグランド端子パッド、１４は第３の回路ブロッ
クのグランド端子パッド、１６は信号ラインまたは電源
ラインである。
【０００４】図３は、ＩＣチップの半導体基板上に形成
された端子パッド、アルミ配線およびサージ素子の構成
を表している。半導体基板１に第１、第２および第３の
回路ブロック２、３、４が形成されている。そして前記
第１、第２および第３の回路ブロックと半導体集積回路
外の回路とを接続するための端子パッドとして第１、第
２および第３の端子パッド群５、６、７が半導体基板１
上に形成されている。また、半導体基板内で各回路ブロ
ック間を接続する信号ラインまたは電源ライン１６が形
成されている。各端子パッドはパッケージリードにボン
ディングワイヤで接続され、半導体基板１が、樹脂によ
りパッケージングされて完成品のＩＣとなる。
された端子パッド、アルミ配線およびサージ素子の構成
を表している。半導体基板１に第１、第２および第３の
回路ブロック２、３、４が形成されている。そして前記
第１、第２および第３の回路ブロックと半導体集積回路
外の回路とを接続するための端子パッドとして第１、第
２および第３の端子パッド群５、６、７が半導体基板１
上に形成されている。また、半導体基板内で各回路ブロ
ック間を接続する信号ラインまたは電源ライン１６が形
成されている。各端子パッドはパッケージリードにボン
ディングワイヤで接続され、半導体基板１が、樹脂によ
りパッケージングされて完成品のＩＣとなる。
【０００５】さて図３に示す従来の半導体集積回路で
は、外部から半導体集積回路へのサージ入力による素子
の破損を防ぐために、各端子パッド間をサージ素子で接
続している。ここでサージ素子にはダイオード素子やト
ランジスタ素子などが用いられ、一定以上の電圧印可に
よりブレイクダウン現象が生じ抵抗値が低下して電流を
流す特性を持っている。第１の回路ブロック２に接続さ
れた第１の端子パッド群５は第１のサージ素子群８によ
り第１の回路ブロックのグランド端子パッド１２に接続
されている。同様に第２の端子パッド群６は第２のサー
ジ素子群９により第２の回路ブロックのグランド端子パ
ッド１３に、第３の端子パッド７群は第３のサージ素子
群１０により第３の回路ブロックのグランド端子パッド
１４にそれぞれ接続されている。
は、外部から半導体集積回路へのサージ入力による素子
の破損を防ぐために、各端子パッド間をサージ素子で接
続している。ここでサージ素子にはダイオード素子やト
ランジスタ素子などが用いられ、一定以上の電圧印可に
よりブレイクダウン現象が生じ抵抗値が低下して電流を
流す特性を持っている。第１の回路ブロック２に接続さ
れた第１の端子パッド群５は第１のサージ素子群８によ
り第１の回路ブロックのグランド端子パッド１２に接続
されている。同様に第２の端子パッド群６は第２のサー
ジ素子群９により第２の回路ブロックのグランド端子パ
ッド１３に、第３の端子パッド７群は第３のサージ素子
群１０により第３の回路ブロックのグランド端子パッド
１４にそれぞれ接続されている。
【０００６】更に第１、第２および第３の回路ブロック
のグランド端子パッド１２、１３、１４は互いにサージ
素子群１７により接続されている。
のグランド端子パッド１２、１３、１４は互いにサージ
素子群１７により接続されている。
【０００７】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体集積回路では、各回路ブロック間のアイソレ
ーションが十分に得られないという問題があった。
来の半導体集積回路では、各回路ブロック間のアイソレ
ーションが十分に得られないという問題があった。
【０００８】図３および図４を用いて、アイソレーショ
ンが十分に得られない理由を説明する。
ンが十分に得られない理由を説明する。
【０００９】図３に示すように、各ブロック間が第４の
サージ素子群１１により接続されているため、信号がサ
ージ素子を介して漏れることによりアイソレーションが
劣化する。
サージ素子群１１により接続されているため、信号がサ
ージ素子を介して漏れることによりアイソレーションが
劣化する。
【００１０】図４は回路ブロック間のアイソレーション
の説明図である。図４において、Ｃ１はサージ素子の容
量である。サージ素子はダイオード素子などで構成され
るため容量成分を持っている。また、Ｌ１、Ｌ２は端子
パッドに接続されるボンディングワイヤおよびパッケー
ジリードのインダクタンス成分である。半導体集積回路
内にミキサとＬＮＡが集積されている場合を考える。外
部のＶＣＯ（信号源）からミキサの入力端子に高周波電
圧Ｖｉが入力されると、Ｌ１の存在によりミキサのグラ
ンド配線パターンには高周波電圧Ｖ１が発生する。この
Ｖ１がサージ素子の容量を介することによりＬＮＡのグ
ランド配線パターンに高周波電圧Ｖ２を励起する。つま
りＬ１、Ｌ２おおびＣ１の存在によりアイソレーション
が劣化する。
の説明図である。図４において、Ｃ１はサージ素子の容
量である。サージ素子はダイオード素子などで構成され
るため容量成分を持っている。また、Ｌ１、Ｌ２は端子
パッドに接続されるボンディングワイヤおよびパッケー
ジリードのインダクタンス成分である。半導体集積回路
内にミキサとＬＮＡが集積されている場合を考える。外
部のＶＣＯ（信号源）からミキサの入力端子に高周波電
圧Ｖｉが入力されると、Ｌ１の存在によりミキサのグラ
ンド配線パターンには高周波電圧Ｖ１が発生する。この
Ｖ１がサージ素子の容量を介することによりＬＮＡのグ
ランド配線パターンに高周波電圧Ｖ２を励起する。つま
りＬ１、Ｌ２おおびＣ１の存在によりアイソレーション
が劣化する。
【００１１】そして、半導体集積回路の各回路ブロック
間で十分なアイソレーションが得られないことが、高周
波回路の集積化が困難であることの要因となっていた。
間で十分なアイソレーションが得られないことが、高周
波回路の集積化が困難であることの要因となっていた。
【００１２】
【課題を解決するための手段】前記従来の課題を解決す
るために、本発明の半導体集積回路は、半導体基板と、
前記半導体基板上に構成された第１および第２の回路ブ
ロックと、前記第１および第２の回路ブロック内の回路
にそれぞれ接続された第１および第２の端子パッド群
と、前記第１の端子パッド群と前記第１の回路ブロック
のグランド端子パッドまたは／および電源端子パッドを
接続する第１のサージ素子群と、前記第２の端子パッド
群と前記第２の回路ブロックのグランド端子パッドまた
は／および電源端子パッドを接続する第２のサージ素子
群からなり、前記第１の回路ブロックのグランド端子パ
ッドまたは／および電源端子パッドと前記第２の回路ブ
ロックのグランド端子パッドまたは／および電源端子パ
ッドは互いにサージ素子で接続されない構成からなるも
のである。
るために、本発明の半導体集積回路は、半導体基板と、
前記半導体基板上に構成された第１および第２の回路ブ
ロックと、前記第１および第２の回路ブロック内の回路
にそれぞれ接続された第１および第２の端子パッド群
と、前記第１の端子パッド群と前記第１の回路ブロック
のグランド端子パッドまたは／および電源端子パッドを
接続する第１のサージ素子群と、前記第２の端子パッド
群と前記第２の回路ブロックのグランド端子パッドまた
は／および電源端子パッドを接続する第２のサージ素子
群からなり、前記第１の回路ブロックのグランド端子パ
ッドまたは／および電源端子パッドと前記第２の回路ブ
ロックのグランド端子パッドまたは／および電源端子パ
ッドは互いにサージ素子で接続されない構成からなるも
のである。
【００１３】そして、半導体基板内で回路ブロック間を
跨って配線される信号ラインや電源ラインをなくし半導
体基板外で接続することで、各回路ブロック間を接続す
るサージ素子をなくすことができる。そのため、回路ブ
ロック間のアイソレーションを大きくすることができ
る。
跨って配線される信号ラインや電源ラインをなくし半導
体基板外で接続することで、各回路ブロック間を接続す
るサージ素子をなくすことができる。そのため、回路ブ
ロック間のアイソレーションを大きくすることができ
る。
【００１４】
【発明の実施の形態】請求項１記載の発明は、半導体基
板と、前記半導体基板上に構成された第１および第２の
回路ブロックと、前記第１および第２の回路ブロック内
の回路素子にそれぞれ接続された第１および第２の端子
パッド群と、前記第１の端子パッド群と前記第１の回路
ブロックのグランド端子パッドまたは／および電源端子
パッドを接続する第１のサージ素子群と、前記第２の端
子パッド群と前記第２の回路ブロックのグランド端子パ
ッドまたは／および電源端子パッドを接続する第２のサ
ージ素子群からなり、前記第１の回路ブロックのグラン
ド端子パッドまたは／および電源端子パッドと前記第２
の回路ブロックのグランド端子パッドまたは／および電
源端子パッドは互いにサージ素子で接続されない構成か
らなるものである。そして、回路ブロック間を接続する
サージ素子がないため、回路ブロック間のアイソレーシ
ョンを大きくすることができる。
板と、前記半導体基板上に構成された第１および第２の
回路ブロックと、前記第１および第２の回路ブロック内
の回路素子にそれぞれ接続された第１および第２の端子
パッド群と、前記第１の端子パッド群と前記第１の回路
ブロックのグランド端子パッドまたは／および電源端子
パッドを接続する第１のサージ素子群と、前記第２の端
子パッド群と前記第２の回路ブロックのグランド端子パ
ッドまたは／および電源端子パッドを接続する第２のサ
ージ素子群からなり、前記第１の回路ブロックのグラン
ド端子パッドまたは／および電源端子パッドと前記第２
の回路ブロックのグランド端子パッドまたは／および電
源端子パッドは互いにサージ素子で接続されない構成か
らなるものである。そして、回路ブロック間を接続する
サージ素子がないため、回路ブロック間のアイソレーシ
ョンを大きくすることができる。
【００１５】また請求項２記載の発明は、半導体基板
と、前記半導体基板上に構成された第１、第２および第
３の回路ブロックと、前記第１、第２および第３の回路
ブロック内の回路素子にそれぞれ接続された第１、第２
および第３の端子パッド群と、前記第１の端子パッド群
と前記第１の回路ブロックのグランド端子パッドまたは
／および電源端子パッドを接続する第１のサージ素子群
と、前記第２の端子パッド群と前記第２の回路ブロック
のグランド端子パッドまたは／および電源端子パッドを
接続する第２のサージ素子群と、前記第３の端子パッド
群と前記第３の回路ブロックのグランド端子パッドまた
は／および電源端子パッドを接続する第３のサージ素子
群と、前記第１の回路ブロックのグランド端子パッドま
たは／および電源端子パッドと前記第２の回路ブロック
のグランド端子パッドまたは／および電源端子パッドを
接続し前記第２の回路ブロックのグランド端子パッドま
たは／および電源端子パッドと前記第３の回路ブロック
のグランド端子パッドまたは／および電源端子パッドを
接続する第４のサージ素子群からなり、前記第１の回路
ブロックのグランド端子パッドまたは／および電源端子
パッドと前記第３の回路ブロックのグランド端子パッド
または／および電源端子パッドは直接にはサージ素子で
接続されない構成からなるものである。そして、アイソ
レーションを必要とする回路ブロックを直接接続するサ
ージ素子がないため、回路ブロック間のアイソレーショ
ンを大きくすることができると共に、回路ブロック間の
信号ラインまたは電源ラインの配線がある場合でも耐サ
ージ特性を確保することができる。
と、前記半導体基板上に構成された第１、第２および第
３の回路ブロックと、前記第１、第２および第３の回路
ブロック内の回路素子にそれぞれ接続された第１、第２
および第３の端子パッド群と、前記第１の端子パッド群
と前記第１の回路ブロックのグランド端子パッドまたは
／および電源端子パッドを接続する第１のサージ素子群
と、前記第２の端子パッド群と前記第２の回路ブロック
のグランド端子パッドまたは／および電源端子パッドを
接続する第２のサージ素子群と、前記第３の端子パッド
群と前記第３の回路ブロックのグランド端子パッドまた
は／および電源端子パッドを接続する第３のサージ素子
群と、前記第１の回路ブロックのグランド端子パッドま
たは／および電源端子パッドと前記第２の回路ブロック
のグランド端子パッドまたは／および電源端子パッドを
接続し前記第２の回路ブロックのグランド端子パッドま
たは／および電源端子パッドと前記第３の回路ブロック
のグランド端子パッドまたは／および電源端子パッドを
接続する第４のサージ素子群からなり、前記第１の回路
ブロックのグランド端子パッドまたは／および電源端子
パッドと前記第３の回路ブロックのグランド端子パッド
または／および電源端子パッドは直接にはサージ素子で
接続されない構成からなるものである。そして、アイソ
レーションを必要とする回路ブロックを直接接続するサ
ージ素子がないため、回路ブロック間のアイソレーショ
ンを大きくすることができると共に、回路ブロック間の
信号ラインまたは電源ラインの配線がある場合でも耐サ
ージ特性を確保することができる。
【００１６】また請求項３記載の発明は、第１の回路ブ
ロックと第２の回路ブロック間の信号ラインまたは電源
ラインの接続は、第１の端子パッド群の端子と第２の端
子パッド群の端子を半導体基板の外部で接続することに
より行うものである。そして回路ブロック間の信号ライ
ンまたは電源ラインの接続を半導体集積回路の外を介し
て行うため、回路ブロック間アイソレーションの確保と
耐サージ特性を両立することができる。
ロックと第２の回路ブロック間の信号ラインまたは電源
ラインの接続は、第１の端子パッド群の端子と第２の端
子パッド群の端子を半導体基板の外部で接続することに
より行うものである。そして回路ブロック間の信号ライ
ンまたは電源ラインの接続を半導体集積回路の外を介し
て行うため、回路ブロック間アイソレーションの確保と
耐サージ特性を両立することができる。
【００１７】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。
て説明する。
【００１８】（実施例１）図１は、本発明による実施例
１の半導体集積回路の半導体基板上の回路の構成図であ
る。図１を用いて本実施例の半導体集積回路について説
明する。
１の半導体集積回路の半導体基板上の回路の構成図であ
る。図１を用いて本実施例の半導体集積回路について説
明する。
【００１９】図１において、１は半導体基板、２は第１
の回路ブロック、３は第２の回路ブロック、４は第３の
回路ブロック、５は第１の端子パッド群、６は第２の端
子パッド群、７は第３の端子パッド群、８は第１のサー
ジ素子群、９は第２のサージ素子群、１０は第３のサー
ジ素子群、１２は第１の回路ブロックのグランド端子パ
ッド、１３は第２の回路ブロックのグランド端子パッ
ド、１４は第３の回路ブロックのグランド端子パッド、
１５は信号ラインである。
の回路ブロック、３は第２の回路ブロック、４は第３の
回路ブロック、５は第１の端子パッド群、６は第２の端
子パッド群、７は第３の端子パッド群、８は第１のサー
ジ素子群、９は第２のサージ素子群、１０は第３のサー
ジ素子群、１２は第１の回路ブロックのグランド端子パ
ッド、１３は第２の回路ブロックのグランド端子パッ
ド、１４は第３の回路ブロックのグランド端子パッド、
１５は信号ラインである。
【００２０】半導体基板１に第１、第２および第３の回
路ブロック２、３、４が形成されている。そして前記第
１、第２および第３の回路ブロック２、３、４を半導体
集積回路外に接続するための端子パッドとして第１、第
２および第３の端子パッド群５、６、７が半導体基板１
上に形成されている。尚、各端子パッドはパッケージリ
ードにボンディングワイヤで接続され、半導体基板１
が、樹脂によりパッケージングされて完成品のＩＣとな
る。
路ブロック２、３、４が形成されている。そして前記第
１、第２および第３の回路ブロック２、３、４を半導体
集積回路外に接続するための端子パッドとして第１、第
２および第３の端子パッド群５、６、７が半導体基板１
上に形成されている。尚、各端子パッドはパッケージリ
ードにボンディングワイヤで接続され、半導体基板１
が、樹脂によりパッケージングされて完成品のＩＣとな
る。
【００２１】第１の回路ブロック２に接続された第１の
端子パッド群５は第１のサージ素子群８により第１の回
路ブロックのグランド端子パッド１２に接続されてい
る。同様に第２の端子パッド群６は第２のサージ素子群
９により第２の回路ブロックのグランド端子パッド１３
に、第３の端子パッド群７は第３のサージ素子群１０に
より第３の回路ブロックのグランド端子パッド１４にそ
れぞれ接続されている。
端子パッド群５は第１のサージ素子群８により第１の回
路ブロックのグランド端子パッド１２に接続されてい
る。同様に第２の端子パッド群６は第２のサージ素子群
９により第２の回路ブロックのグランド端子パッド１３
に、第３の端子パッド群７は第３のサージ素子群１０に
より第３の回路ブロックのグランド端子パッド１４にそ
れぞれ接続されている。
【００２２】そして回路ブロック間を接続するサージ素
子すなわち図３に示す第４のサージ素子群１１に相当す
るサージ素子を設けていない。このことにより、図４に
おける容量Ｃ１をなくすことができるため、回路ブロッ
ク間のアイソレーションを大きくすることができる。
子すなわち図３に示す第４のサージ素子群１１に相当す
るサージ素子を設けていない。このことにより、図４に
おける容量Ｃ１をなくすことができるため、回路ブロッ
ク間のアイソレーションを大きくすることができる。
【００２３】更に本実施例では、第１の回路ブロック２
内の回路と第２の回路ブロック３内の回路の間を半導体
基板１内で接続する信号ラインまたは電源ラインすなわ
ち図３における信号ラインまたは電源ライン１６に相当
する配線が設けられていない。そして信号ライン１５に
示すように、回路ブロック間を接続する信号ラインは各
回路ブロックの端子パッドから半導体集積回路の外部を
経由して互いに接続される。すなわち半導体基板内に回
路ブロック間を接続する配線がないため、回路ブロック
間を接続するサージ素子を設けなくても十分な耐サージ
性能が得られる。そして、回路ブロック間アイソレーシ
ョンの確保と耐サージ特性を両立することができる。
内の回路と第２の回路ブロック３内の回路の間を半導体
基板１内で接続する信号ラインまたは電源ラインすなわ
ち図３における信号ラインまたは電源ライン１６に相当
する配線が設けられていない。そして信号ライン１５に
示すように、回路ブロック間を接続する信号ラインは各
回路ブロックの端子パッドから半導体集積回路の外部を
経由して互いに接続される。すなわち半導体基板内に回
路ブロック間を接続する配線がないため、回路ブロック
間を接続するサージ素子を設けなくても十分な耐サージ
性能が得られる。そして、回路ブロック間アイソレーシ
ョンの確保と耐サージ特性を両立することができる。
【００２４】尚、半導体基板の外側を経由して接続され
るラインは、信号ラインの他に電源ラインも外部経由と
しても良い。
るラインは、信号ラインの他に電源ラインも外部経由と
しても良い。
【００２５】また、半導体基板の外側を経由して接続さ
れる信号ラインまたは電源ラインは全数である必要はな
く、アイソレーション劣化への影響が大きい１本または
数本のみを外側経由としてもよい。つまり制御ラインな
どはラインに例えば１００ｋΩの高抵抗などを挿入する
ことができるため半導体基板内で配線しても耐サージ特
性はほとんど低下しない。電源ラインや入力側が比較的
低インピーダンスである信号ラインは抵抗の挿入が困難
なため、半導体基板の外部経由とすることにより耐サー
ジ特性を確保することができる。
れる信号ラインまたは電源ラインは全数である必要はな
く、アイソレーション劣化への影響が大きい１本または
数本のみを外側経由としてもよい。つまり制御ラインな
どはラインに例えば１００ｋΩの高抵抗などを挿入する
ことができるため半導体基板内で配線しても耐サージ特
性はほとんど低下しない。電源ラインや入力側が比較的
低インピーダンスである信号ラインは抵抗の挿入が困難
なため、半導体基板の外部経由とすることにより耐サー
ジ特性を確保することができる。
【００２６】（実施例２）図２は、本発明の実施例２の
半導体集積回路の半導体基板上の回路の構成図である。
図２において、１１は第４のサージ素子群である。また
図１と同じ構成要素に同一の番号を付けて示した。
半導体集積回路の半導体基板上の回路の構成図である。
図２において、１１は第４のサージ素子群である。また
図１と同じ構成要素に同一の番号を付けて示した。
【００２７】本発明の特徴は、各回路ブロック間を接続
する第４のサージ素子群の配置の仕方にある。
する第４のサージ素子群の配置の仕方にある。
【００２８】本実施例では、第１の回路ブロック２と第
３の回路ブロック４の間のアイソレーションを確保する
設計となっている。第１の回路ブロック２と第２の回路
ブロック３が第４のサージ素子群１１により接続されて
いる。また、第２の回路ブロック３と第３の回路ブロッ
ク４が第４のサージ素子群１１により接続されている。
従って、サージ信号の入力により第１の回路ブロック２
と第３の回路ブロック４に大きな電位差が発生した場合
には、サージ電流は半導体基板上の回路ブロック間を接
続する信号ラインまたは電源ラインに流れるのではな
く、前記第４のサージ素子群１１を経由して流れるた
め、耐サージ特性を確保することができる。
３の回路ブロック４の間のアイソレーションを確保する
設計となっている。第１の回路ブロック２と第２の回路
ブロック３が第４のサージ素子群１１により接続されて
いる。また、第２の回路ブロック３と第３の回路ブロッ
ク４が第４のサージ素子群１１により接続されている。
従って、サージ信号の入力により第１の回路ブロック２
と第３の回路ブロック４に大きな電位差が発生した場合
には、サージ電流は半導体基板上の回路ブロック間を接
続する信号ラインまたは電源ラインに流れるのではな
く、前記第４のサージ素子群１１を経由して流れるた
め、耐サージ特性を確保することができる。
【００２９】そして、第１と第３の回路ブロック間を直
接には第４のサージ素子群１１で接続していないためア
イソレーションを確保することができる。すなわち第１
と第３の回路ブロック間においては図４におけるサージ
素子の容量Ｃ１に相当する容量の影響が低減する。さら
に第１の回路ブロックのグランド端子１２と第３の回路
ブロックのグランド端子１４はボンディングワイヤーと
パッケージリードを介して接地されるが、その間にある
第２の回路ブロックのグランド端子１３も接地されるた
め、第１と第３の回路ブロック間のアイソレーション
は、第１と第２の回路ブロックのアイソレーションと第
２と第３の回路ブロック間のアイソレーションの乗算値
となる。例えばサージ素子で接続された回路ブロック間
のアイソレーションが３０ｄＢのときには、上記の構成
では第１と第３の回路ブロックの間のアイソレーション
は６０ｄＢを得ることができる。
接には第４のサージ素子群１１で接続していないためア
イソレーションを確保することができる。すなわち第１
と第３の回路ブロック間においては図４におけるサージ
素子の容量Ｃ１に相当する容量の影響が低減する。さら
に第１の回路ブロックのグランド端子１２と第３の回路
ブロックのグランド端子１４はボンディングワイヤーと
パッケージリードを介して接地されるが、その間にある
第２の回路ブロックのグランド端子１３も接地されるた
め、第１と第３の回路ブロック間のアイソレーション
は、第１と第２の回路ブロックのアイソレーションと第
２と第３の回路ブロック間のアイソレーションの乗算値
となる。例えばサージ素子で接続された回路ブロック間
のアイソレーションが３０ｄＢのときには、上記の構成
では第１と第３の回路ブロックの間のアイソレーション
は６０ｄＢを得ることができる。
【００３０】尚、回路ブロックに接続される端子パッド
およびサージ素子は複数すなわち群の場合について述べ
たが、各回路ブロックの端子数は１個でもよい。
およびサージ素子は複数すなわち群の場合について述べ
たが、各回路ブロックの端子数は１個でもよい。
【００３１】また、各サージ素子群はグランド端子に接
続される場合を述べたが、各サージ素子を電源ラインに
接続してもよい。
続される場合を述べたが、各サージ素子を電源ラインに
接続してもよい。
【００３２】
【発明の効果】以上の説明から明らかなように本発明の
半導体集積回路によれば、回路ブロック間を接続するサ
ージ素子がないため、回路ブロック間のアイソレーショ
ンを大きくすることができるという効果がある。
半導体集積回路によれば、回路ブロック間を接続するサ
ージ素子がないため、回路ブロック間のアイソレーショ
ンを大きくすることができるという効果がある。
【図１】本発明の実施例１における半導体集積回路の半
導体基板上の回路の構成図
導体基板上の回路の構成図
【図２】本発明の実施例２における半導体集積回路の半
導体基板上の回路の構成図
導体基板上の回路の構成図
【図３】従来の半導体集積回路の半導体基板上の回路の
構成図
構成図
【図４】回路ブロック間のアイソレーションの説明図
１ 半導体基板
２ 第１の回路ブロック
３ 第２の回路ブロック
４ 第３の回路ブロック
５ 第１の端子パッド群
６ 第２の端子パッド群
７ 第３の端子パッド群
８ 第１のサージ素子群
９ 第２のサージ素子群
１０ 第３のサージ素子群
１１ 第４のサージ素子群
１２ 第１の回路ブロックのグランド端子パッド
１３ 第２の回路ブロックのグランド端子パッド
１４ 第３の回路ブロックのグランド端子パッド
１５ 信号ライン
フロントページの続き
Ｆターム(参考） 5F038 AZ06 BE07 BH10 BH13 BH19
CA10 CD02 DF02 DF11 EZ20
5F064 DD25 DD31 DD44 EE44 EE45
EE52
Claims (3)
- 【請求項１】 半導体基板と、前記半導体基板上に構成
された第１および第２の回路ブロックと、前記第１およ
び第２の回路ブロック内の回路素子にそれぞれ接続され
た第１および第２の端子パッド群と、前記第１の端子パ
ッド群と前記第１の回路ブロックのグランド端子パッド
または／および電源端子パッドを接続する第１のサージ
素子群と、前記第２の端子パッド群と前記第２の回路ブ
ロックのグランド端子パッドまたは／および電源端子パ
ッドを接続する第２のサージ素子群からなり、前記第１
の回路ブロックのグランド端子パッドまたは／および電
源端子パッドと前記第２の回路ブロックのグランド端子
パッドまたは／および電源端子パッドは互いにサージ素
子で接続されない半導体集積回路。 - 【請求項２】 半導体基板と、前記半導体基板上に構成
された第１、第２および第３の回路ブロックと、前記第
１、第２および第３の回路ブロック内の回路素子にそれ
ぞれ接続された第１、第２および第３の端子パッド群
と、前記第１の端子パッド群と前記第１の回路ブロック
のグランド端子パッドまたは／および電源端子パッドを
接続する第１のサージ素子群と、前記第２の端子パッド
群と前記第２の回路ブロックのグランド端子パッドまた
は／および電源端子パッドを接続する第２のサージ素子
群と、前記第３の端子パッド群と前記第３の回路ブロッ
クのグランド端子パッドまたは／および電源端子パッド
を接続する第３のサージ素子群と、前記第１の回路ブロ
ックのグランド端子パッドまたは／および電源端子パッ
ドと前記第２の回路ブロックのグランド端子パッドまた
は／および電源端子パッドを接続し前記第２の回路ブロ
ックのグランド端子パッドまたは／および電源端子パッ
ドと前記第３の回路ブロックのグランド端子パッドまた
は／および電源端子パッドを接続するための第４のサー
ジ素子群からなり、前記第１の回路ブロックのグランド
端子パッドまたは／および電源端子パッドと前記第３の
回路ブロックのグランド端子パッドまたは／および電源
端子パッドは直接にはサージ素子で接続されない半導体
集積回路。 - 【請求項３】 第１の回路ブロックと第２の回路ブロッ
ク間の信号ラインまたは電源ラインの接続は第１の端子
パッド群の端子と第２の端子パッド群の端子を半導体基
板の外部で接続することにより行う前記請求項１または
２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001352766A JP2003152091A (ja) | 2001-11-19 | 2001-11-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001352766A JP2003152091A (ja) | 2001-11-19 | 2001-11-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003152091A true JP2003152091A (ja) | 2003-05-23 |
Family
ID=19164898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001352766A Pending JP2003152091A (ja) | 2001-11-19 | 2001-11-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003152091A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005053028A1 (ja) * | 2003-11-27 | 2005-06-09 | Matsushita Electric Industrial Co., Ltd. | 静電破壊保護素子を備えた半導体装置 |
| JP2010283182A (ja) * | 2009-06-05 | 2010-12-16 | Fujitsu Semiconductor Ltd | 集積回路装置 |
-
2001
- 2001-11-19 JP JP2001352766A patent/JP2003152091A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005053028A1 (ja) * | 2003-11-27 | 2005-06-09 | Matsushita Electric Industrial Co., Ltd. | 静電破壊保護素子を備えた半導体装置 |
| JP2010283182A (ja) * | 2009-06-05 | 2010-12-16 | Fujitsu Semiconductor Ltd | 集積回路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050308 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050628 |