JP2005038881A - 半導体装置、及び分圧回路 - Google Patents
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Abstract
【課題】単位容量素子アレイの小型化・高精度化。
【解決手段】半導体装置は、複数の単位容量素子Ｃｕで構成される容量素子群Ｃ１，Ｃ２を有する半導体装置において、容量素子群の上部電極７の全体の外周に、容量素子群の各単位容量素子の下部電極の取り出し電極８を配設しており、容量素子群には所定の容量素子が接続可能であり、所定の容量素子は、少なくとも容量素子群の寄生容量の影響を除去すべく、容量値が設定されてなる。また、所定の容量素子は容量素子群で構成されることができる。
【選択図】 図１
【解決手段】半導体装置は、複数の単位容量素子Ｃｕで構成される容量素子群Ｃ１，Ｃ２を有する半導体装置において、容量素子群の上部電極７の全体の外周に、容量素子群の各単位容量素子の下部電極の取り出し電極８を配設しており、容量素子群には所定の容量素子が接続可能であり、所定の容量素子は、少なくとも容量素子群の寄生容量の影響を除去すべく、容量値が設定されてなる。また、所定の容量素子は容量素子群で構成されることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、及び分圧回路に関する。
【０００２】
【従来の技術】
複数の容量素子を組み込んだ半導体装置が知られている。このような半導体装置は、例えばバイポーラ型集積回路で構成される（例えば、特許文献１参照。）。このバイポーラ型集積回路に用いられる単位容量素子の断面構造の一例を図６に示す。図６に示すように、単位容量素子Ｃｙは、Ｐ型の半導体基板１、Ｐ型の分離領域２、分離領域２で囲まれたＮ型層からなる島領域３、島領域３の表面に形成されたＮ型の下部電極領域４、酸化膜５、シリコン窒化膜等の誘電体薄膜６、アルミの上部電極７、及び下部電極の取り出し電極８で構成される。その容量値は、誘電体薄膜６が下部電極４の表面に接している面積で概略決定される。この面積は、下部電極４を被覆する酸化膜５を除去した開口部５ａの面積に等しくなる。
【０００３】
図７の平面図に示すように、このような単位容量素子Ｃｙを並列接続することで、容量素子群Ｃａ，Ｃｂを構成する。容量比が５：１５（１：３）であれば、単位容量素子Ｃｙを５個並べて容量素子Ｃａとする一方、単位容量素子Ｃｙを１５個並べて容量素子Ｃｂとする。そして、各単位容量素子Ｃｙは、容量素子群Ｃａ，Ｃｂ毎に、接続電極１１で共通電極１２，１３に接続されている。
【０００４】
各容量素子群Ｃａ，Ｃｂを構成する容量素子Ｃｙは、上部電極７に接続される電極配線１１によって並列に接続されている。電極配線は、例えば３層アルミ配線とすると、第３層目の配線層、つまり最も上層に位置する配線層で形成されている。各単位容量素子Ｃｙの下部電極４は接地電位ＧＮＤに接続されている。
【０００５】
【特許文献１】特開平１１−３１２７８４号公報
【０００６】
【発明が解決しようとする課題】
前述したような容量素子群Ｃａ，Ｃｂを構成するに際し、単位容量素子Ｃｙのレイアウトパターンが問題となる。すなわち、半導体装置に対する小型化及び高精度化の要請から、容量素子群について、できるだけ小さい単位容量素子を用いて、高精度な容量値や容量比を得る必要がある。
【０００７】
しかしながら、一般的に、小面積化のため単位容量素子Ｃｙの容量値を小さくするほど、容量値や容量比の精度が悪くなる。そこで、これらの精度を落とさず小面積化を図るべく、単位容量素子Ｃｙのレイアウトパターンを創意工夫することが要求される。
【０００８】
ところが、前述した図７に示す従来のレイアウト方式では、小型化には不向きであった。すなわち、先ず、各容量素子群Ｃａ，Ｃｂにおいて、共通電極１２，１３に接続するための接続電極１１の引き回しが各単位容量素子Ｃｙ毎に必要なり、それだけ小型化が阻害される。この点は、取り出し電極８を共通電極に接続すべく、接続電極１１を引き回した場合も同様である。
【０００９】
また、複数の容量素子群Ｃａ，Ｃｂが同一の集積回路上に配置されている。このため、これら容量素子群毎に、それぞれの接続電極１１や、個別の共通電極１２，１３が配置されることになり、それだけ小型化が阻害される。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、複数の単位容量素子で構成される容量素子群を有する半導体装置において、前記容量素子群の上部電極の全体の外周に、当該容量素子群の前記各単位容量素子の下部電極の取り出し電極を配設してなる。
【００１１】
したがって、各単位容量素子毎に取り出し電極の引き回しの必要がなく、容量素子群の小面積化が図れて半導体装置を小型化できるとともに、加工がしやすくなる結果、加工精度が向上する。以て、容量比精度が向上する。
【００１２】
また、前記取り出し電極は、前記容量素子群の前記上部電極の全体を囲むように、配設されてなる。したがって、容量素子群の小面積化がより一層図れる。また、取り出し電極は、上部電極の全体を囲むように配設されているため、取り出し電極に対する外部回路等との接続が容易となる。
【００１３】
さらに、少なくとも前記容量素子群毎に、前記各単位容量素子は同一であることとする。したがって、各単位容量素子が同一であるため、加工精度が上がり、以て容量比精度が向上する。
【００１４】
さらにまた、前記単位容量素子すべての前記下部電極が互いに接続されてなる。
【００１５】
また、前記各単位容量素子は格子状に配置され、前記各容量素子群における互いに隣接する前記各単位容量素子の前記上部電極は、相互に結合されてなる。よって、各単位容量素子Ｃｕ毎に上部電極７を外部へ引き出す配線パターンを形成せずに済み、高密度で単位容量素子を実装でき、より一層、容量素子群の小面積化が図れる。よって、より一層、半導体装置の小型化が図れる。また、各単位容量素子は格子状に配置されていることで、加工精度が上がり、以て容量比精度が向上する。
【００１６】
さらに、前記容量素子群の前記取り出し電極は、一部が切り欠かれ、当該一部を通じ、前記上部電極の外部接続用端子が外部へ延出可能であることとする。したがって、上部電極の外部接続用端子は、取り出し電極と重なることなく、外部へ延出可能となる。
【００１７】
さらにまた、複数の前記容量素子群が前記半導体装置に形成され、当該複数の前記容量素子群の前記上部電極の全体の外周に、当該複数の容量素子群の前記各単位容量素子の前記下部電極の取り出し電極を配設してなる。よって、各容量素子群毎に取り出し電極を配設しなくて済み、複数の各容量素子群の全体の小面積化が図れる。よって、複数の容量素子群を備えた半導体装置の小型化が図れる。
【００１８】
また、前記容量素子群の前記上部電極の全体と前記取り出し電極との間に、前記単位容量素子の存在しない空き領域が存在する場合、前記空き領域にダミー素子を配設してなることとする。
【００１９】
よって、空き領域に何も存在しないことによる段差の発生が防止でき、加工がしやすくなり、加工精度が上がる。以て、容量比精度が向上する。
本発明に係る分圧回路は、前記半導体装置を用いたのであって、前記容量素子群を構成要素とする。
【００２０】
【発明の実施の形態】
本実施の形態の一例を示す図１乃至図５において、前述した図６の断面図に示す従来の部分と同等若しくは共通する部分については、同じ符号を付し、前述した従来の技術における説明にて代用する。例えば、単位容量素子の断面構造については、基本的に図６に示したものと同等である。
【００２１】
図１の平面図に示すように、半導体装置は、ペアの容量素子群Ｃ１，Ｃ２を有する。図中波線で画された左側が容量素子群Ｃ１の領域であり、その右側が容量素子群Ｃ２の領域である。また、波線の上部が途中で二手に分かれて囲まれた領域には、後述するダミー素子Ｄ１，Ｄ２が配置されている。
【００２２】
各容量素子群Ｃ１，Ｃ２は、同一の単位容量素子Ｃｕが数多く配置されることで構成される。そして、全ての単位容量素子Ｃｕの上部電極７の全体の外周に、容量素子群Ｃ１，Ｃ２の各単位容量素子Ｃｕの下部電極の取り出し電極８を配設してなる。
【００２３】
したがって、前述した図７に示す従来のレイアウト方式のような場合に比べ、各単位容量素子Ｃｕ毎に取り出し電極８の引き回しの必要がなく、容量素子群Ｃ１，Ｃ２の小面積化が図れて半導体装置を小型化できるとともに、加工がしやすくなる結果、加工精度が向上する。以て、容量比精度が向上する。
【００２４】
特に、取り出し電極８は、容量素子群Ｃ１，Ｃ２の上部電極７の全体を囲むように、帯状に配設されている。このことで、各容量素子群Ｃ１，Ｃ２毎に、それぞれ取り出し電極８を配設せずに済み、容量素子群Ｃ１，Ｃ２の小面積化がより一層図れる。また、取り出し電極８は、上部電極７の全体を囲むように配設されているため、取り出し電極８に対する外部回路等との接続が容易となる。
【００２５】
但し、容量素子群Ｃ１，Ｃ２の上部電極の外部接続用端子Ｔ１，Ｔ２と交差する部分の取り出し電極８については、その一部を切り欠くことでスペースを空けている。このことで、外部接続用端子Ｔ１，Ｔ２が取り出し電極８と重なることなく取り出せる状態となっている。しかしながら、取り出し電極８が表面上、切り欠かれていても、単位容量素子Ｃ１，Ｃ２すべての下部電極が互いに接続されていることには変わりない。
【００２６】
また、単位容量素子Ｃｕは格子状に配置され、各容量素子群Ｃ１，Ｃ２において、互いに隣接する各単位容量素子Ｃｕの上部電極７は相互に結合されている。よって、各単位容量素子Ｃｕ毎に上部電極７を外部へ引き出す配線パターンを形成せずに済み、高密度で多くの単位容量素子Ｃｕを実装できるとともに、より一層、容量素子群Ｃ１，Ｃ２の小面積化が図れる。よって、より一層、半導体装置の小型化が図れる。また、各単位容量素子は格子状に配置されていることで、加工が容易となり精度が上がるため、容量比精度が向上する。
【００２７】
さらに、容量素子群Ｃ１，Ｃ２と取り出し電極８との間に生じた空き領域にはダミーの容量素子を配置する。このことで、空き領域に何も存在しないことによる段差の発生が防止でき、加工がしやすくなり、加工精度が上がる。以て、容量比が向上する。
【００２８】
＝＝＝他の実施形態＝＝＝
他の実施形態に係る半導体装置を図２の平面図に示す。図１を参照して前述した半導体装置と共通する部分は重複するため、相違する部分を中心に説明する。
【００２９】
図２の平面図に示す半導体装置は、三つの容量素子群Ｃ４，Ｃ５，Ｃ６を有する。下段側に、波線で囲まれた二つの領域のうち、左側には容量素子群Ｃ４が配設され、右側には容量素子群Ｃ５が配設される。そして、残りの大きな領域に、容量素子群Ｃ６が配設される。
【００３０】
容量素子群Ｃ５と二つの容量素子群Ｃ４，Ｃ６とでは、互いに異なる大きさ（容量）の単位容量素子を用いている。容量素子群Ｃ５は、比較的大きいサイズの同一の単位容量素子Ｃｕ２が配置されることで構成される。容量素子群Ｃ４，Ｃ６は、比較的小さいサイズの同一の単位容量素子Ｃｕ１が配置されることで構成される。
【００３１】
そして、三つの容量素子群Ｃ４，Ｃ５，Ｃ６全ての単位容量素子Ｃｕ１，Ｃｕ２の上部電極７の全体の外周に、容量素子群Ｃ４，Ｃ５，Ｃ６全ての各単位容量素子Ｃｕの下部電極の取り出し電極８を配設してなる。
【００３２】
＝＝＝特定用途の回路への応用例＝＝＝
図１を参照して説明した半導体装置は、例えば図３に示すような０．１Ｖ単位の精度に対応できる各分圧回路に用いられる。左側の分圧回路は、ＳＯＬＡＲ端子に印加される２．０Ｖの設定電圧を検出する一方、右側の分圧回路は、ＥＰＲ端子に印加される２．９Ｖの設定電圧を検出する。各分圧回路で用いられる容量Ｃ１は、図１の半導体装置における容量素子群Ｃ１で構成される。また、各分圧回路で用いられる容量Ｃ２は、図１の半導体装置における容量素子群Ｃ２で構成される。
【００３３】
図３の左側の分圧回路では、一端が接地された容量Ｃ０，Ｃ２の並列回路に対し、容量Ｃ１が直列接続されている。この並列回路と容量Ｃ１との接続点は、ＣＯＭＰ入力端子とし、後段の回路に接続される。
【００３４】
一方、図３の右側の分圧回路では、一端が接地された容量Ｃ０，Ｃ１の並列回路に対し、容量Ｃ２が直列接続されている。この並列回路と容量Ｃ２との接続点は、ＣＯＭＰ入力端子とし、後段の回路に接続される。
【００３５】
両分圧回路とも、各容量Ｃ０，Ｃ１，Ｃ２について、所定の容量比が設定されている。その結果、入力端子ＳＯＬＡＲ，ＥＰＲに印加される電圧について、各設定電圧２．０Ｖ，２．９Ｖを基準とし、三つの容量の接続点たるＣＯＭＰ入力端子から共通の０．９Ｖを基準とする電圧が得られる。すなわち、入力端子ＳＯＬＡＲ，ＥＰＲに印加される電圧が、各設定電圧２．０Ｖ，２．９Ｖを中心に上下に変化すれば、ＣＯＭＰ入力端子の電圧は、共通の０．９Ｖを中心として上下に変化する。
【００３６】
これらの分圧回路は、例えば電子ノギス等の計測装置の電圧検出回路系の一部として用いることが可能である。すなわち、これらの分圧回路に接続される後段の回路として、図５に示すようなコンパレータＣＭＰを採用できる。すなわち、各分圧回路のＣＯＭＰ入力端子をコンパレータＣＭＰの反転入力（あるいは、非反転入力）に接続する。このコンパレータＣＭＰの非反転入力端子（あるいは、反転入力）には、比較基準として０．９Ｖの基準電圧Ｖｒｅｆが印加される。この構成により、各分圧回路の入力端子ＳＯＬＡＲ，ＥＰＲに印加される電圧が各設定電圧２．０Ｖ，２．９Ｖを中心に変化した場合、その変化に応じ、共通のコンパレータＣＭＰから正あるいは負の出力が得られる。
【００３７】
次に、図２を参照して説明した半導体装置は、例えば図４に示すような０．１Ｖ単位の精度に対応できる各分圧回路に用いられる。左側の分圧回路は、ＶＤＤ端子に印加される１．３Ｖの設定電圧を検出し、中央の分圧回路は、ＶＤＤ端子に印加される１．４Ｖの設定電圧を検出し、右側の分圧回路は、ＶＤＤ端子に印加される１．５Ｖの設定電圧を検出する。各分圧回路で用いられる容量Ｃ４は、図２の半導体装置における容量素子群Ｃ４で構成される。また、各分圧回路で用いられる容量Ｃ５は、図２の半導体装置における容量素子群Ｃ５で構成される。さらに、各分圧回路で用いられる容量Ｃ６は、図２の半導体装置における容量素子群Ｃ６で構成される。
【００３８】
図４の左側の分圧回路では、一端が接地された容量Ｃ３に対し、容量Ｃ４，Ｃ５，Ｃ６の並列回路が直列に接続されている。この並列回路と容量Ｃ３との接続点は、ＣＯＭＰ入力端子とし、後段の回路に接続される。
【００３９】
また、図４の中央の分圧回路では、一端が接地された容量Ｃ６，Ｃ３の並列回路に対し、容量Ｃ４，Ｃ５の並列回路が直列接続されている。これら並列回路の接続点は、ＣＯＭＰ入力端子とし、後段の回路に接続される。
【００４０】
さらに、図４の右側の分圧回路では、一端が接地された容量Ｃ６，Ｃ５，Ｃ３の並列回路に対し、容量Ｃ４が直列接続されている。この並列回路と容量Ｃ４との接続点は、ＣＯＭＰ入力端子とし、後段の回路に接続される。
【００４１】
これら三つの分圧回路とも、各容量Ｃ３乃至Ｃ６について、所定の容量比が設定されている。その結果、各入力端子ＶＤＤに印加される電圧について、各設定電圧１．３Ｖ，１．４Ｖ，１．５Ｖを基準とし、ＣＯＭＰ入力端子から共通の０．９Ｖを基準とする電圧が得られる。すなわち、各入力端子ＶＤＤに印加される電圧が、各設定電圧１．３Ｖ，１．４Ｖ，１．５Ｖを中心に上下に変化すれば、ＣＯＭＰ入力端子の電圧は、共通の０．９Ｖを中心として上下に変化する。
【００４２】
これらの分圧回路は、例えば電子ノギス等の計測装置の電圧検出回路系の一部として用いることが可能である。すなわち、これらの分圧回路に接続される後段の回路として、図５に示すようなコンパレータＣＭＰを採用できる。すなわち、各分圧回路のＣＯＭＰ入力端子をコンパレータＣＭＰの反転入力（あるいは、非反転入力）に接続する。このコンパレータＣＭＰの非反転入力端子（あるいは、反転入力）には、比較基準として０．９Ｖの基準電圧Ｖｒｅｆが印加される。この構成により、各分圧回路の入力端子ＶＤＤに印加される電圧が各設定電圧１．３Ｖ，１．４Ｖ，１．５Ｖを中心に変化した場合、その変化に応じ、共通のコンパレータＣＭＰから正あるいは負の出力が得られる。
【００４３】
なお、単位容量素子の断面構造の一例として図６に示すものを挙げたが、これに限らず、様々な形態の断面構造を本発明に適用できる。例えば、図８に示す断面構造も本発明の実施形態としては望ましい。すなわち、図８に示すように、単位容量素子の断面構造として、上部電極７の外周に下部電極の取り出し電極８を配置した構成とする。
【００４４】
【発明の効果】
容量素子群の小面積化が図れて半導体装置を小型化できるとともに、加工がしやすくなり、加工精度が向上する。以て、容量比精度が向上する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体装置の平面図である。
【図２】本発明の他の実施の形態に係る半導体装置の平面図である。
【図３】図１の半導体装置を用いる分圧回路の構成例を示す回路図である。
【図４】図２の半導体装置を用いる分圧回路の構成例を示す回路図である。
【図５】図３及び図４の分圧回路が接続されるコンパレータを示す回路図である。
【図６】従来と本発明に共通しうる単位容量素子の断面構造の一例を示す図である。
【図７】従来の単位容量素子のレイアウトパターンを示す平面図である。
【図８】本発明の一実施の形態に係る単位容量素子の断面構造の一例を示す図である。
【符号の説明】
１ 半導体基板
２ 分離領域
３ 島領域
４ 下部電極領域
５ 酸化膜
６ シリコン窒化膜等の誘電体薄膜
７ アルミの上部電極
８ 下部電極４の取り出し電極
Ｃｕ 単位容量素子，
Ｃ１乃至Ｃ６ 容量素子群
Ｃｕ，Ｃｕ１，Ｃｕ２ 単位容量素子
【発明の属する技術分野】
本発明は、半導体装置、及び分圧回路に関する。
【０００２】
【従来の技術】
複数の容量素子を組み込んだ半導体装置が知られている。このような半導体装置は、例えばバイポーラ型集積回路で構成される（例えば、特許文献１参照。）。このバイポーラ型集積回路に用いられる単位容量素子の断面構造の一例を図６に示す。図６に示すように、単位容量素子Ｃｙは、Ｐ型の半導体基板１、Ｐ型の分離領域２、分離領域２で囲まれたＮ型層からなる島領域３、島領域３の表面に形成されたＮ型の下部電極領域４、酸化膜５、シリコン窒化膜等の誘電体薄膜６、アルミの上部電極７、及び下部電極の取り出し電極８で構成される。その容量値は、誘電体薄膜６が下部電極４の表面に接している面積で概略決定される。この面積は、下部電極４を被覆する酸化膜５を除去した開口部５ａの面積に等しくなる。
【０００３】
図７の平面図に示すように、このような単位容量素子Ｃｙを並列接続することで、容量素子群Ｃａ，Ｃｂを構成する。容量比が５：１５（１：３）であれば、単位容量素子Ｃｙを５個並べて容量素子Ｃａとする一方、単位容量素子Ｃｙを１５個並べて容量素子Ｃｂとする。そして、各単位容量素子Ｃｙは、容量素子群Ｃａ，Ｃｂ毎に、接続電極１１で共通電極１２，１３に接続されている。
【０００４】
各容量素子群Ｃａ，Ｃｂを構成する容量素子Ｃｙは、上部電極７に接続される電極配線１１によって並列に接続されている。電極配線は、例えば３層アルミ配線とすると、第３層目の配線層、つまり最も上層に位置する配線層で形成されている。各単位容量素子Ｃｙの下部電極４は接地電位ＧＮＤに接続されている。
【０００５】
【特許文献１】特開平１１−３１２７８４号公報
【０００６】
【発明が解決しようとする課題】
前述したような容量素子群Ｃａ，Ｃｂを構成するに際し、単位容量素子Ｃｙのレイアウトパターンが問題となる。すなわち、半導体装置に対する小型化及び高精度化の要請から、容量素子群について、できるだけ小さい単位容量素子を用いて、高精度な容量値や容量比を得る必要がある。
【０００７】
しかしながら、一般的に、小面積化のため単位容量素子Ｃｙの容量値を小さくするほど、容量値や容量比の精度が悪くなる。そこで、これらの精度を落とさず小面積化を図るべく、単位容量素子Ｃｙのレイアウトパターンを創意工夫することが要求される。
【０００８】
ところが、前述した図７に示す従来のレイアウト方式では、小型化には不向きであった。すなわち、先ず、各容量素子群Ｃａ，Ｃｂにおいて、共通電極１２，１３に接続するための接続電極１１の引き回しが各単位容量素子Ｃｙ毎に必要なり、それだけ小型化が阻害される。この点は、取り出し電極８を共通電極に接続すべく、接続電極１１を引き回した場合も同様である。
【０００９】
また、複数の容量素子群Ｃａ，Ｃｂが同一の集積回路上に配置されている。このため、これら容量素子群毎に、それぞれの接続電極１１や、個別の共通電極１２，１３が配置されることになり、それだけ小型化が阻害される。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、複数の単位容量素子で構成される容量素子群を有する半導体装置において、前記容量素子群の上部電極の全体の外周に、当該容量素子群の前記各単位容量素子の下部電極の取り出し電極を配設してなる。
【００１１】
したがって、各単位容量素子毎に取り出し電極の引き回しの必要がなく、容量素子群の小面積化が図れて半導体装置を小型化できるとともに、加工がしやすくなる結果、加工精度が向上する。以て、容量比精度が向上する。
【００１２】
また、前記取り出し電極は、前記容量素子群の前記上部電極の全体を囲むように、配設されてなる。したがって、容量素子群の小面積化がより一層図れる。また、取り出し電極は、上部電極の全体を囲むように配設されているため、取り出し電極に対する外部回路等との接続が容易となる。
【００１３】
さらに、少なくとも前記容量素子群毎に、前記各単位容量素子は同一であることとする。したがって、各単位容量素子が同一であるため、加工精度が上がり、以て容量比精度が向上する。
【００１４】
さらにまた、前記単位容量素子すべての前記下部電極が互いに接続されてなる。
【００１５】
また、前記各単位容量素子は格子状に配置され、前記各容量素子群における互いに隣接する前記各単位容量素子の前記上部電極は、相互に結合されてなる。よって、各単位容量素子Ｃｕ毎に上部電極７を外部へ引き出す配線パターンを形成せずに済み、高密度で単位容量素子を実装でき、より一層、容量素子群の小面積化が図れる。よって、より一層、半導体装置の小型化が図れる。また、各単位容量素子は格子状に配置されていることで、加工精度が上がり、以て容量比精度が向上する。
【００１６】
さらに、前記容量素子群の前記取り出し電極は、一部が切り欠かれ、当該一部を通じ、前記上部電極の外部接続用端子が外部へ延出可能であることとする。したがって、上部電極の外部接続用端子は、取り出し電極と重なることなく、外部へ延出可能となる。
【００１７】
さらにまた、複数の前記容量素子群が前記半導体装置に形成され、当該複数の前記容量素子群の前記上部電極の全体の外周に、当該複数の容量素子群の前記各単位容量素子の前記下部電極の取り出し電極を配設してなる。よって、各容量素子群毎に取り出し電極を配設しなくて済み、複数の各容量素子群の全体の小面積化が図れる。よって、複数の容量素子群を備えた半導体装置の小型化が図れる。
【００１８】
また、前記容量素子群の前記上部電極の全体と前記取り出し電極との間に、前記単位容量素子の存在しない空き領域が存在する場合、前記空き領域にダミー素子を配設してなることとする。
【００１９】
よって、空き領域に何も存在しないことによる段差の発生が防止でき、加工がしやすくなり、加工精度が上がる。以て、容量比精度が向上する。
本発明に係る分圧回路は、前記半導体装置を用いたのであって、前記容量素子群を構成要素とする。
【００２０】
【発明の実施の形態】
本実施の形態の一例を示す図１乃至図５において、前述した図６の断面図に示す従来の部分と同等若しくは共通する部分については、同じ符号を付し、前述した従来の技術における説明にて代用する。例えば、単位容量素子の断面構造については、基本的に図６に示したものと同等である。
【００２１】
図１の平面図に示すように、半導体装置は、ペアの容量素子群Ｃ１，Ｃ２を有する。図中波線で画された左側が容量素子群Ｃ１の領域であり、その右側が容量素子群Ｃ２の領域である。また、波線の上部が途中で二手に分かれて囲まれた領域には、後述するダミー素子Ｄ１，Ｄ２が配置されている。
【００２２】
各容量素子群Ｃ１，Ｃ２は、同一の単位容量素子Ｃｕが数多く配置されることで構成される。そして、全ての単位容量素子Ｃｕの上部電極７の全体の外周に、容量素子群Ｃ１，Ｃ２の各単位容量素子Ｃｕの下部電極の取り出し電極８を配設してなる。
【００２３】
したがって、前述した図７に示す従来のレイアウト方式のような場合に比べ、各単位容量素子Ｃｕ毎に取り出し電極８の引き回しの必要がなく、容量素子群Ｃ１，Ｃ２の小面積化が図れて半導体装置を小型化できるとともに、加工がしやすくなる結果、加工精度が向上する。以て、容量比精度が向上する。
【００２４】
特に、取り出し電極８は、容量素子群Ｃ１，Ｃ２の上部電極７の全体を囲むように、帯状に配設されている。このことで、各容量素子群Ｃ１，Ｃ２毎に、それぞれ取り出し電極８を配設せずに済み、容量素子群Ｃ１，Ｃ２の小面積化がより一層図れる。また、取り出し電極８は、上部電極７の全体を囲むように配設されているため、取り出し電極８に対する外部回路等との接続が容易となる。
【００２５】
但し、容量素子群Ｃ１，Ｃ２の上部電極の外部接続用端子Ｔ１，Ｔ２と交差する部分の取り出し電極８については、その一部を切り欠くことでスペースを空けている。このことで、外部接続用端子Ｔ１，Ｔ２が取り出し電極８と重なることなく取り出せる状態となっている。しかしながら、取り出し電極８が表面上、切り欠かれていても、単位容量素子Ｃ１，Ｃ２すべての下部電極が互いに接続されていることには変わりない。
【００２６】
また、単位容量素子Ｃｕは格子状に配置され、各容量素子群Ｃ１，Ｃ２において、互いに隣接する各単位容量素子Ｃｕの上部電極７は相互に結合されている。よって、各単位容量素子Ｃｕ毎に上部電極７を外部へ引き出す配線パターンを形成せずに済み、高密度で多くの単位容量素子Ｃｕを実装できるとともに、より一層、容量素子群Ｃ１，Ｃ２の小面積化が図れる。よって、より一層、半導体装置の小型化が図れる。また、各単位容量素子は格子状に配置されていることで、加工が容易となり精度が上がるため、容量比精度が向上する。
【００２７】
さらに、容量素子群Ｃ１，Ｃ２と取り出し電極８との間に生じた空き領域にはダミーの容量素子を配置する。このことで、空き領域に何も存在しないことによる段差の発生が防止でき、加工がしやすくなり、加工精度が上がる。以て、容量比が向上する。
【００２８】
＝＝＝他の実施形態＝＝＝
他の実施形態に係る半導体装置を図２の平面図に示す。図１を参照して前述した半導体装置と共通する部分は重複するため、相違する部分を中心に説明する。
【００２９】
図２の平面図に示す半導体装置は、三つの容量素子群Ｃ４，Ｃ５，Ｃ６を有する。下段側に、波線で囲まれた二つの領域のうち、左側には容量素子群Ｃ４が配設され、右側には容量素子群Ｃ５が配設される。そして、残りの大きな領域に、容量素子群Ｃ６が配設される。
【００３０】
容量素子群Ｃ５と二つの容量素子群Ｃ４，Ｃ６とでは、互いに異なる大きさ（容量）の単位容量素子を用いている。容量素子群Ｃ５は、比較的大きいサイズの同一の単位容量素子Ｃｕ２が配置されることで構成される。容量素子群Ｃ４，Ｃ６は、比較的小さいサイズの同一の単位容量素子Ｃｕ１が配置されることで構成される。
【００３１】
そして、三つの容量素子群Ｃ４，Ｃ５，Ｃ６全ての単位容量素子Ｃｕ１，Ｃｕ２の上部電極７の全体の外周に、容量素子群Ｃ４，Ｃ５，Ｃ６全ての各単位容量素子Ｃｕの下部電極の取り出し電極８を配設してなる。
【００３２】
＝＝＝特定用途の回路への応用例＝＝＝
図１を参照して説明した半導体装置は、例えば図３に示すような０．１Ｖ単位の精度に対応できる各分圧回路に用いられる。左側の分圧回路は、ＳＯＬＡＲ端子に印加される２．０Ｖの設定電圧を検出する一方、右側の分圧回路は、ＥＰＲ端子に印加される２．９Ｖの設定電圧を検出する。各分圧回路で用いられる容量Ｃ１は、図１の半導体装置における容量素子群Ｃ１で構成される。また、各分圧回路で用いられる容量Ｃ２は、図１の半導体装置における容量素子群Ｃ２で構成される。
【００３３】
図３の左側の分圧回路では、一端が接地された容量Ｃ０，Ｃ２の並列回路に対し、容量Ｃ１が直列接続されている。この並列回路と容量Ｃ１との接続点は、ＣＯＭＰ入力端子とし、後段の回路に接続される。
【００３４】
一方、図３の右側の分圧回路では、一端が接地された容量Ｃ０，Ｃ１の並列回路に対し、容量Ｃ２が直列接続されている。この並列回路と容量Ｃ２との接続点は、ＣＯＭＰ入力端子とし、後段の回路に接続される。
【００３５】
両分圧回路とも、各容量Ｃ０，Ｃ１，Ｃ２について、所定の容量比が設定されている。その結果、入力端子ＳＯＬＡＲ，ＥＰＲに印加される電圧について、各設定電圧２．０Ｖ，２．９Ｖを基準とし、三つの容量の接続点たるＣＯＭＰ入力端子から共通の０．９Ｖを基準とする電圧が得られる。すなわち、入力端子ＳＯＬＡＲ，ＥＰＲに印加される電圧が、各設定電圧２．０Ｖ，２．９Ｖを中心に上下に変化すれば、ＣＯＭＰ入力端子の電圧は、共通の０．９Ｖを中心として上下に変化する。
【００３６】
これらの分圧回路は、例えば電子ノギス等の計測装置の電圧検出回路系の一部として用いることが可能である。すなわち、これらの分圧回路に接続される後段の回路として、図５に示すようなコンパレータＣＭＰを採用できる。すなわち、各分圧回路のＣＯＭＰ入力端子をコンパレータＣＭＰの反転入力（あるいは、非反転入力）に接続する。このコンパレータＣＭＰの非反転入力端子（あるいは、反転入力）には、比較基準として０．９Ｖの基準電圧Ｖｒｅｆが印加される。この構成により、各分圧回路の入力端子ＳＯＬＡＲ，ＥＰＲに印加される電圧が各設定電圧２．０Ｖ，２．９Ｖを中心に変化した場合、その変化に応じ、共通のコンパレータＣＭＰから正あるいは負の出力が得られる。
【００３７】
次に、図２を参照して説明した半導体装置は、例えば図４に示すような０．１Ｖ単位の精度に対応できる各分圧回路に用いられる。左側の分圧回路は、ＶＤＤ端子に印加される１．３Ｖの設定電圧を検出し、中央の分圧回路は、ＶＤＤ端子に印加される１．４Ｖの設定電圧を検出し、右側の分圧回路は、ＶＤＤ端子に印加される１．５Ｖの設定電圧を検出する。各分圧回路で用いられる容量Ｃ４は、図２の半導体装置における容量素子群Ｃ４で構成される。また、各分圧回路で用いられる容量Ｃ５は、図２の半導体装置における容量素子群Ｃ５で構成される。さらに、各分圧回路で用いられる容量Ｃ６は、図２の半導体装置における容量素子群Ｃ６で構成される。
【００３８】
図４の左側の分圧回路では、一端が接地された容量Ｃ３に対し、容量Ｃ４，Ｃ５，Ｃ６の並列回路が直列に接続されている。この並列回路と容量Ｃ３との接続点は、ＣＯＭＰ入力端子とし、後段の回路に接続される。
【００３９】
また、図４の中央の分圧回路では、一端が接地された容量Ｃ６，Ｃ３の並列回路に対し、容量Ｃ４，Ｃ５の並列回路が直列接続されている。これら並列回路の接続点は、ＣＯＭＰ入力端子とし、後段の回路に接続される。
【００４０】
さらに、図４の右側の分圧回路では、一端が接地された容量Ｃ６，Ｃ５，Ｃ３の並列回路に対し、容量Ｃ４が直列接続されている。この並列回路と容量Ｃ４との接続点は、ＣＯＭＰ入力端子とし、後段の回路に接続される。
【００４１】
これら三つの分圧回路とも、各容量Ｃ３乃至Ｃ６について、所定の容量比が設定されている。その結果、各入力端子ＶＤＤに印加される電圧について、各設定電圧１．３Ｖ，１．４Ｖ，１．５Ｖを基準とし、ＣＯＭＰ入力端子から共通の０．９Ｖを基準とする電圧が得られる。すなわち、各入力端子ＶＤＤに印加される電圧が、各設定電圧１．３Ｖ，１．４Ｖ，１．５Ｖを中心に上下に変化すれば、ＣＯＭＰ入力端子の電圧は、共通の０．９Ｖを中心として上下に変化する。
【００４２】
これらの分圧回路は、例えば電子ノギス等の計測装置の電圧検出回路系の一部として用いることが可能である。すなわち、これらの分圧回路に接続される後段の回路として、図５に示すようなコンパレータＣＭＰを採用できる。すなわち、各分圧回路のＣＯＭＰ入力端子をコンパレータＣＭＰの反転入力（あるいは、非反転入力）に接続する。このコンパレータＣＭＰの非反転入力端子（あるいは、反転入力）には、比較基準として０．９Ｖの基準電圧Ｖｒｅｆが印加される。この構成により、各分圧回路の入力端子ＶＤＤに印加される電圧が各設定電圧１．３Ｖ，１．４Ｖ，１．５Ｖを中心に変化した場合、その変化に応じ、共通のコンパレータＣＭＰから正あるいは負の出力が得られる。
【００４３】
なお、単位容量素子の断面構造の一例として図６に示すものを挙げたが、これに限らず、様々な形態の断面構造を本発明に適用できる。例えば、図８に示す断面構造も本発明の実施形態としては望ましい。すなわち、図８に示すように、単位容量素子の断面構造として、上部電極７の外周に下部電極の取り出し電極８を配置した構成とする。
【００４４】
【発明の効果】
容量素子群の小面積化が図れて半導体装置を小型化できるとともに、加工がしやすくなり、加工精度が向上する。以て、容量比精度が向上する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体装置の平面図である。
【図２】本発明の他の実施の形態に係る半導体装置の平面図である。
【図３】図１の半導体装置を用いる分圧回路の構成例を示す回路図である。
【図４】図２の半導体装置を用いる分圧回路の構成例を示す回路図である。
【図５】図３及び図４の分圧回路が接続されるコンパレータを示す回路図である。
【図６】従来と本発明に共通しうる単位容量素子の断面構造の一例を示す図である。
【図７】従来の単位容量素子のレイアウトパターンを示す平面図である。
【図８】本発明の一実施の形態に係る単位容量素子の断面構造の一例を示す図である。
【符号の説明】
１ 半導体基板
２ 分離領域
３ 島領域
４ 下部電極領域
５ 酸化膜
６ シリコン窒化膜等の誘電体薄膜
７ アルミの上部電極
８ 下部電極４の取り出し電極
Ｃｕ 単位容量素子，
Ｃ１乃至Ｃ６ 容量素子群
Ｃｕ，Ｃｕ１，Ｃｕ２ 単位容量素子
Claims (9)
- 複数の単位容量素子で構成される容量素子群を有する半導体装置において、
前記容量素子群の上部電極の全体の外周に、当該容量素子群の前記各単位容量素子の下部電極の取り出し電極を配設してなることを特徴とする半導体装置。 - 前記取り出し電極は、前記容量素子群の前記上部電極の全体を囲むように、配設されてなることを特徴とする請求項１記載の半導体装置。
- 少なくとも前記容量素子群毎に、前記各単位容量素子は同一であることを特徴する請求項１または２に記載の半導体装置。
- 前記単位容量素子すべての前記下部電極が互いに接続されてなることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
- 前記各単位容量素子は格子状に配置され、前記各容量素子群における互いに隣接する前記各単位容量素子の前記上部電極は、相互に結合されてなることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
- 前記容量素子群の前記取り出し電極は、一部が切り欠かれ、当該一部を通じ、前記上部電極の外部接続用端子が外部へ延出可能であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
- 複数の前記容量素子群が前記半導体装置に形成されてなることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
- 前記容量素子群の前記上部電極の全体と前記取り出し電極との間に、前記単位容量素子の存在しない空き領域が存在する場合、前記空き領域にダミー素子を配設してなることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
- 請求項１乃至８のいずれかに記載の半導体装置を用いた分圧回路であって、前記容量素子群を構成要素とする分圧回路。
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