JP2001284586A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JP2001284586A JP2001284586A JP2000091045A JP2000091045A JP2001284586A JP 2001284586 A JP2001284586 A JP 2001284586A JP 2000091045 A JP2000091045 A JP 2000091045A JP 2000091045 A JP2000091045 A JP 2000091045A JP 2001284586 A JP2001284586 A JP 2001284586A
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Abstract
(57)【要約】
【課題】従来のパワーＭＯＳＦＥＴではゲート電極とソ
ース電極間に容量が発生するため、入力容量が大きくな
り、スイッチングに時間がかかる。 【解決手段】本発明はパワーＭＯＳＦＥＴのセル１６の
ゲート電極３６と重なる部分のソース電極１７に切欠部
１９を設けることにより、ゲート電極とソース電極の間
の寄生容量を大幅に低減するもので、これによりスイッ
チング速度を大幅に向上できるものである。
ース電極間に容量が発生するため、入力容量が大きくな
り、スイッチングに時間がかかる。 【解決手段】本発明はパワーＭＯＳＦＥＴのセル１６の
ゲート電極３６と重なる部分のソース電極１７に切欠部
１９を設けることにより、ゲート電極とソース電極の間
の寄生容量を大幅に低減するもので、これによりスイッ
チング速度を大幅に向上できるものである。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置に係り、特にゲート−ソース間の容量を低減する絶
縁ゲート型半導体装置に関する。
装置に係り、特にゲート−ソース間の容量を低減する絶
縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
【０００３】このためにチップを製造する上で微細加工
によりセル密度を上げる開発が進められてきた。具体的
には、チャンネルが半導体基板表面に形成されるプレー
ナー構造ではセル密度は７４０万個／平方インチであっ
たが、チャンネルをトレンチの側面に形成するトレンチ
構造の第１世代ではセル密度は２５００万個／平方イン
チと大幅に向上した。さらにトレンチ構造の第２世代で
はセル密度は７２００万個／平方インチまで向上でき
た。
によりセル密度を上げる開発が進められてきた。具体的
には、チャンネルが半導体基板表面に形成されるプレー
ナー構造ではセル密度は７４０万個／平方インチであっ
たが、チャンネルをトレンチの側面に形成するトレンチ
構造の第１世代ではセル密度は２５００万個／平方イン
チと大幅に向上した。さらにトレンチ構造の第２世代で
はセル密度は７２００万個／平方インチまで向上でき
た。
【０００４】また、パーソナルコンピュータのＣＰＵの
動作周波数も５００ＭＨｚを超え、それに伴いＣＰＵの
消費電流も大幅に増加してきた。そのため内蔵されるＤ
Ｃ／ＤＣコンバータもそれに対応して高速スイッチング
することが望まれ、使用されるパワーＭＯＳＦＥＴも高
速化および低オン抵抗化を要求されている。
動作周波数も５００ＭＨｚを超え、それに伴いＣＰＵの
消費電流も大幅に増加してきた。そのため内蔵されるＤ
Ｃ／ＤＣコンバータもそれに対応して高速スイッチング
することが望まれ、使用されるパワーＭＯＳＦＥＴも高
速化および低オン抵抗化を要求されている。
【０００５】従ってセルをトレンチ構造にすることによ
りセル密度の向上を図り、低オン抵抗化はある程度実現
されてきたが、入力容量を減らしてスイッチング速度を
向上する点については不十分と言える。
りセル密度の向上を図り、低オン抵抗化はある程度実現
されてきたが、入力容量を減らしてスイッチング速度を
向上する点については不十分と言える。
【０００６】従来のパワーＭＯＳＦＥＴの平面図を図３
に示す。１はゲートパッド電極であり、その下には保護
用のツェナーダイオード２（正方形の点線）が形成さ
れ、点線の丸印で示すようにボンディングワイヤーで電
極の取り出しが行われる。５は実動作領域であり、この
中にパワーＭＯＳＦＥＴを構成する多数のＭＯＳトラン
ジスタのセル６が配列されている。７はソース電極であ
り、実動作領域５上に各セルのソース領域と接続して設
けられる。ゲート連結電極４は各セル６のゲート電極と
接続され且つ実動作領域５の周囲に配置されている。な
お、ソース電極７には点線の丸印で示すようにボンディ
ングワイヤが熱厚着され、電極の取り出しを行う。８は
シールド電極であり、その下に設けたアニュラーリング
とコンタクトしてチップ終端への空乏層の拡がりを抑え
る。
に示す。１はゲートパッド電極であり、その下には保護
用のツェナーダイオード２（正方形の点線）が形成さ
れ、点線の丸印で示すようにボンディングワイヤーで電
極の取り出しが行われる。５は実動作領域であり、この
中にパワーＭＯＳＦＥＴを構成する多数のＭＯＳトラン
ジスタのセル６が配列されている。７はソース電極であ
り、実動作領域５上に各セルのソース領域と接続して設
けられる。ゲート連結電極４は各セル６のゲート電極と
接続され且つ実動作領域５の周囲に配置されている。な
お、ソース電極７には点線の丸印で示すようにボンディ
ングワイヤが熱厚着され、電極の取り出しを行う。８は
シールド電極であり、その下に設けたアニュラーリング
とコンタクトしてチップ終端への空乏層の拡がりを抑え
る。
【０００７】図４に、トレンチ型の各セル６の断面構造
を示す。ＮチャンネルのパワーＭＯＳＦＥＴにおいて
は、Ｎ+型の半導体基板２１の上にＮ-型のエピタキシャ
ル層からなるドレイン領域２２を設け、その上にＰ型の
チャネル層２３を設ける。チャネル層２３からドレイン
領域２２まで到達するトレンチ２４を作り、トレンチ２
４の内壁をゲート酸化膜２５で被膜し、トレンチ２４に
充填されたポリシリコンよりなるゲート電極２６を設け
て各セル６を形成する。トレンチ２４に隣接したチャネ
ル層２３表面にはＮ+型のソース領域２８が形成され、
隣り合う２つのセルのソース領域２８間のチャネル層２
３表面にはＰ+型のボディコンタクト領域２９が形成さ
れる。さらにチャネル層２３にはソース領域２８からト
レンチ２４に沿ってチャネル領域２７が形成される。ト
レンチ２４上は層間絶縁膜３０で覆い、ソース領域２８
およびボディコンタクト領域２９にコンタクトするソー
ス電極７を設ける。かかるセル６は図３の実動作領域５
に多数個配列される。具体的には小さい四角で表示した
ものが１個のセルである。
を示す。ＮチャンネルのパワーＭＯＳＦＥＴにおいて
は、Ｎ+型の半導体基板２１の上にＮ-型のエピタキシャ
ル層からなるドレイン領域２２を設け、その上にＰ型の
チャネル層２３を設ける。チャネル層２３からドレイン
領域２２まで到達するトレンチ２４を作り、トレンチ２
４の内壁をゲート酸化膜２５で被膜し、トレンチ２４に
充填されたポリシリコンよりなるゲート電極２６を設け
て各セル６を形成する。トレンチ２４に隣接したチャネ
ル層２３表面にはＮ+型のソース領域２８が形成され、
隣り合う２つのセルのソース領域２８間のチャネル層２
３表面にはＰ+型のボディコンタクト領域２９が形成さ
れる。さらにチャネル層２３にはソース領域２８からト
レンチ２４に沿ってチャネル領域２７が形成される。ト
レンチ２４上は層間絶縁膜３０で覆い、ソース領域２８
およびボディコンタクト領域２９にコンタクトするソー
ス電極７を設ける。かかるセル６は図３の実動作領域５
に多数個配列される。具体的には小さい四角で表示した
ものが１個のセルである。
【０００８】
【発明が解決しようとする課題】かかる従来のパワーＭ
ＯＳＦＥＴではトレンチ２４はポリシリコンよりなるゲ
ート電極２６が埋設されており、その上面には層間絶縁
膜３０を介してソース電極７が実動作領域５全面に配置
されている。このため必然的にゲート電極２６とソース
電極７の間に寄生容量が形成され、パワーＭＯＳＦＥＴ
の入力容量が増大する。これによりパワーＭＯＳＦＥＴ
の高周波スイッチング特性が低下する問題点を有してい
た。
ＯＳＦＥＴではトレンチ２４はポリシリコンよりなるゲ
ート電極２６が埋設されており、その上面には層間絶縁
膜３０を介してソース電極７が実動作領域５全面に配置
されている。このため必然的にゲート電極２６とソース
電極７の間に寄生容量が形成され、パワーＭＯＳＦＥＴ
の入力容量が増大する。これによりパワーＭＯＳＦＥＴ
の高周波スイッチング特性が低下する問題点を有してい
た。
【０００９】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、実動作領域のパワーＭＯＳＦＥＴの各セル
の上部のソース電極にゲート電極と重なる部分に切欠部
を形成することにより、入力容量を低減した絶縁ゲート
型半導体装置を提供するものである。
みてなされ、実動作領域のパワーＭＯＳＦＥＴの各セル
の上部のソース電極にゲート電極と重なる部分に切欠部
を形成することにより、入力容量を低減した絶縁ゲート
型半導体装置を提供するものである。
【００１０】
【発明の実施の形態】本発明の実施の形態を図１と図２
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１１】本発明のパワーＭＯＳＦＥＴの平面図を図
１に示す。１１はゲートパッド電極であり、その下には
保護用のツェナーダイオード１２（正方形の点線）が形
成され、点線の丸印で示すようにボンディングワイヤー
で電極の取り出しが行われる。１５は実動作領域であ
り、この中にパワーＭＯＳＦＥＴを構成する多数のＭＯ
Ｓトランジスタのセル１６が配列されている。１７はソ
ース電極であり、実動作領域１５上に設けられ且つ各セ
ル１６のソース領域と接続して設けられる。このソース
電極１７は橋絡細条２０で全体を接続されるように各セ
ル１６のゲート電極と重なる部分に切欠部１９を形成す
る。１４はゲート連結電極であり、各セル１６のゲート
電極と接続され且つ実動作領域１５の周囲に配置されて
いる。なお、ソース電極１７には点線の丸印で示すよう
にボンディングワイヤが熱厚着され、電極の取り出しを
行う。１８はシールド電極であり、その下に設けたアニ
ュラーリングとコンタクトしてチップ終端への空乏層の
拡がりを抑える。
１に示す。１１はゲートパッド電極であり、その下には
保護用のツェナーダイオード１２（正方形の点線）が形
成され、点線の丸印で示すようにボンディングワイヤー
で電極の取り出しが行われる。１５は実動作領域であ
り、この中にパワーＭＯＳＦＥＴを構成する多数のＭＯ
Ｓトランジスタのセル１６が配列されている。１７はソ
ース電極であり、実動作領域１５上に設けられ且つ各セ
ル１６のソース領域と接続して設けられる。このソース
電極１７は橋絡細条２０で全体を接続されるように各セ
ル１６のゲート電極と重なる部分に切欠部１９を形成す
る。１４はゲート連結電極であり、各セル１６のゲート
電極と接続され且つ実動作領域１５の周囲に配置されて
いる。なお、ソース電極１７には点線の丸印で示すよう
にボンディングワイヤが熱厚着され、電極の取り出しを
行う。１８はシールド電極であり、その下に設けたアニ
ュラーリングとコンタクトしてチップ終端への空乏層の
拡がりを抑える。
【００１２】図２にはパワーＭＯＳＦＥＴのトレンチ型
のセル１６の断面構造を説明する。各セル１６は、Ｎ+
型の半導体基板３１と、Ｎ-型のエピタキシャル層から
なるドレイン領域３２と、その上に設けられたＰ型のチ
ャネル層３３と、チャネル層３３からドレイン領域３２
まで到達するトレンチ３４と、トレンチ３４の内壁を被
覆するゲート酸化膜３５と、トレンチ３４に充填された
ポリシリコンよりなるゲート電極３６と、ゲート電極３
６下のチャネル層３３に形成されるチャネル領域３７
と、トレンチ３４に隣接したチャネル層３３表面に形成
されるＮ+型のソース領域３８と、ソース領域３８間の
チャネル層３３表面に形成されるＰ+型のボディコンタ
クト領域３９と、トレンチ３４上に設けられた層間絶縁
膜４０と、ソース領域３８およびボディコンタクト領域
３９にコンタクトするソース電極１７で構成される。か
かるセル１６は図１および図２の実動作領域１５に多数
個配列される。具体的には小さい破線の四角で表示した
ものが１個のセルである。
のセル１６の断面構造を説明する。各セル１６は、Ｎ+
型の半導体基板３１と、Ｎ-型のエピタキシャル層から
なるドレイン領域３２と、その上に設けられたＰ型のチ
ャネル層３３と、チャネル層３３からドレイン領域３２
まで到達するトレンチ３４と、トレンチ３４の内壁を被
覆するゲート酸化膜３５と、トレンチ３４に充填された
ポリシリコンよりなるゲート電極３６と、ゲート電極３
６下のチャネル層３３に形成されるチャネル領域３７
と、トレンチ３４に隣接したチャネル層３３表面に形成
されるＮ+型のソース領域３８と、ソース領域３８間の
チャネル層３３表面に形成されるＰ+型のボディコンタ
クト領域３９と、トレンチ３４上に設けられた層間絶縁
膜４０と、ソース領域３８およびボディコンタクト領域
３９にコンタクトするソース電極１７で構成される。か
かるセル１６は図１および図２の実動作領域１５に多数
個配列される。具体的には小さい破線の四角で表示した
ものが１個のセルである。
【００１３】本発明の特徴は各ソース電極１７が橋絡細
条２０で連結されており、ソース電極１７の各セル１６
のゲート電極３６と重なる部分に切欠部１９を形成した
ことにある。ソース電極１７はアルミニウムを実動作領
域１５全面に吹き付けた後、エッチングして形成する。
切欠部１９はソース電極１７の橋絡細条２０なる部分を
残して、ソース電極１７の形成時に同時にエッチングさ
れ、ソース電極１７のボンディングワイヤーが熱圧着さ
れる点線の丸印の部分を除いて実動作領域１５の全面に
形成されている。これによりゲート電極３６とソース電
極１７間の容量を低減することができる。
条２０で連結されており、ソース電極１７の各セル１６
のゲート電極３６と重なる部分に切欠部１９を形成した
ことにある。ソース電極１７はアルミニウムを実動作領
域１５全面に吹き付けた後、エッチングして形成する。
切欠部１９はソース電極１７の橋絡細条２０なる部分を
残して、ソース電極１７の形成時に同時にエッチングさ
れ、ソース電極１７のボンディングワイヤーが熱圧着さ
れる点線の丸印の部分を除いて実動作領域１５の全面に
形成されている。これによりゲート電極３６とソース電
極１７間の容量を低減することができる。
【００１４】
【発明の効果】本発明に依れば、第１に各セル１６のゲ
ート電極３６上にはソース電極１７が形成されないの
で、従来に比べてゲート電極３６とソース電極１７の間
の入力容量が低減でき、スイッチング速度が向上する利
点を有する。
ート電極３６上にはソース電極１７が形成されないの
で、従来に比べてゲート電極３６とソース電極１７の間
の入力容量が低減でき、スイッチング速度が向上する利
点を有する。
【００１５】第２に、各セルはトレンチ構造であり、セ
ル密度は変わらないので低オン抵抗は従来通り維持で
き、パワーＭＯＳＦＥＴのオン抵抗の低減と、入力容量
の低減の両立が可能となり、セットの効率アップが図れ
る。
ル密度は変わらないので低オン抵抗は従来通り維持で
き、パワーＭＯＳＦＥＴのオン抵抗の低減と、入力容量
の低減の両立が可能となり、セットの効率アップが図れ
る。
【図１】本発明の絶縁ゲート型半導体装置を説明する平
面図である。
面図である。
【図２】本発明に用いるパワーＭＯＳＦＥＴのセル構造
を説明する断面図である。
を説明する断面図である。
【図３】従来の絶縁ゲート型半導体装置を説明する平面
図である。
図である。
【図４】従来のパワーＭＯＳＦＥＴのセル構造を説明す
る断面図である。
る断面図である。
Claims (3)
- 【請求項１】多数のＭＯＳトランジスタのセルを配列さ
れた実動作領域と、 該実動作領域上に設けられ前記ＭＯＳトランジスタの各
セルのソース領域と接続されたソース電極と、 前記ＭＯＳトランジスタの各セルのゲート電極と接続さ
れたゲートパッド電極とを備えた絶縁ゲート型半導体装
置において、 前記ソース電極に前記セルの前記ゲート電極と重なる部
分に切欠部を形成した絶縁ゲート型半導体装置。 - 【請求項２】前記各セルはトレンチ内にゲート電極を埋
設するトレンチ構造を有することを特徴とする請求項１
に記載の絶縁ゲート型半導体装置。 - 【請求項３】前記ソース電極は橋絡細条で連結すること
を特徴とする請求項１に記載の絶縁ゲート型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000091045A JP2001284586A (ja) | 2000-03-29 | 2000-03-29 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000091045A JP2001284586A (ja) | 2000-03-29 | 2000-03-29 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001284586A true JP2001284586A (ja) | 2001-10-12 |
Family
ID=18606560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000091045A Pending JP2001284586A (ja) | 2000-03-29 | 2000-03-29 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001284586A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003046999A1 (fr) * | 2001-11-30 | 2003-06-05 | Shindengen Electric Manufacturing Co., Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
| JP2005051054A (ja) * | 2003-07-29 | 2005-02-24 | Nec Electronics Corp | 半導体装置 |
| CN1297005C (zh) * | 2003-07-15 | 2007-01-24 | 三洋电机株式会社 | 半导体器件及分压电路 |
| CN1297003C (zh) * | 2003-07-15 | 2007-01-24 | 三洋电机株式会社 | 半导体器件及分压电路 |
| CN1297004C (zh) * | 2003-07-15 | 2007-01-24 | 三洋电机株式会社 | 半导体器件及分压电路 |
-
2000
- 2000-03-29 JP JP2000091045A patent/JP2001284586A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003046999A1 (fr) * | 2001-11-30 | 2003-06-05 | Shindengen Electric Manufacturing Co., Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
| GB2393325A (en) * | 2001-11-30 | 2004-03-24 | Shindengen Electric Mfg | Semiconductor device and manufacturing method thereof |
| GB2393325B (en) * | 2001-11-30 | 2006-04-19 | Shindengen Electric Mfg | Semiconductor device and manufacturing method thereof |
| US7102182B2 (en) | 2001-11-30 | 2006-09-05 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
| CN1297005C (zh) * | 2003-07-15 | 2007-01-24 | 三洋电机株式会社 | 半导体器件及分压电路 |
| CN1297003C (zh) * | 2003-07-15 | 2007-01-24 | 三洋电机株式会社 | 半导体器件及分压电路 |
| CN1297004C (zh) * | 2003-07-15 | 2007-01-24 | 三洋电机株式会社 | 半导体器件及分压电路 |
| JP2005051054A (ja) * | 2003-07-29 | 2005-02-24 | Nec Electronics Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040330 |