CN1297005C - 半导体器件及分压电路 - Google Patents

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Abstract

一种半导体器件，具有由多个单位电容元件构成的电容元件组，其中，所述单位电容元件的电容值被设定，以便使所述电容元件组的目标电容值与构成该电容元件组的多个所述单位电容元件的合成电容值间的误差更小。此外，可形成多个电容元件组。

Description

半导体器件及分压电路
技术领域
本发明涉及半导体器件及分压电路。
背景技术
装入了多个电容元件的半导体器件是已知的。这样的半导体器件例如由双极型集成电路构成(例如，参照专利文献1)。图9示出用于该双极型集成电路的单位电容元件的断面构造的一例。如图9所示，单位电容元件Cy由P型的半导体衬底1、P型的分离区域2、由分离区域2包围的N型层构成的岛区域3、在岛区域3的表面上形成的N型的下部电极区域4、氧化膜5、硅氮化膜等的电介质薄膜6、铝的上部电极7、以及下部电极的引出电极8构成。其电容值大致由电介质薄膜6与下部电极4的表面接触的面积来确定。该面积与除去了覆盖下部电极4的氧化膜5的开口部5a的面积相等。
如图10的平面图所示，通过将这样的单位电容元件Cy并联连接，构成电容元件组Ca、Cb。如果电容比是5∶15(1∶3)，则将单位电容元件Cy并列5个作为电容元件Ca，而单位电容元件Cy并列15个作为电容元件Cb。然后，各单位电容元件Cy在每个电容元件组Ca、Cb中通过连接电极11而被连接到共用电极12、13上。
构成各电容元件组Ca、Cb的电容元件Cy通过连接在上部电极7上的电极布线11被并联连接。例如，如果形成三层铝布线，则电极布线在第三层的布线层、即位于最上层的布线层上形成。各单位电容元件Cy的下部电极4连接到接地电位GND。
[专利文献](日本)特开平11-312784号公报
在构成上述的电容元件组Ca、Cb时，单位电容元件Cy的设计和其布线图形成为问题。即，由于对半导体器件的小型化和高精度化的需求，对于电容元件组来说，需要使用尽量小的单位电容元件，获得高精度的电容值和电容比。
但是，一般地，由于小面积化，所以单位电容元件Cy的电容值越小，整体的电容值和电容比的精度越差。因此，要求实现不降低其精度的小面积化。
然而，在以往的单位电容元件Cy的设计和上述的图10所示的布线方式中，不适合获得高精度电容值和电容比，同时实现小型化。即，为了实现小型化而单纯地使单位电容元件Cy变小，则电容元件组整体的电容值偏离希望值而且误差变大。
此外，在各单位电容元件组Ca、Cb中，用于连接共用电极12、13的连接电极11的环绕在每个单位电容元件Cy中是必要的，仅此就会阻碍小型化。在这点上，为了使引出电极8连接在共用电极上，也是将连接电极11进行环绕的情况。
而且，将多个电容元件组Ca、Cb配置在同一集成电路上。因此，在这些电容元件组的每一个中配置各自的连接电极11或个别的共用电极12、13，仅此就会阻碍小型化。
发明内容
本发明的半导体器件，具有由多个单位电容元件构成的电容元件组，通过设定所述单位电容元件的电容值，减小所述电容元件组的目标电容值与构成该电容元件组的多个所述单位电容元件的合成电容值间的误差更小，可形成多个所述电容元件组，多个所述电容元件组共用具有所述误差更小的所述电容值的所述单位电容元件。
因此，可设定与目标电容值间的误差尽量最小化的单位电容元件。由此，可获得高精度的电容元件组。
此外，可形成多个所述电容元件组。
而且，在具有多个电容元件组的情况下，也可在各电容元件组的每一个中设定与目标电容值间的误差尽量最小化的单位电容元件。由此，可获得高精度的电容元件组。
而且，多个所述电容元件组可共用具有所述误差更小的所述电容值的所述单位电容元件。由此，在所有电容元件组中选定共用的单位电容元件，可实现容易加工，可尽量减低由于制造偏差造成的电容偏差。因而，可实现制造工艺的简易化，同时提高电容比精度。
此外，数个所述电容元件组各自分别由具有所述误差更小的固有的所述电容值的所述单位电容元件构成，构成所述数个所述单位电容元件组以外的所述电容元件组的所述单位电容元件与构成该数个所述电容元件组的所述单位电容元件的其中之一是同样的单位电容元件。
由此，与在各电容元件组的每一个中分别设定单位电容元件的电容值的情况相比，可减少由于制造偏差造成的电容偏差。
而且，在具有由多个单位电容元件构成的电容元件组的半导体器件中，可在所述电容元件组的全体上部电极的外周，设置该电容元件组的所述各单位电容元件的下部电极的引出电极。
因此，不需要在各单位电容元件的每一个中进行引出电极的环绕，可实现电容元件组的小面积化并将半导体器件小型化，同时加工容易，结果加工精度提高。因而，电容比精度提高。此外，所述引出电极配置成包围所述电容元件组的全体所述上部电极。由此，可进一步实现电容元件组的小面积化。而且，由于引出电极配置成包围全体上部电极，引出电极与外部电路等的连接变容易。而且，在有多个电容元件组的情况下，无须在各电容元件组的每一个中配置引出电极即可，可实现多个各电容元件组的整体的小面积化。由此，可实现具有多个电容元件组的半导体器件的小型化。
此外，在所述电容元件组的全体上部电极与所述引出电极之间存在不存在所述单位电容元件的空闲区域的情况下，在所述空闲区域中配置虚拟元件。由此，可防止在空闲区域中什么也不存在导致产生台阶，加工容易，加工精度提高。因而，电容比提高。
而且，所述单位电容元件数量在所述各电容元件组的每一个中有所不同的情况下，将所述单位电容元件数量较多的所述电容元件组设置在所述单位电容元件数量较少的所述电容元件组的外周。由此，尽量减少无用的空闲空间，可实现整体的小型化。
此外，所述引出电极可将所有所述单位电容元件的所述引出电极一体化。由此，不需要在每个单位电容中环绕其引出电极，可实现电容元件组的小面积化并可以将半导体器件小型化，同时加工容易，结果提高加工精度。因而，提高电容比精度。
而且，所述各单位电容元件配置成格子状，所述各电容元件组中互相相邻的所述各单位电容元件的所述上部电极相互耦合。由此，无须在每个单位电容元件上形成将上部电极引出到外部的布线图形，可高密度地安装单位电容元件，可进一步实现电容元件组的小面积化。因此，可进一步实现半导体器件的小型化。此外，通过将各单位电容元件配置成格子状，提高加工精度，因而提高电容比精度。
本发明的分压电路，使用所述半导体器件，将所述电容元件组作为构成元件。
附图说明
图1是本发明一实施方式的半导体器件的平面图。
图2是本发明另一实施方式的半导体器件的平面图。
图3是表示本发明一实施方式中用于实现电容元件组C1、C2的单位电容元件Cu的电容值和误差等的数据的图表。
图4是表示本发明一实施方式中用于实现电容元件组C5、C6的单位电容元件Cu的电容值和误差等的数据的图表。
图5是表示本发明一实施方式中用于实现电容元件组C3、C4的单位电容元件Cu的电容值和误差等的数据的图表。
图6是表示使用图1的半导体器件的分压电路的构成例的电路图。
图7是表示使用图2的半导体器件的分压电路的构成例的电路图。
图8是表示连接图6和图7的分压电路的比较器的电路图。
图9是表示以往与本发明中共用的单位电容元件的断面构造的一例的图。
图10是表示以往的单位电容元件的布线图形的平面图。
图11是表示本发明一实施方式的单位电容元件的断面构造的一例的图。
具体实施方式
＝＝＝单位电容元件的布线＝＝＝
在表示实施方式的一例的图1至图8中，对于上述图9的断面图所示的与以往的部分相同或相同的部分，赋予相同的符号，以上述的现有技术代为说明。例如，关于单位电容元件的断面构造，基本上与图9所示的构造相同。
如图1的平面图所示，半导体器件具有一对电容元件组C1、C2。图中以虚线画出的左侧是电容元件组C1的区域，其右侧是电容元件组C2的区域。此外，在虚线上部中途分成两部分而包围的区域中配置后述的虚拟元件D1、D2。
各电容元件组C1、C2通过配置多个相同的单位电容元件Cu而构成。而且，在所有的单位电容元件Cu的全体上部电极7的外周上，配置电容元件组C1、C2的各单位电容元件Cu的下部电极的引出电极8。
因此，与上述的图10所示的以往的布线方式的情况相比，不需要在每个单位电容元件Cu中环绕引出电极8，可实现电容元件组C1、C2的小面积化并使半导体器件小型化，同时加工容易，结果加工精度提高。因而，电容比精度提高。
特别是，将引出电极8带状配置，以使其包围电容元件组C1、C2的全体上部电极7。这样，在每个电容元件组C1、C2中无须分别配置引出电极8，可进一步实现电容元件组C1、C2的小面积化。此外，由于引出电极8被配置成包围全体上部电极7，对于引出电极8与外部电路等的连接变得容易。
但是，对于与电容元件组C1、C2的上部电极的外部连接用端子T1、T2交叉的部分的引出电极8，因将其一部分切口而空出了空间。这样，外部连接用端子T1、T2成为与引出电极8不重叠而引出的状态。然而，即使引出电极8的表面上有切口，也不改变单位电容元件C1、C2的全部下部电极互相连接。
此外，单位电容元件Cu被配置成格子状或阵列状，在各电容元件组C1、C2中，互相相邻的各单位电容元件Cu的上部电极7相互耦合。由此，无须在每个单位电容元件Cu中形成将上部电极7引出到外部的布线图形，可高密度安装多个单位电容元件Cu，同时可进一步实现电容元件组C1、C2的小面积化。因此，可进一步实现半导体器件的小型化。此外，由于各单位电容元件配置成格子状，加工容易并且精度提高，电容比精度提高。
而且，在电容元件组C1、C2和引出电极8之间产生的空闲区域中配置虚拟的电容元件。这样，可防止由于空闲区域中什么也不没有而导致产生台阶，使加工容易，加工精度提高。因而，电容比提高。
＝＝＝单位电容元件的电容值的设定＝＝＝
下面说明构成所述电容元件组C1、C2的单位电容元件Cu的电容值(基准电容)的设定。这里，设电容元件组C1的目标电容值为4.43pF，设电容元件组C2的目标电容值为3.10pF。首先，对各电容元件组C1、C2的各目标电容值的每一个设定各自固有的单位电容元件Cu的电容值，以便与其目标电容值尽量相等。
例如，为了选定实现电容元件组C1的目标电容值4.43pF的单位电容元件Cu的值，如图3的图表示出的数据组所示，对多个单位电容元件Cu的电容值Cu，计测了其与目标电容值间的误差。关于电容C1的目标电容值4.43pF，参照图3的合成电容值的实测数据(从右侧数第二列)和目标电容值间的误差(最右边的列)。则从下数第三行成为4.428225pF的实测值和-0.040068％的误差的具有0.09805pF(从左侧数第三列)的电容值的单位电容元件Cu，可使误差最小化。
即，作为实现电容元件组C1的目标电容值4.43pF的单位电容元件Cu，具有0.098405pF的电容值是适当的。作为实现该0.098405pF的单位电容元件Cu的形状，例如如图3从左侧数的第一列和第二列的栏所示，为平面矩形，宽(W，最右侧的列)为9.1μm，长(L，从右侧数第二列)为6.7μm。
同样地，为了选定实现电容元件组C2的目标电容值3.10pF的单位电容元件Cu的值，如图3的图表示出的数据组所示，对多个单位电容元件Cu的电容值Cu，计测了其与目标电容值间的误差。关于电容C2的目标电容值3.10pF，参照图3的合成电容值的实测数据(从右侧数第四列)和目标电容值间的误差(从右侧数第三列)。则从上数第六行成为3.100775pF的实测值和0.025％的误差的具有0.100025pF(从左侧数第三列)的电容值的单位电容元件Cu，可使误差最小化。
即，作为实现电容元件组C2的目标电容值3.10pF的单位电容元件Cu，具有0.100025pF的电容值是适当的。作为实现该0.100025pF的单位电容元件Cu的形状，例如如图3从左侧数的第一列和第二列的栏所示，为平面矩形，宽(W，最右侧的列)为8.5μm，长(L，从右侧数第二列)为7.3μm。
这样，如果将电容元件组C1和电容元件组C2各自分别集成化，则如上所述，可以分别设定最合适的单位电容元件Cu。
但是，如图1所示，在将电容元件组C1和电容元件组C2双方作为一个半导体器件进行集成化时，如果对各电容元件组的每一个设定单位电容元件的电容值，则制造偏差造成电容偏差增大。另外，鉴于设计时可设定的电容值是有限的，所以选定电容C1、C2双方共用的单位电容元件Cu可实现加工的容易化，也可尽量降低制造偏差造成的电容偏差。因而，可实现制造工艺的简易化，同时提高电容比。
这里，在选定电容元件组C1、C2双方共用的单位电容元件Cu时，如果参照图3的图表，则在电容元件组C1、C2双方中具有误差小的0.100325pF的电容值的单位电容元件Cu是适当的。作为实现该0.100325pF的单位电容元件Cu的形状，例如如图3的第三行中从左侧数的第一列和第二列的栏所示，为平面矩形，宽(W，最右侧的列)为8.3μm，长(L，从右侧数第二列)为7.5μm。
＝＝＝其他实施方式＝＝＝
图2的平面图示出其他实施方式的半导体器件的布线图形。参照图1，与上述半导体器件相同的部分还包括有关单位电容元件的电容值设定的事项，由于重复，因此以不同的部分为中心进行说明。
图2的平面图示出的半导体器件具有三个电容元件组C4、C5、C6。在下部由虚线包围的两个区域中，在左侧配置电容元件组C4，在右侧配置电容元件组C5。而在剩下的大的区域中配置电容元件组C6。
电容元件组C5与两个电容元件组C4、C6使用互相不同大小(容量)的单位电容元件。电容元件组C5通过配置比较大尺寸的相同的单位电容元件Cu2而构成。电容元件组C4、C6通过配置比更小尺寸的相同的单位电容元件Cu2而构成。
接着，在三个电容元件组C4、C5、C6的所有单位电容元件Cu1、Cu2的全体上部电极7的外周上，配置电容元件组C4、C5、C6的所有各单位电容元件Cu的下部电极的引出电极8。
此外，作为布线图形的特征性手法，在单位电容元件Cu的数量在各电容元件组C4、C5、C6的每一个中有所不同的情况下，作为单位电容元件数量多的一方的电容元件组C6被设置在单位电容元件Cu少的一方的电容元件组C4、C5的外周。即，对于各电容元件组C4、C5的单位电容元件Cu的数量分别为四个，电容元件组C6的单位电容元件Cu的数量为其10倍以上。
假设在配置这些单位电容元件Cu的数量不同的电容元件组C4、C5、C6时，电容元件组C6为矩形形状，与原先为矩形的电容元件组C4、C5随意地并列，则产生无用的空闲空间，阻碍整体的小型化。这里，例如，如果进行布线使单位电容元件Cu数量少的电容元件组C4、C5相邻配置而作为单位电容元件Cu数量多的电容元件组C6包围这些电容元件组C4、C5，则如图2所示，没有无用的空闲空间，可实现整体的小型化。
关于本方式的单位电容元件的电容值(基准电容)的设定，基本事项与上述的图1的布线图形的半导体器件的情况相同，以不同的部分为中心进行说明。
首先，对两个电容元件组C5、C6分别选定具有误差小的固有的电容值的单位电容元件Cu。为了选定实现电容元件组C5的目标电容值0.430pF的单位电容元件Cu的值，如图4的图表示出的数据组所示，对多个单位电容元件Cu的电容值，计测了其与目标电容值间的误差。关于电容C5的目标电容值0.430pF，参照图4的合成电容值的实测数据(从右侧数第二列)和目标电容值间的误差(最右边的列)。则最下行成为0.43192pF的实测值和0.4465116％的误差的具有0.10798pF(从左侧数第三列)的电容值的单位电容元件Cu，可使误差最小化。
即，作为实现电容元件组C5的目标电容值0.430pF的单位电容元件Cu，具有0.10798pF的电容值是适当的。作为实现该0.10798pF的单位电容元件Cu的形状，例如如图4从左侧数的第一列和第二列的栏所示，为平面矩形，宽(W，最右侧的列)为8.0μm，长(L，从右侧数第二列)为8.4μm。
为了选定实现电容元件组C6的目标电容值0.419pF的单位电容元件Cu的值，如图4的图表示出的数据组所示，对多个单位电容元件Cu的电容值，计测了其与目标电容值间的误差。关于电容C6的目标电容值0.419pF，参照图4的合成电容值的实测数据(从左侧数第四列)和目标电容值间的误差(从左侧数第五列)。则从上数第二行成为0.41706pF的实测值和-0.463007％的误差的具有0.104265pF(从左侧数第三列)的电容值的单位电容元件Cu，可使误差最小化。
即，作为实现电容元件组C6的目标电容值0.419pF的单位电容元件Cu，具有0.104265pF的电容值是适当的。作为实现该0.104265pF的单位电容元件Cu的形状，例如如图4从左侧数的第一列和第二列的栏所示，为平面矩形，宽(W，最右侧的列)为8.0μm，长(L，从右侧数第二列)为8.1μm。
在图2所示的半导体器件中，在选定实现余下的电容元件组C4的目标电容值5.017pF的单位电容元件Cu的值时，采用与构成所述电容元件组C5和电容元件组C6的单位电容元件的其中之一同样的单位电容元件。这样，与各电容元件组的每一个分别设定单位电容元件的电容值的情况相比，可减少制造偏差造成的电容偏差。如图5的图表示出的数据组所示，对包含了构成电容元件组C5、C6的单位电容元件(8.0μm*8.4μm和8.0μm*8.1μm)的多个单位电容元件Cu的电容值，计测了其与目标电容值间的误差。关于电容C4的目标电容值5.017pF，参照图5的合成电容值的实测数据(从左侧数第三列)和目标电容值间的误差(从左侧数第二列)。则从上数第二行的8.0μm*8.1μm的单位电容元件、即与构成电容元件组C6的单位电容元件相同的单位电容元件具有-0.2447678％的误差，比与构成另一方的电容元件组C5的最下面的8.0μm*8.4μm的单位电容元件Cu具有相同误差-0.9950169％小。因此，采用与构成电容元件组C6的单位电容元件Cu相同的单位电容元件作为构成电容元件组C4的单位电容元件Cu是适当的。
再有，由电容元件组构成后述的图7的分压电路中采用的电容C3(2.607pF)的情况下，也如图5的图表示出的数据组所示的电容元件组C4的情况同样，采用比电容元件组C5的单位电容元件(8.0μm*8.4μm)误差小并构成电容元件组C6的8.0μm*8.1μm单位电容元件Cu是适当的。即，由电容元件组构成电容C3(2.607pF)时，在图7的分压电路中与其他的电容元件组C4至C6按照相同的制造工艺加工的情况下，如果与其他的两个电容元件组C4、C6采用相同的单位电容元件，则可以减少制造偏差造成的电容偏差。
＝＝＝对特定用途的电路的应用例＝＝＝
参照图1说明的半导体器件例如被用于图6所示的可应对0.1V单位的精度的各个分压电路中。左侧的分压电路用SOLAR端子检测2.0V的设定电压，右侧的分压电路用EPR端子检测2.9V的设定电压。各分压电路中使用的电容C1由图1的半导体器件中的电容元件组C1构成。另外，各分压电路中使用的电容C2由图1的半导体器件中的电容元件组C2构成。
图6左侧的分压电路中，相对于一端接地的电容C0、C2的并联电路，电容C1被串联连接。该并联电路与电容C1的连接点作为COMP输入端子与后级的电路连接。
另一方面，图6右侧的分压电路中，相对于一端接地的电容C0、C1的并联电路，电容C2被串联连接。该并联电路与电容C2的连接点作为COMP输入端子与后级的电路连接。
对于各电容C0、C1、C2，两分压电路都设定了规定的电容比。结果，对于输入端子SOLAR、EPR上施加的电压，各设定电压以2.0V、2.9V为基准，从三个电容的连接点的COMP输入端子可获得以相同的0.9V为基准的电压。即，如果输入端子SOLAR、EPR上施加的电压以各设定电压2.0V、2.9V为中心上下变化，则COMP输入端子的电压以相同的0.9V为中心上下变化。
这些分压电路例如可作为电子卡尺等的计测装置的电压检测电路系统的一部分使用。即，作为连接这些分压电路的后级的电路，可采用图6所示的比较器CMP。即，将各分压电路的COMP的输入端子连接到比较器CMP的反转输入。在该比较器CMP的非反转输入端子上施加作为比较基准的0.9V的基准电压Vref。由这样的结构，在施加在各分压电路的输入端子SOLAR、EPR上的电压以各设定电压2.0V、2.9V为中心变化的情况下，对应其变化，可从共用的比较器CMP获得正的或负的输出。
而参照图2说明的布线图形的半导体器件例如被用于图7所示的可应对0.1V单位的精度的各个分压电路中。左侧的分压电路用VDD端子检测1.3V的设定电压，中央的分压电路用VDD端子检测1.4V的设定电压，右侧的分压电路用VDD端子检测1.5V的设定电压。各分压电路中使用的电容C4由图2的半导体器件中的电容元件组C4构成。另外，各分压电路中使用的电容C5由图2的半导体器件中的电容元件组C5构成。而且，各分压电路中使用的电容C6由图2的半导体器件中的电容元件组C6构成。
图7左侧的分压电路中，相对于一端接地的电容C3，电容C4、C5、C6的并联电路被串联连接。该并联电路与电容C3的连接点作为COMP输入端子与后级的电路连接。
此外，图7的中央的分压电路中，相对于一端接地的电容C6、C3的并联电路，电容C4、C5的并联电路被串联连接。这些并联电路的连接点作为COMP输入端子与后级的电路连接。
而且，图4右侧的分压电路中，相对于一端接地的电容C6、C5、C3的并联电路，电容C4被串联连接。该并联电路与电容C4的连接点作为COMP输入端子与后级的电路连接。
对于各电容C3至C6，这三个分压电路都设定了规定的电容比。结果，对于各输入端子VDD上施加的电压，各设定电压以1.3V、1.4V、1.5V为基准，从COMP输入端子获得都以相同的0.9V为基准的电压。即，如果各输入端子VDD上施加的电压以各设定电压1.3V、1.4V、1.5V为中心上下变化，则COMP输入端子的电压以相同的0.9V为中心上下变化。
这些分压电路例如可作为电子卡尺等的计测装置的电压检测电路系统的一部分使用。即，作为连接这些分压电路的后级的电路，可采用图8所示的比较器CMP。即，将各分压电路的COMP的输入端子连接到比较器CMP的反转输入上。在该比较器CMP的非反转输入端子上施加作为比较基准的0.9V的基准电压Vref。由这样的结构，在施加在各分压电路的输入端子VDD上的电压以各设定电压1.3V、1.4V、1.5V为中心变化的情况下，对应其变化，可从共用的比较器CMP获得正的或负的输出。
再有，例举了图9示出的作为单位电容元件的断面构造的一例，但并不限于此。本发明适用于各种形式的断面构造。例如，期望图11所示的断面构造也是本发明的实施方式。即，如图11所示，作为单位电容元件的断面构造，其结构是在上部电极7的外周上配置下部电极的引出电极8。
本发明的效果是：对于构成半导体器件的电容元件组，可设定与目标电容值间的误差尽量最小化的单位电容元件。因此，可获得高精度的电容元件组。因此，既可实现电容元件组的高精度化，又可实现电容元件组的小面积化并使半导体器件小型化，同时加工容易，加工精度提高。因而，电容比提高。
另外，在所述电容元件组的全体上部电极与所述引出电极之间有不存在所述单位电容元件的空闲区域的情况下，可在所述空闲区域中配置虚拟元件。因此，可防止由于空闲区域中什么也没有而发生台阶。加工简单，加工精度提高。因而，电容比提高。
而且，所述单位电容元件数量在所述各电容元件组的每一个中有所不同的情况下，可将所述单位电容元件数量较多的所述电容元件组设置在所述单位电容元件数量较少的所述电容元件组的外周。由此，尽量减少无用的空闲空间，可实现整体的小型化。

Claims (9)

1.一种半导体器件，具有由多个单位电容元件构成的电容元件组，
其特征在于，通过设定所述单位电容元件的电容值，减小所述电容元件组的目标电容值与构成该电容元件组的多个所述单位电容元件的合成电容值间的误差更小，可形成多个所述电容元件组，多个所述电容元件组共用具有所述误差更小的所述电容值的所述单位电容元件。
2.如权利要求1所述的半导体器件，其特征在于，数个所述电容元件组各自分别由具有所述误差更小的固有的所述电容值的所述单位电容元件构成，
构成所述数个所述单位电容元件组以外的所述电容元件组的所述单位电容元件与构成该数个所述电容元件组的所述单位电容元件的其中之一是同样的单位电容元件。
3.如权利要求1或2所述的半导体器件，其特征在于，在所述电容元件组的全体上部电极的外周，设置该电容元件组的所述各单位电容元件的下部电极的引出电极。
4.如权利要求3所述的半导体器件，其特征在于，在所述电容元件组的全体上部电极与所述引出电极之间有不存在所述单位电容元件的空闲区域的情况下，在所述空闲区域中配置虚拟元件。
5.如权利要求1所述的半导体器件，其特征在于，所述单位电容元件数量在所述各电容元件组的每一个中有所不同的情况下，将所述单位电容元件数量较多的所述电容元件组设置在所述单位电容元件数量较少的所述电容元件组的外周。
6.如权利要求3所述的半导体器件，其特征在于，所述单位电容元件数量在所述各电容元件组的每一个中有所不同的情况下，将所述单位电容元件数量较多的所述电容元件组设置在所述单位电容元件数量较少的所述电容元件组的外周。
7.如权利要求3所述的半导体器件，其特征在于，所述引出电极将所有所述单位电容元件的所述引出电极一体化。
8.如权利要求1所述的半导体器件，其特征在于，所述各单位电容元件配置成格子状，所述各电容元件组中互相相邻的所述各单位电容元件的所述上部电极相互耦合。
9.一种分压电路，它使用权利要求1至8任一项所述的半导体器件，将所述电容元件组作为构成元件。
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