CN1160774C - 金属氧化物半导体晶体管对装置 - Google Patents

金属氧化物半导体晶体管对装置 Download PDF

Info

Publication number
CN1160774C
CN1160774C CNB991054954A CN99105495A CN1160774C CN 1160774 C CN1160774 C CN 1160774C CN B991054954 A CNB991054954 A CN B991054954A CN 99105495 A CN99105495 A CN 99105495A CN 1160774 C CN1160774 C CN 1160774C
Authority
CN
China
Prior art keywords
transistor
mentioned
grid
transistorized
2mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB991054954A
Other languages
English (en)
Other versions
CN1231512A (zh
Inventor
С�G��֮
小笹正之
冈本龙镇
栗本秀彦
道正志郎
长冈一彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1231512A publication Critical patent/CN1231512A/zh
Application granted granted Critical
Publication of CN1160774C publication Critical patent/CN1160774C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一种MOS晶体管对是在同一基板上配设第1及第2MOS晶体管。这第1及第2MOS晶体管各自沿栅极宽度被等分割成多个，由第1分割晶体管M1a～M1c及第2分割晶体管M2a～M2c构成。上述第1分割晶体管M1a～M1c及第2分割晶体管M2a～M2c被配设成使其各栅极在栅极长度方向的基于中心线X-X’的位置坐标值总和各自成为相等。因此，各分割晶体管的栅极在栅极长度方向的误差总和变为“0”值，2个MOS晶体管之间的电流差消失。

Description

金属氧化物半导体晶体管对装置
本发明涉及一种半导体集成电路中使用的金属氧化物半导体(MOS)晶体管对装置。
图10表示了以往的MOS晶体管对的掩模设计。在该图中，M1为第1MOS晶体管、M2为与第1MOS晶体管成对的第2MOS晶体管。第1MOS晶体管M1带有栅极G1、源极S以及漏极D1，同样，第2MOS晶体管M2带有栅极G2、源极S以及漏极D2。图10的MOS晶体管对被用于图6所示的差动晶体管对和图7所示的电流反射镜晶体管对中。在图6及图7中，B表示基板。如图11所示，因源极是公用的，以这些差动晶体管对和电流反射镜晶体管对在电路构成上也有构成把图10的MOS晶体管M1、M2的源极公用的掩模设计。图12表示第1及第2MOS晶体管M1、M2分别3分割其栅极沿栅极纵向进行配设的例子。在该图中，第1MOS晶体管M1由3个分割晶体管M1a、M1b、M1c构成，这些分割晶体管具有栅极G1、源极S以及漏极D1，位于中间位置的分割晶体管M1b其源极及漏极分别与位于左右的分割晶体管M1a、M1c的各栅极及漏极共用。同样，第2MOS晶体管M2也是由3个分割晶体管M2a、M2b、M2c构成，这些分割晶体管具有栅极G2、源极S以及漏极D2，位于中间位置的分割晶体管M2b其源极及漏极分别与位于左右的分割晶体管M2a、M2c的各栅极及漏极共用。
还有，以往作为在半导体集成电路中使用的MOS晶体管对有的在特开平4-73961号公报和特开平5-90516号公报中被公开。这些如图13所示，对第1MOS晶体管沿栅极横向进行2分割其栅极宽度构成的晶体管M1a、M1b和对第2MOS晶体管进行2分割其栅极宽度构成的晶体管M2a、M2b按对角状配设、换言之按点对称配设。
还有，以往作为MOS晶体管对有的在特开平2-12929号公报中被公开。如图14所示，这种MOS晶体管对具有把第1MOS晶体管进行5分割构成的晶体管M1a～M1e和把第2MOS晶体管进行5分割构成的晶体管M2a～M2e，这些晶体管按一定的规律性交互配设。
可是，在以半导体集成电路中使用的MOS晶体管对构成差动放大器和电流反射镜等的情况下，重要的是在保持输出电流平衡的同时还要获得高的电流增益。
但是，在上述以往的MOS晶体管对中，流在第1及第2MOS晶体管中的电流值会有大的差别，而且还有电流增益低的缺点。下面将祥述这个缺点。
一般说来，MOS晶体管的电流值以
    Id＝k·W(Vgs-Vth)2/(2·L)表示。这里，Id为MOS晶体管的漏极电流，k为MOS晶体管的电流放大率，W为MOS晶体管的栅极宽度，Vgs为栅极-源极间的电压，Vth为MOS晶体管的阈值电压，L为MOS晶体管的栅极长度。
这里，在图10及图11的MOS晶体管对中，对第1及第2MOS晶体管M1、M2间的电流平衡进行考察。因两个MOS晶体管M1、M2不在芯片上的同一位置，在两个MOS晶体管的栅极间会产生加工误差。以第1MOS晶体管M1的栅极宽度W及栅极长度L为基准，如果第2MOS晶体管M2的加工误差在栅极宽度方向为DW、在栅极长度方向为DL，则第2MOS晶体管M2的漏极电流Id为
    Id＝k·W(1+DW/W)(Vgs-Vth)2/[2·L(1+DL/L)]。假定DW/W及DL/L为比“1”小的值，如果取1级近似，则与第1MOS晶体管M1的电流差DId为
    DId＝Id(DW/W-DL/L)。这个电流差是导致电路性能变差、甚至是导致半导体集成电路的成品率低的重要因素。为了避开这个问题，在图10及图11的MOS晶体管对中，把栅极宽度W及栅极长度L设计成大尺寸，但把栅极长度L设计成大了之后会减小MOS晶体管的电流放大。而且，为了补偿这个低的电流放大，如果把栅极宽度W设计得更大，产生的问题是增大了MOS晶体管对在半导体集成电路上的占有面积。
还有，在图12所示的MOS晶体管对中，虽然只把栅极宽度W设计得更大，但无法消除因栅极长度L误差导致的两个MOS晶体管间的电流差。这里，对图12的MOS晶体管对中的两个MOS晶体管M1、M2间的电流差计算如下。MOS晶体管的栅极长度方向的加工精度几乎与偏离X-X’中心线的距离成正比，因此，假定靠近中心线X-X’的栅极在栅极长度方向的加工精度为DL，各分割晶体管的电流值为Idd，这时，以被3分割的分割晶体管的电流和给与Did，
DId＝Idd{[(DL+2DL+3DL)-(-DL-2DL-3DL)]/L}
   ＝Id(12DL/L)/3＝4Id·DL/L，因此，电流差大。
而且，即便是图14的MOS晶体管对，两个晶体管间的电流差也不会为“0”。这里，这两个MOS晶体管间的电流差计算如下。因两个MOS晶体管为5分割，这两个MOS晶体管M1、M2间的电流差DId为
DId＝Idd{[(-4.5DL-0.5DL-1.5DL+2.5DL+3.5DL)-
     (4.5DL+1.5DL+0.5DL-2.5DL-3.5DL)]/L}
   ＝-Id·(DL/L)/5
   ＝-Id/5·DL/L，电流差不为“0”。
而且，在图13所示的MOS晶体管对中，因设计布局为点对称，对电流平衡有利。可是，因栅极长度L被设计成长的长度，所以对电流放大没有什么大的好处。而且，因是对角线方向的设计布局，如果对连接一方的分割晶体管M1a、M1b的各栅极的布线设计优先，连接另一方的分割晶体管M2a、M2b的各栅极的布线就必须做成回避上述布线的形状，除了使布线变得复杂之外还使占有面积变大。为避免这个问题，布线层必须有2层。
本发明就是要解决上述以往的问题，其目的是提供可以在保持输出电流平衡的同时得到高的电流增益的MOS晶体管对。
为了达到以上目的，在本发明的MOS晶体管对装置以及使用这种MOS晶体管对的运算放大器中，把构成MOS晶体管对的2个MOS晶体管各自分割成多个分割晶体管，配置各分割晶体管使得这些分割晶体管的栅极长度方向的误差总和变小，由此，减小两个MOS晶体管间所产生的电流差，或者减小到“0”值。
具体来说，本发明的第一种MOS晶体管对装置是在同一个基板上配设成第1及第2MOS晶体管的MOS晶体管对装置，其特征在于上述第1及第2MOS晶体管各自沿栅极长度方向所并列配设的多个分割晶体管构成，上述第1及第2分割晶体管被交互配设在上述第1及第2MOS晶体管之间，使得若构成上述第1MOS晶体管的所述分割晶体管的各栅极在栅极长度方向的位置坐标值总和增加或减少，则构成上述第2MOS晶体管的所述分割晶体管的各栅极在栅极长度方向的位置坐标值总和相应地增加或减少，各自把上述第1及第2MOS晶体管使其各栅极宽度相等地等分构成上述第1及第2分割晶体管，分割晶体管的栅极在栅极的长度方向的位置坐标值总和为0。
另外，本发明的第二种MOS晶体管对装置在同一个基板上配设成第1及第2MOS晶体管的MOS晶体管对装置，其特征在于上述第1及第2MOS晶体管各自以沿栅极长度方向所并列配设的多个分割晶体管构成，上述第1及第2MOS晶体管被配设成使构成上述第1MOS晶体管的分割晶体管的各栅极在栅极长度方向的位置坐标值总和及构成上述第2MOS晶体管的分割晶体管的各栅极在栅极长度方向的位置坐标值总和各自成为相等，各自把上述第1及第2MOS晶体管使其各栅极宽度相等地等分构成上述第1及第2分割晶体管，分割晶体管的栅极在栅极的长度方向的位置坐标值总和为0。
本发明在根据上述第1种所述的MOS晶体管对装置中，其特征在于上述第1及第2分割晶体管被交互配设在上述第1及第2MOS晶体管之间。
本发明在根据上述第2种所述的MOS晶体管对装置中，其特征在于上述第1及第2分割晶体管根据上述第1及第2MOS晶体管的种类按线对称被配设。
本发明在根据上述第1或2种述的MOS晶体管对装置中，其特征在于各自把上述第1及第2MOS晶体管其各栅极成等宽度地等分构成上述第1及第2分割晶体管。
本发明在根据上述第1或2种所述的MOS晶体管对装置中，其特征在于上述第1及第2分割晶体管共用源极。
本发明在根据上述第1或2种所述的MOS晶体管对装置中，上述第1及第2分割晶体管共用漏极。
还有，本发明的另一种MOS晶体管对装置是由被配设在同一个基板上的第1及第2MOS晶体管组成、具备有构成电流反射镜电路的MOS晶体管对和由第3MOS晶体管组成的输出晶体管的MOS晶体管对装置，其特征在于上述第1、第2及第3MOS晶体管各自以沿栅极长度方向并联配置的多个分割晶体管构成，上述第1、第2及第3MOS晶体管以规定的坐标为基准被配设成使构成上述第1MOS晶体管的所述分割晶体管的各栅极在栅极长度方向的位置坐标值总和构成上述第2MOS晶体管的所述分割晶体管的各栅极在栅极长度方向的位置坐标值总和及上述第3分割晶体管的各栅极在栅极长度方向的位置坐标值总和各自成为相等，各自把上述第1及第2MOS晶体管使其各栅极宽度相等地等分构成上述第1及第2分割晶体管，分割晶体管的栅极在栅极的长度方向的位置坐标值总和为0。
本发明在根据上述的另一种MOS晶体管对装置中，其特征在于上述第1、第2及第3分割晶体管根据上述第1、第2及第3MOS晶体管的种类按线对称被配设。
本发明在根据上述的MOS晶体管对装置中，其特征在于各自把上述第1、第2及第3MOS晶体管使其各栅极宽度相对的等分成多个构成上述第1、第2及第3分割晶体管。
本发明在根据上述的MOS晶体管对装置中，其特征在于上述第1、第2及第3分割晶体管共用源极。
本发明在根据上述的MOS晶体管对装置中，其特征在于上述第1、第2及第3分割晶体管共MOS晶体管用漏极。
根据以上的构成，在上述的本发明中，对于各个MOS晶体管，多个分割晶体管被布设成使其各栅极在栅极长度方向的误差总和相一致或变成“0”值。因此，MOS晶体管间所产生的电流差减小，或者减小到“0”值。而且，各MOS晶体管按栅极宽度被分割成多个，如此导致各分割晶体管的栅极长度变长，各分割晶体管上流着大的漏极电流，MOS晶体管的电流增益变大。
因此，可以得到在保持输出电流平衡的同时获得高的电流增益的MOS晶体管对以及使用这种MOS晶体管且偏置误差小的运算放大器。
下面对附图进行简单说明。
图1为表示本发明的实施例1的MOS晶体管对的掩膜设计的图。
图2为表示对该实施例的MOS晶体管对的掩膜设计进行改进后的实施例的图。
图3为表示本发明的实施例2的MOS晶体管对的掩膜设计的图。
图4为表示对该实施例的MOS晶体管对的掩膜设计进行改进后的实施例的图。
图5为表示对图4所示的改进例进行进一步改进后的设计例的图。
图6为表示差动MOS晶体管对的电路例的图。
图7为表示电流反射镜晶体管对的电路例的图。
图8为表示运算放大器的电路例的图。
图9为表示本发明的实施例3的运算放大器的掩膜设计的图。
图10为表示以往的MOS晶体管对的掩膜设计的图。
图11为表示以往其它的MOS晶体管对的掩膜设计的图。
图12为表示以往还有的其它MOS晶体管对的掩膜设计的图。
图13为表示以往别的MOS晶体管对的掩膜设计的图。
图14为表示以往还有的别的MOS晶体管对的掩膜设计的图。
图中，M1：第1MOS晶体管，M2：第2MOS晶体管，M3：第3MOS晶体管(输出晶体管)，M1a、M1b、M1c：第1分割晶体管，M2a、M2b、M2c：第2分割晶体管，M3a、M3b：第3分割晶体管，G1、G2：栅极，S：源极，D1、D2：漏极，X、X’：MOS晶体管对的掩膜设计的中心线。
下面，根据附图对本发明的MOS晶体管对以及运算放大器的实施例进行说明。
实施例1
图1表示本发明实施例1的MOS晶体管对的掩膜设计。在该图中，M1为第1MOS晶体管，M2为第2MOS晶体管，这些MOS晶体管被配设在同一基板上。第1MOS晶体管M1沿栅极宽度被等分割，构成2个分割晶体管(第1分割晶体管)M1a、M1b。同样，第2MOS晶体管M2也沿栅极宽度被等分割，构成2个分割晶体管(第2分割晶体管)M2a、M2b，该等分割晶体管M2a、M2b沿栅极长度方向被配设。在这4个分割晶体管中，G1、G2为栅极，S为源极，D1、D2为漏极。
2个分割晶体管M1a、M1b的各栅极的栅极长的总和与另2个分割晶体管M2a、M2b的各栅极的栅极长的总和相等。并且，上述4个分割晶体管M1a、M1b、M2a、M2b相对于MOS晶体管对的中心线X-X’按照如下配设。具体来说，在中心线X-X’的图中左方配设着第2MOS晶体管M2的分割晶体管M2a，在其更左方配设着第1MOS晶体管M1的分割的晶体管M1a。而且，在中心线X-X’的图中右方配设着第1MOS晶体管M1的分割的晶体管M1b，在其更右方配设着第2MOS晶体管M2的分割晶体管M2b。换言之，这4个分割晶体管被交互配设在上述第1及第2MOS晶体管M1、M2之间。还有，第1MOS晶体管M1的分割的晶体管M1a和第2MOS晶体管M2的分割晶体管M2b偏离中心线X-X’的距离是一致的，第2MOS晶体管M2的分割晶体管M2a和第1MOS晶体管M1的分割的晶体管M1b偏离中心线X-X’的距离是一致的。因此，第1MOS晶体管M1的2个分割的晶体管M1a、M1b的各栅极在栅极长度方向的位置坐标值总和与第2MOS晶体管M2的2个分割的晶体管M2a、M2b的各栅极在栅极长度方向的位置坐标值总和相一致。
对于以上那样构成的MOS晶体管对，两个MOS晶体管M1、M2间的电流差计算如下。各MOS晶体管的栅极长度方向的加工精度几乎与偏离X-X’中心线的距离成正比，因此，假定靠近中心线X-X’的栅极的加工误差为DL，则MOS晶体管M1、M2间的电流差DId为
DId＝Idd{[(-DL+2DL)-(DL-2DL)]/L}＝Id·(2DL/L)/2＝Id·DL/L，变得比图12中的MOS晶体管对的电流差更小。
图2表示对图1的MOS晶体管对进一步改进后的结果。具体来说，在图2中，第1MOS晶体管M1被分割成3个分割晶体管M1a、M1b、M1c，第2MOS晶体管M2也被分割成3个分割晶体管M2a、M2b、M2c。分割晶体管M1c与分割晶体管M2b共用源极S，分割晶体管M2b与分割晶体管M2a共用漏极D2，分割晶体管M1a与分割晶体管M1b共用漏极D1，分割晶体管M1b与分割晶体管M2c共用源极S。
在第1MOS晶体管M1中，假设以中心线X-X’为基准，分割晶体管M1a的位置坐标为+L0(中心线X-X’的图中以右方为+、以左方为-)，则分割晶体管M1b的位置坐标为+2L0，分割晶体管M1c的位置坐标为-3L0。还有，在第2MOS晶体管M2中，分割晶体管M2a的位置坐标为-L0，分割晶体管M2b的位置坐标为-2L0，分割晶体管M2c的位置坐标为+3L0。因此，第1MOS晶体管M1的3个分割晶体管M1a、M1b、M1c的位置坐标+L0，+2L0，-3L0的总和为“0”值，在第2MOS晶体管M2的3个分割晶体管M2a、M2b、M2c的位置坐标-L0，-2L0，+3L0的总和也为“0”值。
图2所示的MOS晶体管对中，2个MOS晶体管M1、M2间的电流差DId为
DId＝Idd[(-DL-2DL+3DL)-(DL+2DL-3DL)]/L＝0，完全被消去了。也就是说，掩膜布局设计成使栅极在栅极长度方向的误差DL的总和为“0”值，这样，电流差变为“0”值。因此，这2个MOS晶体管M1、M2间的输出电流平衡良好。
而且，与以往例的图10、图11及图13不同，以图2的MOS晶体管对可以实现与图12一样的长的栅极长度，因此，作为MOS晶体管对可以获得高的电流增益。
还有，因第1及第2MOS晶体管M1、M2的漏极面积相等，图2的MOS晶体管对适合于差动MOS晶体管对的设计。
实施例2
下面，对本发明实施例2的MOS晶体管对进行说明。
图3表示本实施例的MOS晶体管对的掩膜设计。在该图中，第1MOS晶体管M1按栅极宽度被等分割成2个由2个分割晶体管M1a、M1b构成，第2MOS晶体管M2也同样被等分割，构成2个分割晶体管M2a、M2b。在该图中，栅极用G1、G2表示，源极用S表示，漏极用D1、D2表示。
在第2MOS晶体管M2中，分割晶体管M2a被配设在中心线X-X’的图中左方，分割晶体管M2b被配设在右方。在第1MOS晶体管M1中，分割晶体管M1a被配设在第2MOS晶体管M2的分割晶体管M2a的左侧，分割晶体管M1b被配设在第2MOS晶体管M2的分割晶体管M2b的右侧。也就是说，由图3可知，在第1MOS晶体管M1中，2个分割晶体管M1a、M1b被配设成使其位置坐标基于中心线X-X’成线对称，其各栅极长度方向的位置坐标值总和为“0”。对于第2MOS晶体管M2的2个分割晶体管M2a、M2b也是一样。
对于以上那样构成的本实施例的MOS晶体管对计算两个MOS晶体管M1、M2间的电流差。与实施例1一样，MOS晶体管的栅极在栅极长度方向的加工误差几乎与偏离X-X’中心线的距离成正比，因此，假定靠近中心线X-X’的栅极的加工误差为DL，则2个MOS晶体管M1、M2间的电流差为
DId＝Idd{[(DL-DL)+(2DL-2DL)]/L}＝0，被消去了。因此，两个MOS晶体管M1、M2间的输出电流平衡良好。而且，与以往例的图10、图11及图13不同，可以实现与图12一样的长的栅极长度，因此，作为MOS晶体管对可以获得高的电流增益。
图4表示本实施例的改进例。在本改进例中，2个分割晶体管M1a、M2a共用源极S，分割晶体管M2a、M2b共用漏极D2，分割晶体管M2b、M1b共用源极S。
因此，与本实施例相比，MOS晶体管对的尺寸变得小型化，栅极长度方向的加工误差量DL自身变小，因此，两个MOS晶体管M1、M2间的输出电流平衡可能会更好。而且，第2MOS晶体管M2的漏极面积比第1MOS晶体管M1的漏极面积小，因此，如果把第2MOS晶体管M2配设在输出那一侧，作为MOS晶体管对(电流反射镜)，可以改善输出端的频率特性。
图5表示对图4的改进例进一步改进后的实施例。在图5中，第1MOS晶体管M1被等分割成4个分割晶体管M1a-M1d，第2MOS晶体管M2也被等分割成4个分割晶体管M2a-M2d。第1MOS晶体管M1的2个分割晶体管M1c、M1d被配设成基于中心线X-X’成线对称，第2MOS晶体管的2个分割晶体管M2c、M2d也同样被配设成线对称。而且，在这些等分割晶体管间，与图4的改进例一样，源极S及漏极D1、D2被共用。
实施例3
接着，根据附图对本发明的实施例3的运算放大器进行说明。图9表示本实施例的运算放大器的掩膜设计。
在该图中利用了上述实施例2的图4所示的MOS晶体管对。也就是说，该图中的运算放大器具备有与图4一样由第1及第2MOS晶体管M1、M2组成的MOS晶体管对。这个MOS晶体管对的构成及分割晶体管的布设与图4一样，因此，省略其说明。
还有，该图的运算放大器带有第3MOS晶体管M3。这个第3MOS晶体管M3和上述第1及第2MOS晶体管M1、M2被配设在同一基板上。上述MOS晶体管对构成电流反射镜，上述第3MOS晶体管M3构成输出晶体管。上述第3MOS晶体管M3按栅极宽度被等分割成2个，由2个分割晶体管(第3分割晶体管)M3a、M3b构成，一个分割晶体管M3a被配设在第1MOS晶体管M1的分割晶体管M1a的图中左方，另一个分割晶体管M3b被配设在第1MOS晶体管M1的分割晶体管M1b的图中右方。这两个分割晶体管M3a、M3b被配设成在栅极的长度方向偏离中心线X-X’的距离相等，换言之，被配设成线对称。因此，这些分割晶体管的栅极在栅极的长度方向的位置坐标值总和为“0”。
图8是一般为人所知的运算放大器电路的例子。在该图所示的运算放大器中，与构成MOS晶体管对(即电流反射镜)的第1及第2MOS晶体管M1、M2的两个特性一样，运算放大器的偏置降低的必要条件是第2MOS晶体管M2的特性和输出晶体管M3的特性相同。上述图9所示的运算放大器的掩膜设计为图8的3个MOS晶体管M1～M3的设计例。
计算图9所示的运算放大器中的2个MOS晶体管M1、M2间的电流差，第1及第2MOS晶体管M1、M2间的电流差为
DId＝Idd{[(0.5DL-0.5DL)+(1.5DL-1.5DL)]/L}＝0，被消去了。
还有，第1及第3MOS晶体管M1、M3间以及第2及第3MOS晶体管M2、M3间的电流差分别为
DId＝Idd{[(3.5DL-3.5DL)-(1.5DL-1.5DL)]/L)＝0
DId＝Idd{[(3.5DL-3.5DL)-(0.5DL-0.5DL)]/L}＝0，相对于第3MOS晶体管M3的电流差也被消去了。
因此，可以良好地保持3个MOS晶体管M1、M2、M3的输出电流平衡、构成偏置误差小的运算放大器。
还有，在以上说明中，如图6～图8所示，采用N沟道MOS晶体管进行说明，但采用P沟道晶体管构成第1至第3MOS晶体管M1～M3当然也是可以的。
如以上所说明，根据本发明，可以获得能够在保持输出电流平衡的同时得到高的电流增益的非常好的MOS晶体管对以及使用此MOS晶体管的偏置误差小的运算放大器。

Claims (12)

1.一种MOS晶体管对装置，是在同一个基板上配设成第1及第2MOS晶体管的MOS晶体管对装置，其特征在于，上述第1及第2MOS晶体管各自以沿栅极长度方向所并列配设的多个分割晶体管所构成，上述第1及第2MOS晶体管被交互配设在上述第1及第2MOS晶体管之间，使得若构成上述第1MOS晶体管的所述分割晶体管的各栅极在栅极长度方向的位置坐标值总和增加或减少，则构成上述第2MOS晶体管的所述分割晶体管的各栅极在栅极长度方向的位置坐标值总和相应地增加或减少，
各自把上述第1及第2MOS晶体管使其各栅极宽度相等地等分构成上述第1及第2分割晶体管，
分割晶体管的栅极在栅极的长度方向的位置坐标值总和为0。
2.一种MOS晶体管对装置，是在同一个基板上配设成第1及第2MOS晶体管的MOS晶体管对装置，其特征在于，上述第1及第2MOS晶体管各自以沿栅极长度方向所并列配设的多个分割晶体管所构成，上述第1及第2MOS晶体管以规定的坐标为基准，被配设成使构成上述第1MOS晶体管的所述分割晶体管的各栅极在栅极长度方向的位置坐标值总和及构成上述第2MOS晶体管的分割晶体管的各栅极在栅极长度方向的位置坐标值总和成为相等，
各自把上述第1及第2MOS晶体管使其各栅极宽度相等地等分构成上述第1及第2分割晶体管，
分割晶体管的栅极在栅极的长度方向的位置坐标值总和为0。
3.根据权利要求2所述的一种MOS晶体管对装置，其特征在于上述第1及第2分割晶体管被交互配设在上述第1及第2MOS晶体管之间。
4.根据权利要求2所述的一种MOS晶体管对装置，其特征在于上述第1及第2分割晶体管根据上述第1及第2MOS晶体管的种类按线对称被配设。
5.根据权利要求1或2所述的一种MOS晶体管对装置，其特征在于各自把上述第1及第2MOS晶体管使其各栅极宽度相等地等分构成上述第1及第2分割晶体管。
6.根据权利要求1或2所述的一种MOS晶体管对装置，其特征在于上述第1及第2分割晶体管共用源极。
7.根据权利要求1或2所述的一种MOS晶体管对装置，其特征在于上述第1及第2分割晶体管共用漏极。
8.一种MOS晶体管对装置，是由被配设在同一个基板上的第1及第2MOS晶体管组成、具备有构成电流反射镜电路MOS晶体管对和由第3MOS晶体管组成的输出晶体管的MOS晶体管对装置，其特征在于上述第1、第2及第3MOS晶体管各自以沿栅极长度方向并列配设的多个分割晶体管所构成，上述第1、第2及第3MOS晶体管以规定的坐标为基准被配设成使构成上述第1MOS晶体管的所述分割晶体管的栅极在栅极长度方向的位置坐标值总和构成上述第2MOS晶体管的所述分割晶体管的各栅极在栅极长度方向的位置坐标值总和及构成上述第3MOS晶体管的所述分割晶体管的各栅极在栅极长度方向的位置坐标值总和成为相等，
各自把上述第1及第2MOS晶体管使其各栅极宽度相等地等分构成上述第1及第2分割晶体管，
分割晶体管的栅极在栅极的长度方向的位置坐标值总和为0。
9.根据权利要求8所述的MOS晶体管对装置，其特征在于上述第1、第2及第3分割晶体管根据上述第1、第2及第3MOS晶体管的种类按线对称被配设。
10.根据权利要求8所述的MOS晶体管对装置，其特征在于各自把上述第1、第2及第3MOS晶体管使其各栅极宽度相等的等分成多个构成上述第1、第2及第3分割晶体管。
11.根据权利要求8所述的MOS晶体管对装置，其特征在于上述第1、第2及第3分割晶体管共用源极。
12.根据权利要求8所述的MOS晶体管对装置，其特征在于上述第1、第2及第3分割晶体管共用漏极。
CNB991054954A 1998-04-09 1999-04-08 金属氧化物半导体晶体管对装置 Expired - Fee Related CN1160774C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP097242/1998 1998-04-09
JP9724298 1998-04-09
JP097242/98 1998-04-09

Publications (2)

Publication Number Publication Date
CN1231512A CN1231512A (zh) 1999-10-13
CN1160774C true CN1160774C (zh) 2004-08-04

Family

ID=14187142

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB991054954A Expired - Fee Related CN1160774C (zh) 1998-04-09 1999-04-08 金属氧化物半导体晶体管对装置

Country Status (3)

Country Link
US (1) US6552402B1 (zh)
JP (1) JP3523521B2 (zh)
CN (1) CN1160774C (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6732334B2 (en) 2001-04-02 2004-05-04 Matsushita Electric Industrial Co., Ltd. Analog MOS semiconductor device, manufacturing method therefor, manufacturing program therefor, and program device therefor
WO2004051741A1 (ja) * 2002-12-03 2004-06-17 Sanyo Electric Co., Ltd. 回路レイアウト構造
TWI228315B (en) * 2003-01-06 2005-02-21 Sanyo Electric Co Circuit layout structure
JP2005243928A (ja) 2004-02-26 2005-09-08 Fujitsu Ltd トレンチアイソレーションで分離されたトランジスタ対を有する半導体装置
EP1889293B1 (en) * 2005-05-26 2013-03-06 Nxp B.V. Electronic device
JP4857609B2 (ja) * 2005-05-30 2012-01-18 株式会社デンソー カレントミラー回路を備えた半導体装置
US8004362B2 (en) 2006-08-23 2011-08-23 Nec Corporation Gate bias circuit
JP4591525B2 (ja) * 2008-03-12 2010-12-01 ソニー株式会社 半導体装置
JP2011243843A (ja) * 2010-05-20 2011-12-01 Panasonic Corp 半導体装置
JP2012054502A (ja) * 2010-09-03 2012-03-15 Elpida Memory Inc 半導体装置
KR20140128619A (ko) * 2013-04-29 2014-11-06 에스케이하이닉스 주식회사 차동 증폭기를 구비한 반도체 집적 회로 장치
KR101711192B1 (ko) 2014-08-19 2017-03-14 삼성전자 주식회사 전기-광학 변조기, 및 그 전기-광학 변조기를 포함한 검사 장치
CN105448963B (zh) * 2015-12-04 2019-06-04 上海兆芯集成电路有限公司 晶体管以及电流源装置
TWI751335B (zh) * 2017-06-01 2022-01-01 日商艾普凌科有限公司 參考電壓電路以及半導體裝置
JP7151260B2 (ja) * 2018-08-08 2022-10-12 株式会社デンソー Ａ／ｄ変換回路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53675B2 (zh) 1972-03-16 1978-01-11
JPS56134756A (en) 1980-03-26 1981-10-21 Nec Corp Semiconductor device
JPS6047748B2 (ja) 1981-06-01 1985-10-23 富士通株式会社 集積回路装置
JPS62150779A (ja) 1985-12-25 1987-07-04 Hitachi Ltd 半導体装置
KR100199258B1 (ko) * 1990-02-09 1999-06-15 가나이 쓰도무 반도체집적회로장치
JP2850500B2 (ja) 1990-07-16 1999-01-27 日本電気株式会社 Ｍｏｓｆｅｔ集積回路装置
JPH0590516A (ja) 1991-09-26 1993-04-09 Nissan Motor Co Ltd Ｍｏｓ型半導体差動増幅回路
JP3057975B2 (ja) * 1993-09-27 2000-07-04 日本電気株式会社 集積回路の配線
JPH088264A (ja) 1994-06-17 1996-01-12 Toshiba Ceramics Co Ltd シリコンウエハの製造方法
KR0161403B1 (ko) * 1995-03-31 1998-12-01 김광호 반도체 메모리장치 및 그 제조방법
US5952698A (en) * 1995-09-07 1999-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Layout pattern for improved MOS device matching
US5783846A (en) * 1995-09-22 1998-07-21 Hughes Electronics Corporation Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering
US5652162A (en) * 1996-06-13 1997-07-29 Taiwan Semiconductor Manufacturing, Company Ltd. Method for fabricating flat ROM devices using memory array cells with concave channels
KR100270577B1 (ko) * 1996-08-30 2000-11-01 김영환 플래쉬 메모리 셀의 제조 방법
IT1289933B1 (it) * 1997-02-20 1998-10-19 Sgs Thomson Microelectronics Dispositivo di memoria con matrice di celle di memoria in triplo well e relativo procedimento di fabbricazione
US5998846A (en) * 1998-03-30 1999-12-07 Vanguard International Semiconductor Corporation Layout structure of multi-use coupling capacitors in reducing ground bounces and replacing faulty logic components

Also Published As

Publication number Publication date
CN1231512A (zh) 1999-10-13
US6552402B1 (en) 2003-04-22
JP2000036582A (ja) 2000-02-02
JP3523521B2 (ja) 2004-04-26

Similar Documents

Publication Publication Date Title
CN1160774C (zh) 金属氧化物半导体晶体管对装置
CN1317772C (zh) 半导体器件及其制造方法
CN1518108A (zh) 具有侧栅叠层的sonos存储器件及其制造方法
CN1779966A (zh) 半导体器件
CN108701653B (zh) 半导体集成电路装置
CN112956024A (zh) 用于半导体器件的单片3d集成的架构
CN1455958A (zh) 半导体元件
CN1574393A (zh) 半导体器件的制造方法
CN1716597A (zh) 半导体器件
CN1561550A (zh) 霍尔器件和磁传感器
CN1187833C (zh) 半导体存储器
CN1681125A (zh) 半导体集成电路
CN100365800C (zh) 电路设计结构
CN1421935A (zh) 薄膜晶体管的多晶硅层及其显示器
CN1742378A (zh) 半导体装置及其制造方法
CN1574394A (zh) Mos型半导体器件
CN101079425A (zh) 存储装置
CN1156911C (zh) 半导体集成电路
CN100350610C (zh) 半导体器件及其制造方法
WO2015015566A1 (ja) 半導体装置
CN1387261A (zh) 半导体装置
CN1729569A (zh) 用测试结构制作半导体元件的方法
CN111613676B (zh) 一种具有层叠结构的多栅指数晶体管及其制备方法
CN1518114A (zh) 半导体存储器
CN1574359A (zh) 具有拾取结构的半导体存储器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040804

Termination date: 20120408