CN100365800C - 电路设计结构 - Google Patents
电路设计结构 Download PDFInfo
- Publication number
- CN100365800C CN100365800C CNB2003801047293A CN200380104729A CN100365800C CN 100365800 C CN100365800 C CN 100365800C CN B2003801047293 A CNB2003801047293 A CN B2003801047293A CN 200380104729 A CN200380104729 A CN 200380104729A CN 100365800 C CN100365800 C CN 100365800C
- Authority
- CN
- China
- Prior art keywords
- transistor
- sub
- transistors
- unit
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000011159 matrix material Substances 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 16
- 238000004088 simulation Methods 0.000 description 12
- 230000005669 field effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
把晶体管M1、M2分为配置在4行4列矩阵的子晶体管,构成四个分别由四个子晶体管构成的单元,使属于每一个单元的子晶体管具有共同的中心点。由此,主晶体管M1、M2的晶体管的匹配和四段型设计方案同样程度的优越,而且可以实现图案面积小的设计结构。
Description
技术领域
本发明涉及电路设计结构,例如涉及:如电流镜电路或差动放大器那样,在具有晶体管对的电路中可以提高晶体管对的匹配特性的电路设计结构。
背景技术
晶体管之间的精密匹配对电流镜电路(current mirror circuit)或差动放大器的构成是重要的。特别是,该精密匹配成为用于获得低偏移量(offset)的运算放大器的帮助。图7是表示差动增益段的电路图。一对MOS晶体管M3、M4构成电流镜电路10,另一对MOS晶体管M1、M2构成差动输入对11,各自一对的MOS晶体管要求精密地匹配。
用于构成电流镜电路10的最基本的设计方案是横型设计方案(LateralLayout Scheme)。比这个还优越的选择是共同中心点型设计方案(CommonCentroid Layout Scheme)。如下提出的文献里记载这些叫做设计方案和四段型设计方案的方案。
参考文献:
Mao-Feng Lan,Anikumar Tammineedi and Randall Geiger“提高匹配特性用的电流镜设计战略”模拟集成电路和信号处理第28卷9-26页2001年7月。
(Mao-Feng Lan Anikumar Tammineedi and Randall Geiger‘CurrentMirror Layout Strategies for Enhanced Matching Performance’AnalogIntegrated Circuits and Signal Processing,Vo128,PP.9-26,July 2001)
下面,说明这些现有的设计方案。图8是表示共同中心点型设计方案的图。图9是表示图8的等效电路图。M1、M2是应该获得匹配的MOS电场效果型晶体管。晶体管M1被分割为子晶体管MS11和MS12,同样,晶体管M2被分割为子晶体管MS21和MS22。
如图8所示,这些子晶体管具有共同的中心点P,所以叫做共同中心点型设计方案。另外,如图9所示,子晶体管MS11和MS12的栅极、漏极、源极共同连接而构成晶体管M1,同样,子晶体管MS21和MS22的栅极、漏极、源极共同连接而构成晶体管M2。
但是,如果参照以下公开的晶体管匹配相关的文献和依存于制造工艺的设计结构,则种种设计的晶体管被模型化。
参考文献:
M.J.M.Pelgrom,A.C.J.Duinmaijer and A.P.G.Welbers,“MOS晶体管的匹配特性”IEEE JSSC,sc-24卷,1433-1439页,1989年。
(M.J.M.Pelgrom,A.C.J.Duinmaijer and A.P.G.Welbers,“Matchingproperties of MOS transistors”IEEE JSSC,Vol.sc-PP.1433-1439,1989)
根据该文献,那种设备的等效阈值电压由下式给出。
在此,所谓Active Area意味着子晶体管的有效区域即通过电流的沟道区域。VT(x,y)是依存于x、y坐标的局部性的阈值电压,在有效区域范围内面积分这些之后,求出其平均值。
另外,由于制造工艺上的理由,阈值电压在集成电路基板面内根据场所而变化,通过引入图8所示的、从原点O开始的梯度振幅(gradientamplitude)α和梯度方位角(gradient direction)θ,从而可以模型化该阈值电压的变化。
因此,把这样的阈值电压模型应用在上述子晶体管MS11、MS12、MS21、MS22,可以分别求出所对应的阈值VT11、VT12、VT21、VT22。
首先,关于子晶体管MS11的阈值VT11,可以由下式给出。
MS11:
同样,关于子晶体管MS12的阈值VT12,可以由下式给出。
MS12:
同样,关于子晶体管MS21的阈值VT21,可以由下式给出。
MS21:
同样,关于子晶体管MS22的阈值VT22,可以由下式给出。
MS22:
在上述的数学式中,d1是相邻的子晶体管的漏极(源极)之间的距离,d2是相邻的子晶体管之间的栅极间的距离,Ws是子晶体管的栅极宽度,Ls是子晶体管的栅极长度。
下面,图10是表示四段型设计方案的图。图11是表示图10的等效电路的图。M1、M2是应该获得匹配的MOS电场效果型晶体管。晶体管M1被分割为子晶体管MS11、MS12、MS13和MS14,这些子晶体管配置在四个段。
同样,晶体管M2被分割为子晶体管MS21、MS22、MS23和MS24,这些子晶体管配置在四个段。
如图10所示,针对该四段设计方案也定义原点、梯度振幅α和梯度方位角θ,获得记述阈值模型化结果的下式。即,在下面的公式中,VT11为子晶体管MS11的阈值、VT12为子晶体管MS12的阈值、VT13为子晶体管MS13的阈值、VT14为子晶体管MS14的阈值、VT21为子晶体管MS21的阈值、VT22为子晶体管MS22的阈值、VT23为子晶体管MS23的阈值、VT24为子晶体管MS24的阈值。
MS11:
MS12:
MS13:
MS14:
MS21:
MS22:
MS23:
MS24:
在上述的数学式中,d1是相邻的子晶体管的漏极(源极)之间的距离,Ws是子晶体管的栅极宽度,Ls是子晶体管的栅极长度。
上述的四段型设计方案与中心点型设计方案相比,可以发挥更优越的匹配特性。然而,四段型设计方案存在需要大的图案面积的缺点。
发明内容
因此,如图1所示,本发明的电路设计结构,是把要求精密匹配的一对的晶体管分割为配置在4行4列的矩阵中的子晶体管,构成由各自四个子晶体管所构成的四个单元,属于每一个单元的子晶体管具有共同的中心点的设计结构。
由此,一对晶体管的匹配和四段型设计方案同样优越,且可以实现图案面积小的设计结构。
附图说明
图1是表示有关本发明实施方式的多共同中心点型设计结构的平面图。
图2是有关本发明实施方式的多共同中心点型设计结构的等效电路图。
图3是有关本发明实施方式的多共同中心点型设计结构的示意图。
图4是利用于各种设计的仿真的电路的电路图。
图5是表示:利用HSPICE的仿真结果的图。
图6是表示:利用HSPICE的仿真结果的图。
图7是表示差动增益段的电路图。
图8是表示共同中心点型设计方案的平面图。
图9是共同中心点型设计方案的等效电路图。
图10是表示四段型设计方案的平面图。
图11是四段型设计方案的等效电路图。
图中:M1-第一晶体管,M2-第二晶体管,MS11~MS28-子晶体管,P1、P2、P3、P4-共同的中心点,C1-第一单元,C2-第二单元,C3-第三单元,C4-第四单元,MC1-宏单元。
具体实施方式
下面,参照附图,详细说明本发明的实施方式。图1是表示多共同中心点型设计结构(Multiple-Common-Centroid layout configuration)的图,图2是图1的等效电路图。M1、M2是应该获得匹配的MOS电场效果型晶体管。作为主晶体管的第一晶体管M1被分割为8个子晶体管MS11、MS12、MS13、MS14、MS15、MS16、MS17、MS18。这些子晶体管,栅极、漏极和源极共同连接而构成第一晶体管M1。
同样,作为主晶体管的第二晶体管M2也分割为8个子晶体管MS21、MS22、MS23、MS24、MS25、MS26、MS27、MS28。并且,这些子晶体管,栅极、漏极和源极共同连接而构成第二晶体管M2。
第一晶体管M1和第二晶体管M2可以构成差动放大器的输入对晶体管。另外,在由第一晶体管M1和第二晶体管M2来构成电流镜的情况下,只要把各自子晶体管的栅极彼此共同连接就可以。
构成第一和第二晶体管M1、M2的上述16个子晶体管作为整体看时,配置为4行4列的矩阵。该矩阵由四个单元构成。第一单元C1由子晶体管MS11、MS12、子晶体管MS21、MS22构成。
第二单元C2由子晶体管MS13、MS14、子晶体管MS23、MS24构成。第三单元C3由子晶体管MS15、MS16、子晶体管MS25、MS26构成。第四单元C4由子晶体管MS17、MS18、子晶体管MS27、MS28构成。
如果详细说明第一单元C1,则在第一行第一列配置子晶体管MS21、在第二行第二列配置子晶体管MS22、在第一行第二列配置子晶体管MS11、在第二行第一列配置子晶体管MS12,这些子晶体管具有共同的中心点P1。
这些子晶体管是在列方向平行配源极漏极置,在行方向平行配置栅极。并且,第二单元C2、第三单元C3、第四单元C4是以第一单元C1为基,对称配置而构成的。这些第二单元C2、第三单元C3、第四单元C4分别具有各自的共同中心点P2、P3、P4。
图3是容易理解地说明其对称配置概念的设计图。在图中,对构成第一晶体管的M1附以「1」符号,对构成第二晶体管的M2附以「2」符号。从这个图可以清楚:第二单元C2是通过相对对称线MR1将第一单元C1线性对称(反射对称)配置而获得的。另外,第三单元C3是通过相对对称线MR2将第一单元C1线性对称配置而获得的。第四单元C4是通过相对对称线MR2将第二单元C2线性对称配置而获得的。
这样,可以获得第一晶体管M1和第二晶体管M2的电路设计结构。如果把这个作为一个宏单元MC1,则以这个宏单元MC1为基,可以获得相对对称线MR3线性对称的宏单元MC2。然后,进一步地,以MC1、MC2为基,可以获得相对对称线MR4线性对称的宏单元MC3、MC4。
并且,把宏单元MC1、MC2、MC3、MC4相对对称线MR5线性对称配置而可以构成省略图示的宏单元。通过反复进行这样的对称配置,从而可以无限增加宏单元。
下面,如果把所述阈值电压模型应用于上述16个子晶体管,则每一个子晶体管的阈值可以由以下的数学公式给出。在图1中,定义原点O、梯度振幅α和梯度方位角θ。
MS11:
MS12:
MS13:
MS14:
MS15:
MS16:
MS17:
MS18:
MS21:
MS22:
MS23:
MS24:
MS25:
MS26:
MS27:
MS28:
在上述的数学式中,d1是相邻的子晶体管的漏极(源极)之间的距离,d2、d3是相邻的子晶体管间的栅极之间的距离,Ws是子晶体管的栅极宽度,Ls是子晶体管的栅极长度。
下面,对利用HSPICE的仿真进行说明。该仿真的目的是为了检查:相对于梯度方位角θ的变化,各种晶体管匹配·设计表示怎样的特性。在所有仿真中的共同参数是d1=d2=d3=4μm、α=0.5m/μm、VT=0.7V。
图4是表示:利用于仿真的电路的电路图。作为主晶体管的第一晶体管M1由N个子晶体管MS11~MS1N构成,在这些的栅极上共同施加偏压Vs。另外,通过电阻R将高电源Vdd施加在子晶体管MS11~MS1N的共同漏极D1上。此外,将低电源Vss施加在子晶体管MS11~MS1N的共同源极S1上。
另外,作为主晶体管的第二晶体管M2由N个子晶体管MS21~MS2N构成,在这些的栅极上共同施加偏压Vs。进而,通过电阻R将高电源Vdd施加在子晶体管MS21~MS2N的共同漏极D2上。另外,将低电源Vss施加在子晶体管MS21~MS2N的共同源极S2上。
在此,对所有仿真的执行,由下面公式定义失配百分率(PercentageMismatch)
在此,IM1是通过第一晶体管M1的电流,IM2是通过第二晶体管M2的电流。为了比较不同的晶体管匹配·设计的特性,进行了2组的仿真。在第一组中,子晶体管的尺寸在所有设计方案中,设定为Ws=10μm、Ls=10μm。
这样,各种设计方案的宽度W和长度L如下。
共同中心型设计: W=20μm L=10μm
四段型设计: W=40μm L=10μm
多共同中心点型设计:W=80μm L=10μm
图5是表示该第一组仿真结果的图。横轴表示梯度方位角θ,纵轴表示失配百分率(%)。从这个结果清楚,表示:本发明的多共同中心点型设计匹敌于共同中心点型设计的匹配特性的改善。即,多共同中心点型设计的失配百分率(%)比共同中心点型设计小3个数量级。
第二组的仿真是第一晶体管M1和第二晶体管M2的尺寸在所有设计方案中相等的条件下进行的。即,第一晶体管M1和第二晶体管M2的宽度W为80μm、长度L为10μm。这样,各种设计方案的子晶体管的大小如下。
共同中心型设计: Ws=40μm Ls=10μm
四段型设计: Ws=20μm Ls=10μm
多共同中心点型设计:Ws=10μm Ls=10μm
图6是表示第二组仿真结果的图。横轴表示梯度方位角θ,纵轴表示失配百分率(%)。从这个结果清楚,本发明的多共同中心点型设计的失配百分率比其他任何一个设计都改善。
另外,本发明的多共同中心点型设计具有:和四段型设计比较,其设计区域少的特征。由这个多共同中心点型设计的匹配改善效果是只需要比共同中心点型稍微多一点的设计区域就可以获得。
下表是表示:计算三种不同设计方案的面积的公式和对所给出一组参数进行过计算的面积。作为主晶体管的第一晶体管M1和第二晶体管M2的大小在所有设计方案中,宽度W=80μm、长度L=10μm、d1=d2=d3=4μm。
在共同中心点型设计中,各主晶体管分别分割为两个子晶体管,各子晶体管的宽度Ws为40μm、长度Ls为10μm。在四段型设计中,各主晶体管分别分割为四个子晶体管,各子晶体管的宽度Ws为20μm、长度Ls为10μm。
在本发明的多共同中心点型设计中,各主晶体管分别分割为8个子晶体管,各子晶体管的宽度Ws为10μm、长度Ls为10μm。
表
设计型式 | 面积评估式 | 计算完的面积[W=10μm,L=10μm,d1=d2=d3=4μm] |
共同中心点型四段型多共同中心点型 | (2Ls+d<sub>2</sub>)(2Ws+d<sub>1</sub>)(2Ws+2Ls+3d<sub>1</sub>)(2Ws+2Ls+3d<sub>1</sub>)(4Ls+2d<sub>2</sub>+d<sub>3</sub>)(4Ws+3d<sub>1</sub>) | 2.016e-9m<sup>2</sup>[Ws=40μ,Ls=10μ]5.184e-9m<sup>2</sup>[Ws=20μ,Ls=10μ]2.704e-9m<sup>2</sup>[Ws=10μ,Ls=10μ] |
*Ls和Ws表示子晶体管的尺寸
*L和W表示全体晶体管的尺寸
如上所述,根据本发明的多共同中心点型设计,可以获得匹敌于四段型设计的匹配特性,且具有可以减少设计区域的效果。
特别是,通过将本发明的设计应用于运算放大器的差动晶体管对或构成电流镜的晶体管对中,从而可以实现低偏移量的运算放大器。
Claims (7)
1.一种电路设计结构,其中第一和第二晶体管由分别包含四个子晶体管的第一单元、第二单元、第三单元和第四单元构成,第一单元、第二单元、第三单元和第四单元分别包含有2个第一晶体管的子晶体管和2个第二晶体管的子晶体管,作为全体由配置为4行4列的矩阵的16个子晶体管构成,其特征在于,
所述第一单元,在第一行第一列和第二行第二列分别配置构成所述第二晶体管的子晶体管,在第一行第二列和第二行第一列分别配置构成所述第一晶体管的子晶体管,并且,这些子晶体管相对共同中心点对称配置而成;
所述第二单元以及所述第二单元中的第一晶体管的子晶体管、第二晶体管的子晶体管相对所述第一单元以及第一单元中的第一晶体管的子晶体管、第二晶体管的子晶体管线性对称配置而成;
所述第三单元和第四单元以及第三单元、第四单元中的第一晶体管的子晶体管、第二晶体管的子晶体管相对所述第一单元和所述第二单元以及第一单元、第二单元中的第一晶体管的子晶体管、第二晶体管的子晶体管线性对称配置而成。
2.根据权利要求1所述的电路设计结构,其特征在于,
构成所述第一晶体管的每一个子晶体管的栅极和构成所述第二晶体管的每一个子晶体管的栅极共同连接;
所述第一晶体管和第二晶体管构成电流镜电路。
3.根据权利要求1所述的电路设计结构,其特征在于,
构成所述第一晶体管的每一个子晶体管的栅极共同连接而构成第一晶体管的栅极;
构成所述第二晶体管的每一个子晶体管的栅极共同连接而构成第二晶体管的栅极。
4.根据权利要求3所述的电路设计结构,其特征在于,
所述第一晶体管和第二晶体管构成差动放大器的差动输入晶体管对。
5.根据权利要求1~4中任一项所述的电路设计结构,其特征在于,
构成所述第一晶体管的每一个子晶体管的源极共同连接;
并且构成所述第一晶体管的每一个子晶体管的漏极共同连接。
6.根据权利要求5所述的电路设计结构,其特征在于,
构成所述第二晶体管的每一个子晶体管的源极共同连接;
并且构成所述第二晶体管的每一个子晶体管的漏极共同连接。
7.根据权利要求1所述的电路设计结构,其特征在于,
由所述第一单元、第二单元、第三单元和第四单元构成的电路以及第一单元、第二单元、第三单元、第四单元中的第一晶体管的子晶体管、第二晶体管的子晶体管以成为线性对称的方式配置多个。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002351187 | 2002-12-03 | ||
JP351187/2002 | 2002-12-03 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1720615A CN1720615A (zh) | 2006-01-11 |
CN100365800C true CN100365800C (zh) | 2008-01-30 |
Family
ID=32463137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2003801047293A Expired - Fee Related CN100365800C (zh) | 2002-12-03 | 2003-12-01 | 电路设计结构 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7307294B2 (zh) |
JP (1) | JP4676201B2 (zh) |
KR (1) | KR101009539B1 (zh) |
CN (1) | CN100365800C (zh) |
AU (1) | AU2003289122A1 (zh) |
TW (1) | TWI236148B (zh) |
WO (1) | WO2004051741A1 (zh) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4857609B2 (ja) * | 2005-05-30 | 2012-01-18 | 株式会社デンソー | カレントミラー回路を備えた半導体装置 |
US7958467B2 (en) * | 2006-06-20 | 2011-06-07 | Adtran, Inc. | Deterministic system and method for generating wiring layouts for integrated circuits |
US7992117B2 (en) * | 2006-06-20 | 2011-08-02 | Adtran, Inc. | System and method for designing a common centroid layout for an integrated circuit |
DE102008020452B4 (de) * | 2007-04-26 | 2018-04-05 | Atmel Corp. | Halbleiterschaltung mit einer Matching-Struktur und Verfahren zur Erzeugung eines Layouts einer Halbleiterschaltung mit einer Matching-Struktur |
DE102007021402A1 (de) * | 2007-05-04 | 2008-11-06 | Atmel Germany Gmbh | Integrierter Verstärkerschaltkreis |
US8237201B2 (en) * | 2007-05-30 | 2012-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout methods of integrated circuits having unit MOS devices |
KR100892343B1 (ko) * | 2007-09-10 | 2009-04-08 | 주식회사 하이닉스반도체 | 반도체 장치 및 그의 레이아웃 방법 |
US7812674B2 (en) * | 2008-11-25 | 2010-10-12 | Xilinx, Inc. | Common centroid electrostatic discharge protection for integrated circuit devices |
US8218277B2 (en) | 2009-09-08 | 2012-07-10 | Xilinx, Inc. | Shared electrostatic discharge protection for integrated circuit output drivers |
JP2012054502A (ja) * | 2010-09-03 | 2012-03-15 | Elpida Memory Inc | 半導体装置 |
CN102946232B (zh) * | 2012-10-31 | 2016-03-23 | 珠海市杰理科技有限公司 | 减少级联放大电路直流偏移电压的版图设计方法及布局结构 |
KR20140128619A (ko) * | 2013-04-29 | 2014-11-06 | 에스케이하이닉스 주식회사 | 차동 증폭기를 구비한 반도체 집적 회로 장치 |
US8751995B1 (en) * | 2013-06-17 | 2014-06-10 | National Chung Cheng University | Method of common-centroid IC layout generation |
JP7075172B2 (ja) * | 2017-06-01 | 2022-05-25 | エイブリック株式会社 | 基準電圧回路及び半導体装置 |
JP7470634B2 (ja) | 2020-12-29 | 2024-04-18 | 株式会社日立製作所 | 炭化ケイ素半導体装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08274259A (ja) * | 1995-03-29 | 1996-10-18 | Nissan Motor Co Ltd | 演算増幅器回路 |
CN1231512A (zh) * | 1998-04-09 | 1999-10-13 | 松下电子工业株式会社 | 金属氧化物半导体晶体管对装置 |
JP2000091504A (ja) * | 1998-09-16 | 2000-03-31 | Nec Ic Microcomput Syst Ltd | 半導体集積回路及びそのレイアウト方法 |
JP2001168197A (ja) * | 1999-12-08 | 2001-06-22 | Sony Corp | 半導体集積回路の素子配置構造 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US564451A (en) * | 1896-07-21 | Device for displaying lace curtains | ||
US4121197A (en) * | 1977-03-04 | 1978-10-17 | Nippon Electric Co., Ltd. | Matrix circuit for an electrostatic recording device comprising cross-point elements for driving each pair of control electrodes on a common matrix conductor |
US5644517A (en) * | 1992-10-22 | 1997-07-01 | International Business Machines Corporation | Method for performing matrix transposition on a mesh multiprocessor architecture having multiple processor with concurrent execution of the multiple processors |
KR100230398B1 (ko) * | 1996-12-21 | 1999-11-15 | 윤종용 | 고집적 반도체 메모리소자 |
JP2002230968A (ja) * | 2001-02-02 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3913489B2 (ja) * | 2001-03-28 | 2007-05-09 | 三洋電機株式会社 | 半導体装置 |
-
2003
- 2003-12-01 CN CNB2003801047293A patent/CN100365800C/zh not_active Expired - Fee Related
- 2003-12-01 JP JP2004556873A patent/JP4676201B2/ja not_active Expired - Fee Related
- 2003-12-01 WO PCT/JP2003/015328 patent/WO2004051741A1/ja active Application Filing
- 2003-12-01 US US10/537,124 patent/US7307294B2/en not_active Expired - Lifetime
- 2003-12-01 KR KR1020057010009A patent/KR101009539B1/ko not_active IP Right Cessation
- 2003-12-01 AU AU2003289122A patent/AU2003289122A1/en not_active Abandoned
- 2003-12-02 TW TW092133803A patent/TWI236148B/zh not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08274259A (ja) * | 1995-03-29 | 1996-10-18 | Nissan Motor Co Ltd | 演算増幅器回路 |
CN1231512A (zh) * | 1998-04-09 | 1999-10-13 | 松下电子工业株式会社 | 金属氧化物半导体晶体管对装置 |
JP2000091504A (ja) * | 1998-09-16 | 2000-03-31 | Nec Ic Microcomput Syst Ltd | 半導体集積回路及びそのレイアウト方法 |
JP2001168197A (ja) * | 1999-12-08 | 2001-06-22 | Sony Corp | 半導体集積回路の素子配置構造 |
Non-Patent Citations (5)
Title |
---|
Analog Integrated Circuits and Signal Processing. Lan, M.-F., Tammineedi, A., Geiger, R.,9-26,Current mirror layout strategies for enhancingmatching performance. 2001 * |
Circuits and Systems, 1998. ISCAS '98. Proceedings of the 1998 IEEE International Symposium on. Mao-Feng Lan, Geiger, R.,,555 - 558,Matching performance of current mirrors witharbitraryparameter gradients through the active devices. 1998 * |
Circuits and Systems, 1999. 42nd Midwest Symposium on. Mao-Feng Lan, Tammineedi, A., Geiger, R.,,1126 - 1129,A new current mirror layout techniquefor improved matchingcharacteristics. 1999 * |
Circuits and Systems, 2000. Proceedings of the 43rd IEEE Midwest Symposium on. Mao-Feng Lan, Geiger, R.,,1324 - 1328,Impact of model errors on predicting performanceof matching-critical circuits. 2000 * |
Circuits and Systems, 2000. Proceedings. ISCAS 2000 Geneva. The 2000 IEEE International Symposium on. Mao-Feng Lan, Geiger, R.,,687 - 690,Gradient sensitivity reduction in currentmirrors with non-rectangular layout structures. 2000 * |
Also Published As
Publication number | Publication date |
---|---|
AU2003289122A1 (en) | 2004-06-23 |
CN1720615A (zh) | 2006-01-11 |
TWI236148B (en) | 2005-07-11 |
WO2004051741A1 (ja) | 2004-06-17 |
JPWO2004051741A1 (ja) | 2006-04-06 |
US20060026547A1 (en) | 2006-02-02 |
US7307294B2 (en) | 2007-12-11 |
JP4676201B2 (ja) | 2011-04-27 |
KR20050089024A (ko) | 2005-09-07 |
KR101009539B1 (ko) | 2011-01-18 |
TW200419799A (en) | 2004-10-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100365800C (zh) | 电路设计结构 | |
TWI570586B (zh) | 用於包括奈米線及2d材料條之積體電路元件的設計工具 | |
CN102903719B (zh) | 半导体器件 | |
US6611043B2 (en) | Bipolar transistor and semiconductor device having the same | |
US9620452B2 (en) | Via structure for optimizing signal porosity | |
KR20210042163A (ko) | 3d 로직 및 메모리를 위한 배전망 | |
US20200335489A1 (en) | Integrated Circuit Layout and Method of Configuring the Same | |
US9336859B2 (en) | Memory array | |
US20210280608A1 (en) | Semiconductor structure | |
TW201928734A (zh) | 提供具有多個統一閘極的單元結構的方法 | |
US20140209981A1 (en) | Semiconductor Device | |
JP2000036582A (ja) | Mosトランジスタ対装置 | |
CN113056820A (zh) | 具电流增益布局的设备 | |
JPWO2008081740A1 (ja) | Sramセル及びsram装置 | |
TW437056B (en) | Semiconductor integrated circuit | |
KR20140128619A (ko) | 차동 증폭기를 구비한 반도체 집적 회로 장치 | |
TWI774363B (zh) | 手指式半導體電容陣列布局 | |
TWI768889B (zh) | 交錯式半導體電容陣列布局 | |
TWI761205B (zh) | 帶有仿製電容結構的半導體電容陣列布局 | |
US20200243690A1 (en) | Multiple-state electrostatically-formed nanowire transistors | |
JP2001177357A (ja) | 差動アンプ | |
JPS58107648A (ja) | 集積回路装置 | |
TWI228315B (en) | Circuit layout structure | |
JPS6021542A (ja) | 半導体集積回路装置 | |
JPH01205547A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080130 Termination date: 20100104 |