TWI768889B - 交錯式半導體電容陣列布局 - Google Patents

交錯式半導體電容陣列布局 Download PDF

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Abstract

一種交錯式半導體電容陣列布局，包含一第一導電結構與一第二導電結構。該第一導電結構包含複數個縱向第一導電條與複數個橫向第一導電條；該第二導電結構包含複數個縱向第二導電條與複數個橫向第二導電條。該些縱向第一導電條與該些縱向第二導電條交替地設置於一第一積體電路層；該些橫向第一導電條與該些橫向第二導電條交替地設置於一第二積體電路層。該些橫向第一導電條經由通孔耦接該些縱向第一導電條；該些橫向第二導電條經由通孔耦接該些縱向第二導電條。

Description

交錯式半導體電容陣列布局
本發明是關於半導體電容陣列布局，尤其是關於交錯式半導體電容陣列布局。
一般的半導體積體電路通常為多層結構，一傳統的半導體電容陣列通常位於該多層結構的一單一金屬層中，該半導體電容陣列通常包含平行的多排電容單元包括相鄰的一第一排電容單元與一第二排電容單元。為了避免該第一排電容單元的上極板（下極板）與該第二排電容單元之下極板（上極板）的走線共同地形成寄生電容而使得電容值不精準（其中該第一排電容單元的上極板（下極板）與該走線平行，故它們相對應的面積較大），該第一排電容單元與該第二排電容單元之間的間距要拉大，但這會浪費電路面積。
另外，某些半導體電容陣列的電容單元的設計如圖1a所示，其中上極板110為一U形結構（包含縱向結構與橫向結構），下極板120為一條形結構。相較於一般成熟製程，在某些先進製程（例如：鰭式場效電晶體（FinFET）製程）中，該U形結構之橫向部分的寬度“W”與縱向部分的長度“L”的比例（W/L）會較大，以符合該先進製程的規範，如圖1b所示。由於一半導體電容陣列通常包含大量的電容單元，若該些電容單元之U形結構的比例（W/L）均放大，整體而言該半導體電容陣列會耗用大量額外的電路面積。請注意，圖1a-1b是用來顯示該U形結構的比例變化，而非該U形結構的實際大小。
本揭露的目的之一在於提供一種交錯式半導體電容陣列布局，以避免先前技術的問題。
本揭露之交錯式半導體電容陣列布局的一第一實施例包含一第一導電結構與一第二導電結構。該第一導電結構包含複數個縱向第一導電條與複數個橫向第一導電條。該第二導電結構包含複數個縱向第二導電條與複數個橫向第二導電條。
在該第一實施例中，該複數個縱向第一導電條位於一第一積體電路層，包含一第一組縱向第一導電條與一第二組縱向第一導電條。該第一組縱向第一導電條位於該第一積體電路層的一第一布局區域內，該第二組縱向第一導電條位於該第一積體電路層的一第二布局區域內，該第一布局區域鄰接該第二布局區域。該第一組縱向第一導電條與該第二組縱向第一導電條的每一組包含M個縱向第一導電條，該M個縱向第一導電條形成(M-1)個間隙，該第一組縱向第一導電條與該第二組縱向第一導電條共包含2M個縱向第一導電條，該M為大於一的整數。該複數個橫向第一導電條位於一第二積體電路層，包含N個橫向第一導電條。該N個橫向第一導電條的一第一部分位於該第一布局區域的一第一垂直投影區域內；該N個橫向第一導電條的一第二部分位於該第二布局區域的一第二垂直投影區域內；該第一垂直投影區域與該第二垂直投影區域均位於該第二積體電路層內。該N個橫向第一導電條形成(N-1)個間隙。該N個橫向第一導電條經由複數個第一通孔（via）耦接該2M個縱向第一導電條，該N為大於一的整數。
在該第一實施例中，該複數個縱向第二導電條位於該第一積體電路層，包含一第一組縱向第二導電條與一第二組縱向第二導電條。該第一組縱向第二導電條與該第二組縱向第二導電條的每一組包含(M-1)個縱向第二導電條。該第一組縱向第二導電條的(M-1)個縱向第二導電條分別位於該第一組縱向第一導電條所形成的(M-1)個間隙間，且與該第一組縱向第一導電條在電性上隔絕。該第二組縱向第二導電條的(M-1)個縱向第二導電條分別位於該第二組縱向第一導電條所形成的(M-1)個間隙間，且與該第二組縱向第一導電條在電性上隔絕。該複數個橫向第二導電條位於該第二積體電路層，包含一第一組橫向第二導電條與一第二組橫向第二導電條。該第一組橫向第二導電條與該第二組橫向第二導電條的每一組包含(N-1)個橫向第二導電條，且與該複數個橫向第一導電條在電性上隔絕。該第一組橫向第二導電條的(N-1)個橫向第二導電條位於該第一垂直投影區域內，且分別位於該N個橫向第一導電條所形成的(N-1)個間隙間，並經由複數個第二通孔耦接該第一組縱向第二導電條的(M-1)個縱向第二導電條。該第二組橫向第二導電條的(N-1)個橫向第二導電條位於該第二垂直投影區域內，且分別位於該N個橫向第一導電條所形成的(N-1)個間隙間，並經由複數個第三通孔耦接該第二組縱向第二導電條的(M-1)個縱向第二導電條。
本揭露之交錯式半導體電容陣列布局的一第二實施例包含一第一導電結構與一第二導電結構。該第一導電結構包含複數個縱向第一導電條與複數個橫向第一導電條。該第二導電結構包含複數個縱向第二導電條與複數個橫向第二導電條。該複數個縱向第一導電條與該複數個縱向第二導電條交替地（alternately）設置於一第一積體電路層。該複數個橫向第一導電條與該複數個橫向第二導電條交替地設置於一第二積體電路層。該複數個橫向第一導電條經由複數個第一通孔耦接該複數個縱向第一導電條。該複數個橫向第二導電條經由複數個第二通孔耦接該複數個縱向第二導電條。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本揭露之交錯式半導體電容陣列布局除能減少先前技術之寄生電容問題，也能避免先前技術之U形結構在先進製程下所帶來的問題。
圖2顯示本揭露之交錯式半導體電容陣列布局的一實施例。圖2的交錯式半導體電容陣列布局200包含一第一導電結構與一第二導電結構。該第一導電結構包含複數個縱向第一導電條（亦即：圖2中帶斜線的縱向長條212及帶反斜線的縱向長條222）與複數個橫向第一導電條（亦即：圖2中灰色的橫向長條216）。該第二導電結構包含複數個縱向第二導電條（亦即：圖2中帶網點的縱向長條214與帶網格的縱向長條224）與複數個橫向第二導電條（亦即：圖2中白色的橫向長條218與白色的橫向長條228）。
本實施例中，交錯式半導體電容陣列布局200包含於一積體電路結構中，該積體電路結構包含一基底（substrate）以及位於該基底之上的複數個積體電路層，該第一導電結構作為一上極板，該第二導電結構作為一下極板，然而在實施為可能的前提下，該第一導電結構與該第二導電結構可分別作為一下極板與一上極板。值得注意的是，該複數個縱向第一/第二導電條在一第一方向（亦即：縱向）上相互平行，該複數個橫向第一/第二導電條在一第二方向上（亦即：橫向）相互平行，該第一方向與該第二方向相互垂直；然此並非本發明的實施限制。
請參閱圖2。該複數個縱向第一導電條位於一第一積體電路層（例如：第Z金屬層，該Z為正整數），包含一第一組縱向第一導電條（亦即：圖2中帶斜線的縱向長條212）與一第二組縱向第一導電條（亦即：圖2中帶反斜線的縱向長條222）。該第一組縱向第一導電條位於一第一布局區域210內，該第二組縱向第一導電條位於一第二布局區域220內，第一布局區域210鄰接第二布局區域220，因此，該二布局區域之間沒有任何導電條或是沒有任何足以獨自形成電容的導體；然此並非本發明的實施限制。該第一組縱向第一導電條與該第二組縱向第一導電條的每一組包含M個縱向第一導電條，該M個縱向第一導電條形成(M-1)個間隙，因此，該第一組縱向第一導電條與該第二組縱向第一導電條共包含2M個縱向第一導電條，該M為大於一的整數。
請參閱圖2。該複數個橫向第一導電條位於一第二積體電路層（例如：第(Z+1)金屬層與第(Z-1)金屬層的其中之一，其與該第Z金屬層之間沒有其它金屬層），包含N個橫向第一導電條（亦即：圖2中灰色的橫向長條216）。該N個橫向第一導電條的一第一部分位於第一布局區域210的一第一垂直投影區域（例如：第一布局區域210的正上方區域）內；該N個橫向第一導電條的一第二部分位於第二布局區域220的一第二垂直投影區域內（例如：第二布局區域220的正上方區域）。該N個橫向第一導電條形成(N-1)個間隙。該N個橫向第一導電條經由複數個第一通孔（via）（亦即：圖2中與該N個橫向第一導電條216耦接的白色方塊）耦接該2M個縱向第一導電條，該N為大於一的整數。圖2之實施例中，該複數個第一通孔的數目不小於N與2M中的較小者，且不大於(2M×N)；然而在實施為可能的情形下，此特徵不是本發明的實施限制。值得注意的是，第一布局區域210與第二布局區域220內沒有任何橫向導電條，該第一垂直投影區域與該第二垂直投影區域內沒有任何縱向導電條；然此並非本發明的實施限制。
請參閱圖2。該複數個縱向第二導電條位於該第一積體電路層，包含一第一組縱向第二導電條（亦即：圖2中帶網點的縱向長條214）與一第二組縱向第二導電條（亦即：圖2中帶網格的縱向長條224）。該第一組縱向第二導電條與該第二組縱向第二導電條的每一組包含(M-1)個縱向第二導電條。該第一組縱向第二導電條的(M-1)個縱向第二導電條分別位於該第一組縱向第一導電條所形成的(M-1)個間隙間，且與該第一組縱向第一導電條在電性上隔絕。該第二組縱向第二導電條的(M-1)個縱向第二導電條分別位於該第二組縱向第一導電條所形成的(M-1)個間隙間，且與該第二組縱向第一導電條在電性上隔絕。本實施例中，二導電條之間的電性隔絕可藉由已知或自行開發的手段來達成；舉例而言，二導電條之間形成有氧化物。
請參閱圖2。該複數個橫向第二導電條位於該第二積體電路層，包含一第一組橫向第二導電條（亦即：圖2中白色的橫向長條218）與一第二組橫向第二導電條（亦即：圖2中白色的橫向長條228）。該第一組橫向第二導電條與該第二組橫向第二導電條的每一組包含(N-1)個橫向第二導電條，且與該複數個橫向第一導電條在電性上隔絕。該第一組橫向第二導電條位於前述第一垂直投影區域內，且分別位於該N個橫向第一導電條所形成的(N-1)個間隙間，並經由複數個第二通孔（亦即：圖2中與第一組橫向第二導電條218耦接的黑色方塊）耦接該第一組縱向第二導電條的(M-1)個縱向第二導電條。該第二組橫向第二導電條位於前述第二垂直投影區域內，且分別位於該N個橫向第一導電條所形成的(N-1)個間隙間，並經由複數個第三通孔（亦即：圖2中與第二組橫向第二導電條228耦接的黑色方塊）耦接該第二組縱向第二導電條的(M-1)個縱向第二導電條。本實施例中，該複數個第二通孔的數目與該複數個第三通孔的數目的每一個不小於(N-1)與(M-1)中的較小者，且不大於[(M-1)×(N-1)]；然而在實施為可能的情形下，此特徵非本發明的實施限制。值得注意的是，前述N個橫向第一導電條的每一個的長度長於該(N-1)個橫向第二導電條的每一個的長度；然此並非本發明的實施限制。
請參閱圖2。於第一布局區域210與該第一垂直投影區域內，該第一導電結構與該第二導電結構形成一第一電容單元，於第二布局區域220與該第二垂直投影區域內，該第一導電結構與該第二導電結構形成一第二電容單元；該二電容單元的每一個可做為交錯式半導體電容陣列布局200中的一最小電容單元；然此並非本發明的實施限制。承上所述，基於第一/第二布局區域210/220內只有縱向導電條而沒有橫向導電條，且第一/第二垂直投影區域內只有橫向導電條而沒有縱向導電條，因此，該些區域內的電容單元的製程能夠不浪費電路面積又符合一先進製程（例如：鰭式場效電晶體（FinFET）製程）的規範。舉例而言，FinFET製程規範要求圖1b之U形結構的一寬長比（W/L）大於圖1a之U形結構的寬長比，而交錯式半導體電容陣列布局200的電容單元不採用U形結構，故無須為了符合該製程規範而浪費電路面積。
值得注意的是，為避免圖面複雜，圖2之交錯式半導體電容陣列布局200的其它電容單元以刪節號（ellipsis）示之，該些其它電容單元的每一個可以是前述最小電容單元或其變型。
請參閱圖2。交錯式半導體電容陣列布局200可選擇性地包含至少一第一參考電壓供電條（未顯示於圖）與K個第二參考電壓供電條（未顯示於圖）。該至少一第一參考電壓供電條位於前述第二積體電路層（例如：第(Z+1)金屬層或第(Z-1)金屬層）或位於一第三積體電路層（例如：不同於該第二積體電路層的金屬層），用於一第一參考電壓的傳輸，並耦接該複數個橫向第一導電條。當該至少一第一參考電壓供電條非位於該第二積體電路層時，該至少一第一參考電壓供電條（例如：一縱向供電條）透過通孔（例如：N個通孔）耦接該N個橫向第一導電條。該K個第二參考電壓供電條位於該第一/第二/第三積體電路層或一第四積體電路層（例如：不同於前述積體電路層的金屬層），用於一第二參考電壓的傳輸，並耦接該複數個縱向第二導電條或該複數個橫向第二導電條，且包含一第一電容群供電條，該第一電容群供電條耦接該第一組橫向第二導電條與該第二組橫向第二導電條的至少其中一組或耦接該第一組縱向第二導電條與該第二組縱向第二導電條的至少其中一組，以耦接前述第一電容單元與第二電容單元的至少其中之一；簡言之，耦接該第一電容群供電條的電容單元屬於同一電容群，該電容群整體而言可視為一較大的電容。值得注意的是，透過通孔以形成電性連接屬本領域的通常技術；然而，只要能形成有效的電性連接，通孔的數目可視實施需求而定。
圖3顯示本揭露之交錯式半導體電容陣列布局的一第二實施例。圖3的交錯式半導體電容陣列布局300包含一第一導電結構與一第二導電結構。該第一導電結構包含複數個縱向第一導電條（亦即：圖3中帶斜線的縱向長條310）與複數個橫向第一導電條（亦即：圖3中灰色的橫向長條320）。該第二導電結構包含複數個縱向第二導電條（亦即：圖3中帶網點的縱向長條330）與複數個橫向第二導電條（亦即：圖3中白色的橫向長條340）。複數個縱向第一導電條310與複數個縱向第二導電條330交替地設置於一第一積體電路層（例如：金屬層）；因此，相鄰的二縱向第一導電條310之間存在一縱向第二導電條330，且相鄰的二縱向第二導電條330之間存在一縱向第一導電條310。複數個橫向第一導電條320與複數個橫向第二導電條340交替地設置於一第二積體電路層（例如：金屬層）；因此，相鄰的二橫向第一導電條320之間存在一橫向第二導電條340，且相鄰的二橫向第二導電條340之間存在一橫向第一導電條320。複數個橫向第一導電條320經由複數個第一通孔（亦即：圖3中與該複數個橫向第一導電條320耦接的白色方塊）耦接複數個縱向第一導電條310。複數個橫向第二導電條340經由複數個第二通孔（亦即：圖3中與該複數個橫向第二導電條340耦接的黑色方塊）耦接複數個縱向第二導電條330。
由於本領域具有通常知識者能夠參酌圖2之實施例的揭露來瞭解圖3之實施例的細節與變化，重複及冗餘之說明在此省略。
請注意，本說明書所述的條狀導體（例如：導電條、供電條）的長度、寬度與厚度及其變化無特別限制，是依實施需求而定，故形狀上不一定是傳統的條狀。另請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。
綜上所述，本揭露的交錯式半導體電容陣列布局除能減少先前技術之寄生電容問題，也能避免先前技術之U形結構在先進製程下所帶來的問題。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
110:上極板 120:下極板 W:橫向寬度 L:縱向長度 200:交錯式半導體電容陣列布局 210:第一布局區域 212:第一組縱向第一導電條 214:第一組縱向第二導電條 216:橫向第一導電條 218:第一組橫向第二導電條 220:第二布局區域 222:第二組縱向第一導電條 224:第二組縱向第二導電條 228:第二組橫向第二導電條 300:交錯式半導體電容陣列布局 310:縱向第一導電條 320:橫向第一導電條 330:縱向第二導電條 340:橫向第二導電條
［圖1a］顯示先前技術之一電容單元的設計； ［圖1b］顯示圖1a之電容單元的設計的變形以符合先進製程的規範； ［圖2］顯示本發明之交錯式半導體電容陣列布局的一實施例；以及 ［圖3］顯示本發明之交錯式半導體電容陣列布局的另一實施例。
200:交錯式半導體電容陣列布局
210:第一布局區域
212:第一組縱向第一導電條
214:第一組縱向第二導電條
216:橫向第一導電條
218:第一組橫向第二導電條
220:第二布局區域
222:第二組縱向第一導電條
224:第二組縱向第二導電條
228:第二組橫向第二導電條

Claims (10)

  1. 一種交錯式半導體電容陣列布局，包含： 一第一導電結構，包含： 複數個縱向第一導電條，位於一第一積體電路層，該複數個縱向第一導電條包含一第一組縱向第一導電條與一第二組縱向第一導電條，該第一組縱向第一導電條位於一該第一積體電路層的一第一布局區域內，該第二組縱向第一導電條位於該第一積體電路層的一第二布局區域內，該第一布局區域鄰接該第二布局區域，該第一組縱向第一導電條與該第二組縱向第一導電條的每一組包含M個縱向第一導電條，該M個縱向第一導電條形成(M-1)個間隙，該第一組縱向第一導電條與該第二組縱向第一導電條共包含2M個縱向第一導電條，該M為大於一的整數；以及 複數個橫向第一導電條，位於一第二積體電路層，該複數個橫向第一導電條包含N個橫向第一導電條，該N個橫向第一導電條的一第一部分位於該第一布局區域的一第一垂直投影區域內，該N個橫向第一導電條的一第二部分位於該第二布局區域的一第二垂直投影區域內，該第一垂直投影區域與該第二垂直投影區域均位於該第二積體電路層內，該N個橫向第一導電條形成(N-1)個間隙，該N個橫向第一導電條經由複數個第一通孔（via）耦接該2M個縱向第一導電條，該N為大於一的整數；以及 一第二導電結構，包含： 複數個縱向第二導電條，位於該第一積體電路層，該複數個縱向第二導電條包含一第一組縱向第二導電條與一第二組縱向第二導電條，該第一組縱向第二導電條與該第二組縱向第二導電條的每一組包含(M-1)個縱向第二導電條，該第一組縱向第二導電條的該(M-1)個縱向第二導電條分別位於該第一組縱向第一導電條所形成的該(M-1)個間隙間，且與該第一組縱向第一導電條在電性上隔絕，該第二組縱向第二導電條的該(M-1)個縱向第二導電條分別位於該第二組縱向第一導電條所形成的該(M-1)個間隙間，且與該第二組縱向第一導電條在電性上隔絕；以及 複數個橫向第二導電條，位於該第二積體電路層，該複數個橫向第二導電條包含一第一組橫向第二導電條與一第二組橫向第二導電條，該第一組橫向第二導電條與該第二組橫向第二導電條的每一組包含(N-1)個橫向第二導電條，且與該複數個橫向第一導電條在電性上隔絕，該第一組橫向第二導電條的該(N-1)個橫向第二導電條位於該第一垂直投影區域內，且分別位於該N個橫向第一導電條所形成的該(N-1)個間隙間，並經由複數個第二通孔耦接該第一組縱向第二導電條的該(M-1)個縱向第二導電條，該第二組橫向第二導電條的該(N-1)個橫向第二導電條位於該第二垂直投影區域內，且分別位於該N個橫向第一導電條所形成的該(N-1)個間隙間，並經由複數個第三通孔耦接該第二組縱向第二導電條的該(M-1)個縱向第二導電條。
  2. 如請求項1之交錯式半導體電容陣列布局，其中該N個橫向第一導電條的每一個的長度長於該(N-1)個橫向第二導電條的每一個的長度。
  3. 如請求項1之交錯式半導體電容陣列布局，其中該複數個縱向第一導電條在一第一方向上相互平行，該複數個橫向第一導電條在一第二方向上相互平行，該複數個縱向第二導電條在該第一方向上相互平行，該複數個橫向第二導電條在該第二方向上相互平行，該第一方向與該第二方向相互垂直。
  4. 如請求項1之交錯式半導體電容陣列布局，其中該第一布局區域與該第二布局區域內沒有任何橫向導電條；該第一垂直投影區域與該第二垂直投影區域內沒有任何縱向導電條。
  5. 如請求項1之交錯式半導體電容陣列布局，其中於該第一布局區域與該第一垂直投影區域內，該第一導電結構與該第二導電結構形成一電容單元；於該第二布局區域與該第二垂直投影區域內，該第一導電結構與該第二導電結構形成另一電容單元。
  6. 一種交錯式半導體電容陣列布局，包含： 一第一導電結構，包含複數個縱向第一導電條與複數個橫向第一導電條；以及 一第二導電結構，包含複數個縱向第二導電條與複數個橫向第二導電條， 其中該複數個縱向第一導電條與該複數個縱向第二導電條交替地設置於一第一積體電路層；該複數個橫向第一導電條與該複數個橫向第二導電條交替地設置於一第二積體電路層；該複數個橫向第一導電條經由複數個第一通孔耦接該複數個縱向第一導電條；該複數個橫向第二導電條經由複數個第二通孔耦接該複數個縱向第二導電條。
  7. 如請求項6之交錯式半導體電容陣列布局，其中該第一積體電路層與該第二積體電路層分別為一第一金屬層與一第二金屬層，該第一金屬層與該第二金屬層之間沒有其它金屬層。
  8. 如請求項6之交錯式半導體電容陣列布局，其中該複數個縱向第一導電條在一第一方向上相互平行，該複數個橫向第一導電條在一第二方向上相互平行，該複數個縱向第二導電條在該第一方向上相互平行，該複數個橫向第二導電條在該第二方向上相互平行，該第一方向與該第二方向相互垂直。
  9. 如請求項6之交錯式半導體電容陣列布局，其中該複數個縱向第一導電條與該複數個縱向第二導電條位於一第一積體電路層的一布局區域內；該布局區域內沒有任何橫向導電條。
  10. 如請求項9之交錯式半導體電容陣列布局，其中該複數個橫向第一導電條的至少一部分與該複數個橫向第二導電條位於該布局區域的一垂直投影區域內，該垂直投影區域位於一第二積體電路層；該垂直投影區域內沒有任何縱向導電條。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI351098B (en) * 2007-05-30 2011-10-21 Realtek Semiconductor Corp Power layout of integrated circuits and designing method thereof
US8495547B2 (en) * 2009-11-11 2013-07-23 International Business Machines Corporation Providing secondary power pins in integrated circuit design
US8946914B2 (en) * 2013-03-04 2015-02-03 Globalfoundries Inc. Contact power rail
US10453791B2 (en) * 2018-02-06 2019-10-22 Apple Inc. Metal-on-metal capacitors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI656744B (zh) * 2017-05-19 2019-04-11 瑞昱半導體股份有限公司 積體電路電容布局

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