CN115377090A - 交错式半导体电容阵列布局 - Google Patents

Abstract

一种交错式半导体电容阵列布局，包含一第一导电结构与一第二导电结构。该第一导电结构包含多个纵向第一导电条与多个横向第一导电条；该第二导电结构包含多个纵向第二导电条与多个横向第二导电条。该多个纵向第一导电条与该多个纵向第二导电条交替地设置于一第一集成电路层；该多个横向第一导电条与该多个横向第二导电条交替地设置于一第二集成电路层。该多个横向第一导电条经由通孔耦接该多个纵向第一导电条；该多个横向第二导电条经由通孔耦接该多个纵向第二导电条。

Description

交错式半导体电容阵列布局

技术领域

本发明是关于半导体电容阵列布局，尤其是关于交错式半导体电容阵列布局。

背景技术

一般的半导体集成电路通常为多层结构，一传统的半导体电容阵列通常位于该多层结构的一单一金属层中，该半导体电容阵列通常包含平行的多排电容单元包括相邻的一第一排电容单元与一第二排电容单元。为了避免该第一排电容单元的上极板(下极板)与该第二排电容单元之下极板(上极板)的走线共同地形成寄生电容而使得电容值不精准(其中该第一排电容单元的上极板(下极板)与该走线平行，故它们相对应的面积较大)，该第一排电容单元与该第二排电容单元之间的间距要拉大，但这会浪费电路面积。

另外，某些半导体电容阵列的电容单元的设计如图1a所示，其中上极板110为一U形结构(包含纵向结构与横向结构)，下极板120为一条形结构。相较于一般成熟制程，在某些先进制程(例如：鳍式场效电晶体(FinFET)制程)中，该U形结构之横向部分的宽度“W”与纵向部分的长度“L”的比例(W/L)会较大，以符合该先进制程的规范，如图1b所示。由于一半导体电容阵列通常包含大量的电容单元，若该多个电容单元之U形结构的比例(W/L)均放大，整体而言该半导体电容阵列会耗用大量额外的电路面积。请注意，图1a至图1b是用来示出该U形结构的比例变化，而非该U形结构的实际大小。

发明内容

本公开的目的之一在于提供一种交错式半导体电容阵列布局，以避免先前技术的问题。

本公开之交错式半导体电容阵列布局的一第一实施例包含一第一导电结构与一第二导电结构。该第一导电结构包含多个纵向第一导电条与多个横向第一导电条。该第二导电结构包含多个纵向第二导电条与多个横向第二导电条。

在该第一实施例中，该多个纵向第一导电条位于一第一集成电路层，包含一第一组纵向第一导电条与一第二组纵向第一导电条。该第一组纵向第一导电条位于该第一集成电路层的一第一布局区域内，该第二组纵向第一导电条位于该第一集成电路层的一第二布局区域内，该第一布局区域邻接该第二布局区域。该第一组纵向第一导电条与该第二组纵向第一导电条的每一组包含M个纵向第一导电条，该M个纵向第一导电条形成(M-1)个间隙，该第一组纵向第一导电条与该第二组纵向第一导电条共包含2M个纵向第一导电条，该M为大于一的整数。该多个横向第一导电条位于一第二集成电路层，包含N个横向第一导电条。该N个横向第一导电条的一第一部分位于该第一布局区域的一第一垂直投影区域内；该N个横向第一导电条的一第二部分位于该第二布局区域的一第二垂直投影区域内；该第一垂直投影区域与该第二垂直投影区域均位于该第二集成电路层内。该N个横向第一导电条形成(N-1)个间隙。该N个横向第一导电条经由多个第一通孔(via)耦接该2M个纵向第一导电条，该N为大于一的整数。

在该第一实施例中，该多个纵向第二导电条位于该第一集成电路层，包含一第一组纵向第二导电条与一第二组纵向第二导电条。该第一组纵向第二导电条与该第二组纵向第二导电条的每一组包含(M-1)个纵向第二导电条。该第一组纵向第二导电条的(M-1)个纵向第二导电条分别位于该第一组纵向第一导电条所形成的(M-1)个间隙间，且与该第一组纵向第一导电条在电性上隔绝。该第二组纵向第二导电条的(M-1)个纵向第二导电条分别位于该第二组纵向第一导电条所形成的(M-1)个间隙间，且与该第二组纵向第一导电条在电性上隔绝。该多个横向第二导电条位于该第二集成电路层，包含一第一组横向第二导电条与一第二组横向第二导电条。该第一组横向第二导电条与该第二组横向第二导电条的每一组包含(N-1)个横向第二导电条，且与该多个横向第一导电条在电性上隔绝。该第一组横向第二导电条的(N-1)个横向第二导电条位于该第一垂直投影区域内，且分别位于该N个横向第一导电条所形成的(N-1)个间隙间，并经由多个第二通孔耦接该第一组纵向第二导电条的(M-1)个纵向第二导电条。该第二组横向第二导电条的(N-1)个横向第二导电条位于该第二垂直投影区域内，且分别位于该N个横向第一导电条所形成的(N-1)个间隙间，并经由多个第三通孔耦接该第二组纵向第二导电条的(M-1)个纵向第二导电条。

本公开之交错式半导体电容阵列布局的一第二实施例包含一第一导电结构与一第二导电结构。该第一导电结构包含多个纵向第一导电条与多个横向第一导电条。该第二导电结构包含多个纵向第二导电条与多个横向第二导电条。该多个纵向第一导电条与该多个纵向第二导电条交替地(alternately)设置于一第一集成电路层。该多个横向第一导电条与该多个横向第二导电条交替地设置于一第二集成电路层。该多个横向第一导电条经由多个第一通孔耦接该多个纵向第一导电条。该多个横向第二导电条经由多个第二通孔耦接该多个纵向第二导电条。

有关本发明的特征、实作与功效，兹配合图式作优选实施例详细说明如下。

附图说明

[图1a]示出先前技术之一电容单元的设计；

[图1b]示出图1a之电容单元的设计的变形以符合先进制程的规范；

[图2]示出本发明之交错式半导体电容阵列布局的一实施例；以及

[图3]示出本发明之交错式半导体电容阵列布局的另一实施例。

具体实施方式

本公开之交错式半导体电容阵列布局除能减少先前技术之寄生电容问题，也能避免先前技术之U形结构在先进制程下所带来的问题。

图2示出本公开之交错式半导体电容阵列布局的一实施例。图2的交错式半导体电容阵列布局200包含一第一导电结构与一第二导电结构。该第一导电结构包含多个纵向第一导电条(亦即：图2中带斜线的纵向长条212及带反斜线的纵向长条222)与多个横向第一导电条(亦即：图2中灰色的横向长条216)。该第二导电结构包含多个纵向第二导电条(亦即：图2中带网点的纵向长条214与带网格的纵向长条224)与多个横向第二导电条(亦即：图2中白色的横向长条218与白色的横向长条228)。

本实施例中，交错式半导体电容阵列布局200包含于一集成电路结构中，该集成电路结构包含一基底(substrate)以及位于该基底之上的多个集成电路层，该第一导电结构作为一上极板，该第二导电结构作为一下极板，然而在实施为可能的前提下，该第一导电结构与该第二导电结构可分别作为一下极板与一上极板。值得注意的是，该多个纵向第一/第二导电条在一第一方向(亦即：纵向)上相互平行，该多个横向第一/第二导电条在一第二方向上(亦即：横向)相互平行，该第一方向与该第二方向相互垂直；然此并非本发明的实施限制。

请参阅图2。该多个纵向第一导电条位于一第一集成电路层(例如：第Z金属层，该Z为正整数)，包含一第一组纵向第一导电条(亦即：图2中带斜线的纵向长条212)与一第二组纵向第一导电条(亦即：图2中带反斜线的纵向长条222)。该第一组纵向第一导电条位于一第一布局区域210内，该第二组纵向第一导电条位于一第二布局区域220内，第一布局区域210邻接第二布局区域220，因此，该二布局区域之间没有任何导电条或是没有任何足以独自形成电容的导体；然此并非本发明的实施限制。该第一组纵向第一导电条与该第二组纵向第一导电条的每一组包含M个纵向第一导电条，该M个纵向第一导电条形成(M-1)个间隙，因此，该第一组纵向第一导电条与该第二组纵向第一导电条共包含2M个纵向第一导电条，该M为大于一的整数。

请参阅图2。该多个横向第一导电条位于一第二集成电路层(例如：第(Z+1)金属层与第(Z-1)金属层的其中之一，其与该第Z金属层之间没有其它金属层)，包含N个横向第一导电条(亦即：图2中灰色的横向长条216)。该N个横向第一导电条的一第一部分位于第一布局区域210的一第一垂直投影区域(例如：第一布局区域210的正上方区域)内；该N个横向第一导电条的一第二部分位于第二布局区域220的一第二垂直投影区域内(例如：第二布局区域220的正上方区域)。该N个横向第一导电条形成(N-1)个间隙。该N个横向第一导电条经由多个第一通孔(via)(亦即：图2中与该N个横向第一导电条216耦接的白色方块)耦接该2M个纵向第一导电条，该N为大于一的整数。图2之实施例中，该多个第一通孔的数目不小于N与2M中的较小者，且不大于(2M×N)；然而在实施为可能的情形下，此特征不是本发明的实施限制。值得注意的是，第一布局区域210与第二布局区域220内没有任何横向导电条，该第一垂直投影区域与该第二垂直投影区域内没有任何纵向导电条；然此并非本发明的实施限制。

请参阅图2。该多个纵向第二导电条位于该第一集成电路层，包含一第一组纵向第二导电条(亦即：图2中带网点的纵向长条214)与一第二组纵向第二导电条(亦即：图2中带网格的纵向长条224)。该第一组纵向第二导电条与该第二组纵向第二导电条的每一组包含(M-1)个纵向第二导电条。该第一组纵向第二导电条的(M-1)个纵向第二导电条分别位于该第一组纵向第一导电条所形成的(M-1)个间隙间，且与该第一组纵向第一导电条在电性上隔绝。该第二组纵向第二导电条的(M-1)个纵向第二导电条分别位于该第二组纵向第一导电条所形成的(M-1)个间隙间，且与该第二组纵向第一导电条在电性上隔绝。本实施例中，二导电条之间的电性隔绝可借由已知或自行开发的手段来达成；举例而言，二导电条之间形成有氧化物。

请参阅图2。该多个横向第二导电条位于该第二集成电路层，包含一第一组横向第二导电条(亦即：图2中白色的横向长条218)与一第二组横向第二导电条(亦即：图2中白色的横向长条228)。该第一组横向第二导电条与该第二组横向第二导电条的每一组包含(N-1)个横向第二导电条，且与该多个横向第一导电条在电性上隔绝。该第一组横向第二导电条位于前述第一垂直投影区域内，且分别位于该N个横向第一导电条所形成的(N-1)个间隙间，并经由多个第二通孔(亦即：图2中与第一组横向第二导电条218耦接的黑色方块)耦接该第一组纵向第二导电条的(M-1)个纵向第二导电条。该第二组横向第二导电条位于前述第二垂直投影区域内，且分别位于该N个横向第一导电条所形成的(N-1)个间隙间，并经由多个第三通孔(亦即：图2中与第二组横向第二导电条228耦接的黑色方块)耦接该第二组纵向第二导电条的(M-1)个纵向第二导电条。本实施例中，该多个第二通孔的数目与该多个第三通孔的数目的每一个不小于(N-1)与(M-1)中的较小者，且不大于[(M-1)×(N-1)]；然而在实施为可能的情形下，此特征非本发明的实施限制。值得注意的是，前述N个横向第一导电条的每一个的长度长于该(N-1)个横向第二导电条的每一个的长度；然此并非本发明的实施限制。

请参阅图2。于第一布局区域210与该第一垂直投影区域内，该第一导电结构与该第二导电结构形成一第一电容单元，于第二布局区域220与该第二垂直投影区域内，该第一导电结构与该第二导电结构形成一第二电容单元；该二电容单元的每一个可做为交错式半导体电容阵列布局200中的一最小电容单元；然此并非本发明的实施限制。承上所述，基于第一布局区域210/第二布局区域220内只有纵向导电条而没有横向导电条，且第一/第二垂直投影区域内只有横向导电条而没有纵向导电条，因此，该多个区域内的电容单元的制程能够不浪费电路面积又符合一先进制程(例如：鳍式场效电晶体(FinFET)制程)的规范。举例而言，FinFET制程规范要求图1b之U形结构的一宽长比(W/L)大于图1a之U形结构的宽长比，而交错式半导体电容阵列布局200的电容单元不采用U形结构，故无须为了符合该制程规范而浪费电路面积。

值得注意的是，为避免图面复杂，图2之交错式半导体电容阵列布局200的其它电容单元以删节号(ellipsis)示之，该多个其它电容单元的每一个可以是前述最小电容单元或其变型。

请参阅图2。交错式半导体电容阵列布局200可选择性地包含至少一第一参考电压供电条(未示出于图)与K个第二参考电压供电条(未示出于图)。该至少一第一参考电压供电条位于前述第二集成电路层(例如：第(Z+1)金属层或第(Z-1)金属层)或位于一第三集成电路层(例如：不同于该第二集成电路层的金属层)，用于一第一参考电压的传输，并耦接该多个横向第一导电条。当该至少一第一参考电压供电条非位于该第二集成电路层时，该至少一第一参考电压供电条(例如：一纵向供电条)通过通孔(例如：N个通孔)耦接该N个横向第一导电条。该K个第二参考电压供电条位于该第一/第二/第三集成电路层或一第四集成电路层(例如：不同于前述集成电路层的金属层)，用于一第二参考电压的传输，并耦接该多个纵向第二导电条或该多个横向第二导电条，且包含一第一电容群供电条，该第一电容群供电条耦接该第一组横向第二导电条与该第二组横向第二导电条的至少其中一组或耦接该第一组纵向第二导电条与该第二组纵向第二导电条的至少其中一组，以耦接前述第一电容单元与第二电容单元的至少其中之一；简言之，耦接该第一电容群供电条的电容单元属于同一电容群，该电容群整体而言可视为一较大的电容。值得注意的是，通过通孔以形成电性连接属本领域的通常技术；然而，只要能形成有效的电性连接，通孔的数目可视实施需求而定。

图3示出本公开之交错式半导体电容阵列布局的一第二实施例。图3的交错式半导体电容阵列布局300包含一第一导电结构与一第二导电结构。该第一导电结构包含多个纵向第一导电条(亦即：图3中带斜线的纵向长条310)与多个横向第一导电条(亦即：图3中灰色的横向长条320)。该第二导电结构包含多个纵向第二导电条(亦即：图3中带网点的纵向长条330)与多个横向第二导电条(亦即：图3中白色的横向长条340)。多个纵向第一导电条310与多个纵向第二导电条330交替地设置于一第一集成电路层(例如：金属层)；因此，相邻的二纵向第一导电条310之间存在一纵向第二导电条330，且相邻的二纵向第二导电条330之间存在一纵向第一导电条310。多个横向第一导电条320与多个横向第二导电条340交替地设置于一第二集成电路层(例如：金属层)；因此，相邻的二横向第一导电条320之间存在一横向第二导电条340，且相邻的二横向第二导电条340之间存在一横向第一导电条320。多个横向第一导电条320经由多个第一通孔(亦即：图3中与该多个横向第一导电条320耦接的白色方块)耦接多个纵向第一导电条310。多个横向第二导电条340经由多个第二通孔(亦即：图3中与该多个横向第二导电条340耦接的黑色方块)耦接多个纵向第二导电条330。

由于本领域普通技术人员能够参酌图2之实施例的公开来了解图3之实施例的细节与变化，重复及冗余之说明在此省略。

请注意，本说明书所述的条状导体(例如：导电条、供电条)的长度、宽度与厚度及其变化无特别限制，是依实施需求而定，故形状上不一定是传统的条状。另请注意，在实施为可能的前提下，本领域普通技术人员可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，借此增加本发明实施时的弹性。

综上所述，本公开的交错式半导体电容阵列布局除能减少先前技术之寄生电容问题，也能避免先前技术之U形结构在先进制程下所带来的问题。

虽然本发明之实施例如上所述，然而该多个实施例并非用来限定本发明，本领域普通技术人员可依据本发明之明示或隐含之内容对本发明之技术特征施以变化，凡此种种变化均可能属于本发明所寻求之专利保护范畴，换言之，本发明之专利保护范围须视本说明书之申请专利范围所界定者为准。

【符号说明】

110：上极板

120：下极板

W：横向宽度

L：纵向长度

200：交错式半导体电容阵列布局

210：第一布局区域

212：第一组纵向第一导电条

214：第一组纵向第二导电条

216：横向第一导电条

218：第一组横向第二导电条

220：第二布局区域

222：第二组纵向第一导电条

224：第二组纵向第二导电条

228：第二组横向第二导电条

300：交错式半导体电容阵列布局

310：纵向第一导电条

320：横向第一导电条

330：纵向第二导电条

340：横向第二导电条。

Claims (10)

1.一种交错式半导体电容阵列布局，包含：

一第一导电结构，包含：

多个纵向第一导电条，位于一第一集成电路层，该多个纵向第一导电条包含一第一组纵向第一导电条与一第二组纵向第一导电条，该第一组纵向第一导电条位于一该第一集成电路层的一第一布局区域内，该第二组纵向第一导电条位于该第一集成电路层的一第二布局区域内，该第一布局区域邻接该第二布局区域，该第一组纵向第一导电条与该第二组纵向第一导电条的每一组包含M个纵向第一导电条，该M个纵向第一导电条形成M-1个间隙，该第一组纵向第一导电条与该第二组纵向第一导电条共包含2M个纵向第一导电条，该M为大于一的整数；以及

多个横向第一导电条，位于一第二集成电路层，该多个横向第一导电条包含N个横向第一导电条，该N个横向第一导电条的一第一部分位于该第一布局区域的一第一垂直投影区域内，该N个横向第一导电条的一第二部分位于该第二布局区域的一第二垂直投影区域内，该第一垂直投影区域与该第二垂直投影区域均位于该第二集成电路层内，该N个横向第一导电条形成N-1个间隙，该N个横向第一导电条经由多个第一通孔耦接该2M个纵向第一导电条，该N为大于一的整数；以及

一第二导电结构，包含：

多个纵向第二导电条，位于该第一集成电路层，该多个纵向第二导电条包含一第一组纵向第二导电条与一第二组纵向第二导电条，该第一组纵向第二导电条与该第二组纵向第二导电条的每一组包含M-1个纵向第二导电条，该第一组纵向第二导电条的该M-1个纵向第二导电条分别位于该第一组纵向第一导电条所形成的该M-1个间隙间，且与该第一组纵向第一导电条在电性上隔绝，该第二组纵向第二导电条的该M-1个纵向第二导电条分别位于该第二组纵向第一导电条所形成的该M-1个间隙间，且与该第二组纵向第一导电条在电性上隔绝；以及

多个横向第二导电条，位于该第二集成电路层，该多个横向第二导电条包含一第一组横向第二导电条与一第二组横向第二导电条，该第一组横向第二导电条与该第二组横向第二导电条的每一组包含N-1个横向第二导电条，且与该多个横向第一导电条在电性上隔绝，该第一组横向第二导电条的该N-1个横向第二导电条位于该第一垂直投影区域内，且分别位于该N个横向第一导电条所形成的该N-1个间隙间，并经由多个第二通孔耦接该第一组纵向第二导电条的该M-1个纵向第二导电条，该第二组横向第二导电条的该N-1个横向第二导电条位于该第二垂直投影区域内，且分别位于该N个横向第一导电条所形成的该N-1个间隙间，并经由多个第三通孔耦接该第二组纵向第二导电条的该M-1个纵向第二导电条。

2.根据权利要求1所述的交错式半导体电容阵列布局，其中该N个横向第一导电条的每一个的长度长于该N-1个横向第二导电条的每一个的长度。

3.根据权利要求1所述的交错式半导体电容阵列布局，其中该多个纵向第一导电条在一第一方向上相互平行，该多个横向第一导电条在一第二方向上相互平行，该多个纵向第二导电条在该第一方向上相互平行，该多个横向第二导电条在该第二方向上相互平行，该第一方向与该第二方向相互垂直。

4.根据权利要求1所述的交错式半导体电容阵列布局，其中该第一布局区域与该第二布局区域内没有任何横向导电条；该第一垂直投影区域与该第二垂直投影区域内没有任何纵向导电条。

5.根据权利要求1所述的交错式半导体电容阵列布局，其中于该第一布局区域与该第一垂直投影区域内，该第一导电结构与该第二导电结构形成一电容单元；于该第二布局区域与该第二垂直投影区域内，该第一导电结构与该第二导电结构形成另一电容单元。

6.一种交错式半导体电容阵列布局，包含：

一第一导电结构，包含多个纵向第一导电条与多个横向第一导电条；以及

一第二导电结构，包含多个纵向第二导电条与多个横向第二导电条，

其中该多个纵向第一导电条与该多个纵向第二导电条交替地设置于一第一集成电路层；该多个横向第一导电条与该多个横向第二导电条交替地设置于一第二集成电路层；该多个横向第一导电条经由多个第一通孔耦接该多个纵向第一导电条；该多个横向第二导电条经由多个第二通孔耦接该多个纵向第二导电条。

7.根据权利要求6所述的交错式半导体电容阵列布局，其中该第一集成电路层与该第二集成电路层分别为一第一金属层与一第二金属层，该第一金属层与该第二金属层之间没有其它金属层。

8.根据权利要求6所述的交错式半导体电容阵列布局，其中该多个纵向第一导电条在一第一方向上相互平行，该多个横向第一导电条在一第二方向上相互平行，该多个纵向第二导电条在该第一方向上相互平行，该多个横向第二导电条在该第二方向上相互平行，该第一方向与该第二方向相互垂直。

9.根据权利要求6所述的交错式半导体电容阵列布局，其中该多个纵向第一导电条与该多个纵向第二导电条位于一第一集成电路层的一布局区域内；该布局区域内没有任何横向导电条。

10.根据权利要求9所述的交错式半导体电容阵列布局，其中该多个横向第一导电条的至少一部分与该多个横向第二导电条位于该布局区域的一垂直投影区域内，该垂直投影区域位于一第二集成电路层；该垂直投影区域内没有任何纵向导电条。

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