KR101268641B1 - 교번 층의 세그먼트를 구비하는 집적 커패시터 - Google Patents

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Abstract

집적회로("IC") 내의 커패시터(100)는 커패시터의 제 1 노드에 전기적으로 연결되어 상기 제 1 노드의 제 1 부분을 형성하는 상기 IC의 제 1 금속층에 형성되며 제 1 축(y)을 따라 연장되는 제 1 노드 플레이트 링크(102)와, 상기 IC의 제 2 금속층에 형성되고 상기 제 1 축을 따라 연장되며, 비아(112)와 함께 제 1 노드 플레이트 링크에 연결되는 제 2 노드 플레이트 링크(108)를 구비한다. 상기 제 1 금속 층에 형성된 제 3 노드 플레이트 링크(106)는 상기 커패시터의 제 2 노드에 전기적으로 연결되어 상기 제 2 노드의 제 1 부분을 형성하며 상기 제 1 노드 플레이트 링크의 단부를 가로질러 상기 제 1 노드 플레이트 링크의 단부에 근접하게 상기 노드 플레이트 어레이의 제 2 축(x)을 따라 연장됨과 아울러 상기 제 2 노드 플레이트 링크의 부분 위에 놓인다.

Description

교번 층의 세그먼트를 구비하는 집적 커패시터{INTEGRATED CAPACITOR WITH ALTERNATING LAYERED SEGMENTS}
본 발명은 흔히 '집적 커패시터(integrated capacitor)'로 일컬어지는 집적회로(IC)에 형성된 커패시터에 관한 것이다.
IC들을 제조하는 방법은 전형적으로 트랜지스터 등의 다양한 전기적 디바이스들을 반도체 기판에 형성하는 프론트-엔드(front-end) 프로세싱 시퀀스 및 일반적으로 절연물질 및 패터닝된 전도성 물질(전형적으로, 금속)로 된 교번 층을 형성하는 것을 포함하는 백-엔드(back-end) 프로세싱 시퀀스를 포함하며, 전기적 디바이스들을 다른 전기적 디바이스들 및 IC의 단자들에 연결하는 3차원 배선구조를 형성하기 위해 금속층들을 상호연결하는데 전도성 비아 혹은 다른 기법들이 사용된다.
커패시터는 다양한 목적으로 IC 시스템들에 이용된다. 많은 경우들에서, 커패시터를 IC칩에 통합(집적)시키는 것이 바람직하다. 하나의 간단한 방식으로서, 중간에 유전물질과 함께 2개의 플레이트에 형성하는 것이 있는데, 그러나 이는 커패시턴스를 얻기 위해서 비교적 큰 영역을 소비한다. 소정 영역의 커패시턴스를 증대시키기 위한 한가지 기법은 다중의 전도성 플레이트를 이용하는 것인데, 이들 각각의 전도성 플레이트는 유전체에 의해 근접 플레이트(들)로부터 분리되어 있다. 추가의 기법은 제 1 및 제2 커패시터 단자(노드)에 교번 연결되는 전도성 라인, 전도성 핑거 또는 전도성 트레이스들로 또한 일컬어지는 전도 스트립을 이용한다. 전도성 스트립들 간의 측벽 결합(coupling)은 커패시턴스를 제공한다. 수직 일치(vertical congruoncy)로 옵셋 또는 정렬되는 전도 스트립의 층들이 집적 커패시터 구조의 커패시턴스를 더욱 증대시키기 위해 추가될 수 있다.
하나의 커패시터는 집적 커패시터의 제 2 노드에 연결된 동등한 수의 전도성 스트립과 교번하는 제 1 노드에 연결된 연속하는 층들에 다수의 전도성 스트립을 구비한다. 이 전도성 스트립들은 연속하는 층들 상에서 절반셀 옵셋되어, 제1 노드에 연결된 전도성 스트립이 그 위에 및 양측에 있는 제 2 노드에 연결되는 전도성 스트립을 갖게 된다. 각 노드에 대한 층에 동등한 수의 전도성 스트립의 제공은 일부 어플리케이션들에서는 바람직하나, 일 노드에서 커플링을 갖지않는 것이 바람직한 스위칭 어플리케이션들 등의 다른 어플리케이션들에서는 바람직하지 않은 기판의 각 노드의 결합을 균형되게 해준다.
집적 커패시터를 제공하는 또 하나의 방식은 한 층에 있는 전도성 스트립들을 동일 노드에 연결된 오버랩 전도성 스트립들을 갖는 커패시터의 교번 노드들에 연결하는 것이다. 이는 제 2 노드에 연결된 전도성 스트립들과 상호연결 비아들의 인접 장벽(curtain)과 더불어, 커패시터의 제 1 노드에 연결된 전도성 스트립과 상호 연결 비아들의 장벽을 형성한다. 동일 노드에 연결된 오버랩 전도성 스트립들은 버스 스트립들과 관련된 표면 영역의 유실(lost)을 회피할 수 있게 해주지만, 그러나 상부 스트립이 하부 스트립과 동일한 노드에 연결되기 때문에 층간 커패시턴스(inter-layer capacitance)가 감소된다. 이러한 효과는 다소 배제되는데, 그 이유는 임계 치수가 줄어듦에 따라 스트립간 커패시턴스(inter-strip capacitance)가 층간 커패시턴스보다 더 지배적이기 때문이다. 다시 말해서, 연속하는 금속층들간의 절연층의 분리는 임계 치수의 감소와 함께 전도성 스트립들 간의 절연 분리보다 더욱더 커지게 된다.
서로 평행한, 긴 전도성 핑거들은 종종 소정의 금속층에서 소정 길이에 대해 최소 폭 등의 설계변경 제약을 나타낸다. 일부 설계들에서, 긴 전도성 핑거들은 핑거의 길이 증대에 따른 인덕턴스 증가와 함께 바람직하지않은 인덕턴스-저항 프로파일을 나타낸다.
따라서, 종래기술의 단점을 극복하는 집적 커패시터들이 요구된다. 또한, 집적 커패시터가 단위 영역당 높은 커패시턴스, 낮은 (저항)손실, 및 자기-공진 주파수 및 커패시터 회로의 품질을 증대시킴으로써 고주파수 어플리케이션들을 개선시켜 주는 낮은 자기-인덕턴스를 갖도록 하는 것이 일반적으로 요구된다.
집적회로("IC")에서의 커패시터는 커패시터의 노드 플레이트 어레이의 제1 축을 따라 연장되는 커패시터의 제1 노드에 전기적으로 연결되어 상기 제1 노드의 부분을 형성하는 IC의 제1 금속층에 형성된 제1 노드 플레이트 링크를 구비한다. 제2 노드 플레이트 링크가 IC의 제2 금속층에 형성된다. 제1 비아가 제1 노드 플레이트 링크 및 제2 노드 플레이트 링크를 연결하며, 상기 제2 노드 플레이트 링크는 제1 비아로부터 제1 축을 따라 연장된다. 제1 금속층에 형성된 제3 노드 플레이트 링크가 커패시터의 제2 노드에 전기적으로 연결되어 상기 제2 노드의 부분을 형성함과 아울러, 제1 노드 플레이트 링크를 가로지르고, 상기 제1 노드 플레이트 링크의 단부에 근접하며, 상기 제2 노드 플레이트 링크의 부분 위에 놓이는 노드 플레이트 어레이의 제2 축을 따라 연장된다.
프로그램가능 논리 디바이스들과 같은 그러한 복합 IC들은 종종 여러 개의 패터닝된 금속층들을 구비하며, 이 금속층들은 반도체 기판 위에 형성된 절연체 물질의 층에 의해 분리되며, 배선 연결 및 이른바 IC의 "백엔드(backend)"라 일컬어지는 다른 기능들을 위해 이용된다. 본 발명의 일부 실시예들은 IC의 백엔드에서 금속간 절연(inter-metal dielectric : "IMD" )층들 혹은 층간 절연(inter-layer dielectric: "ILD")층을 통하여 적절한 금속층들 및 비아들에 원하는 패턴들을 형성하는 마스크들을 이용함으로써 기존의 CMOS 공정 시퀀스에 적용가능하다. 이 바아들은 컨택 플러그, 다마신 또는 이중 다마신 기법 등의 여러 가지 공지된 기법들중 어느 것을 이용하여 형성된다. 마찬가지로, 전도성 스트립들은 박막금속 에칭, 박막 금속 리프트 오프(lift-off) 다마신 및 이중 다마신 기법들 등의 여러가지 공지된 기법들을 이용하여 형성된다. 일부 실시예들에서, 전도성 층들 중 하나는 폴리 실리콘층 또는 실리사이드이다. 추가의 실시예에서, 반도체 기판에서의 전도성 웰(well)은 커패시터 플레이트 또는 차폐부(shield)의 부분이다.
FPGA들(field programmable gate arrays)은 다양한 회로 어플리케이션들에서 필터링 커패시터, 스위칭 커패시터 및 RF 커플링 커패시터등의 집적 커패시터들을 이용한다. 집적 커패시터들의 실시예들은 다양한 회로 어플리케이션들에서 사용을 위한 광범위한 전체 커패시턴스 값들을 제공하도록 스케일링 될 수 있다. 낮은 저항성 및 유도 임피던스를 유지하면서도 높은 특유의 커패시턴스(실리콘의 단위 영역당 커패시턴스)가 달성될 수 있으며, 작은 영역에서 높은 전체 커패시턴스가 얻어져 IC 칩의 크기를 소형으로 유지할 수 있다. 커패시터들은 일반적으로 광범위한 집적 회로들 및 광범위한 어플리케이션들에서 유용하다. 예컨대, 하나 또는 그 이상의 커패시터들이 A/D 변환기 등의 스위칭 커패시터 네트워크 또는 (예컨대, MGT에서) AC 시그널링을 위한 디커플링 혹은 필터링 커패시터로서 유용하다. 일반적으로, 본 명세서에 기술된 커패시터 구조는 커패시턴스를 요하는 모든 어플리케이션에서 유용하다.
첨부 도면들은 본 발명의 하나 이상의 양상에 따른 예시적인 실시예(들)을 보여준다. 그러나, 첨부 도면들은 본 발명을 보여진 실시예(들)로만 한정하고자 하는 것이 아닌 단지 설명 및 이해를 위한 것이다.
도 1a는 본 발명의 일 실시예에 따른 집적 커패시터의 부분의 평면도이다.
도 1b는 일 실시예에 따른 집적 커패시터의 노드 플레이트 어레이의 평면도이다.
도 1c는 도1a의 상부 금속층의 부분의 평면도이다.
도 2a는 노드 플레이트 어레이의 제1의 패터닝된 금속층의 일부분의 평면도이다.
도 2b는 노드 플레이트 어레이의 제 1의 패터닝된 금속층의 부분의 평면도이다.
도 2c는 또 하나의 실시예에 따른 집적 커패시터의 노드 플레이트 어레이의 부분의 평면도이다.
도 2d는 도 2c의 노드 플레이트 어레이를 선 L-L을 따라 절취한 단면도이다.
도 2e는 또 다른 실시예에 따른 4층 구조의 집적 커패시터(250)의 부분의 단면도이다.
도 3a는 도 2c에 따른 패턴을 이용하는 노드 플레이트 어레이의 부분의 평면도이다.
도 3b는 일 실시예에 따른 IC의 집적 커패시터의 부분의 평면도이다.
도 4는 또 다른 실시예에 따른 집적 커패시터의 노드 플레이트 어레이(400)의 부분의 평면도이다.
도 5는 일 실시예에 따른 집적 커패시터가 통합된 FPGA의 평면도이다.
도 1a는 본 발명의 일 실시예에 따른 집적 커패시터(100)의 부분의 평면도이다. 이 평면도는 중간 절연물질이 제거된 상태의, IC에서의 2개의 패터닝된 전도성 층의 부분들을 보인 것이다. 하부 금속층에 있는 피쳐들을 상부 금속층에 있는 피쳐들과 보다 명확히 구분하기 위해 하부 금속층을 해칭선으로 나타냈다. 또한, 상부 층에 있는 금속 피쳐들 아래로 연장되는 하부 층의 금속 피쳐들은 2-층 구조에 대한 개선된 도시를 위해 대쉬선으로 나타냈다.
집적 커패시터는 제 1 노드 A 및 제 2 노드 B를 구비한다. 일부 실시예들에서, 노드 A 및 노드 B는 IC의 스위칭 커패시터의 상부 및 하부 노드이다. 일부 스위칭 커패시터 어플리케이션에서, 상부 노드를 전기적 노이즈 혹은 스트레이 커플링(stray coupling)으로부터 차폐하는 것이 바람직하다. 다른 실시예들에서, 노드 A 및 B는 RF 커플링 커패시터의 균형 노드(balanced node)이다. 일부 RF 커플링 어플리케이션들에서, 일 노드가 본질적으로 타 노드와 동일한 임피던스를 나타내도록 하고 그리고 커패시터가 높은 자기-공진(self-resonant) 주파수를 갖도록 하는 것이 특히 바람직하다. 또 다른 실시예들에서, 노드 A 및 B는 필터링 커패시터의 노드들이다. 높은 특유의 커패시턴스 및 높은 전체 커패시턴스는 일반적으로 필터링 커패시터들에서 바람직하다. 주목할 사항으로서, 커패시터는 일반적으로 2 단자(two terminal) 디바이스로서 고려되며, 본 명세서에 기술된 "상부" 및 "하부" 노드는 커패시터의 이들 2 단자에 대응한다. 따라서, 하기에 기술되는 구조들은 일 또는 타 노드에 (예컨대, 전기적으로)연결하고 그리고 노드의 부분들을 형성하는 것으로 고려된다. 노드는 그에 연결된 커패시터 구조들로부터 분리되지 않으며, 이들 구조들은 노드의 부분들을 형성한다.
집적 커패시터(100)는 여러 개의 노드 플레이트 링크(102, 104, 106, 108, 110)로 구성된다. 이 노드 플레이트 링크들은 실질적으로 동일하나, 대안적인 실시예들에서 서로 다른 층들에서 서로 다른 링크들을 사용하거나 혹은 일 층에서 서로 다른 링크들을 사용한다. 추가의 실시예들은 노드 플레이트 링크들에 연결된 추가의 서로 다른 전도성 요소들을 사용한다(예컨대, 도 2a에 보인 중앙 "H-요소" 참조). 노드 플레이트 링크들은 약 1.5:1 내지 5:1의 길이: 폭 종횡비를 갖는 직사각형 형태이다. 낮은 종횡비를 갖는 노드 링크들은 전형적으로 층들 사이에 1개 이상의 컨택을 갖는다 (예컨대, 도 1a의 도면부호 104 참조). 단일의 컨택(예컨대, 도 2c의 도면부호 217 참조)을 갖는 노드 링크는 보다 높은 종횡비를 가질 수 있다. 특정 실시예에서, 노드 플레이트 링크(예컨대, 도 2c의 도면부호 217 참조)는 노드 플레이트 링크가 형성되는 패터닝된 금속 층의 금속 트레이스를 위한 최소 설계 폭인 폭과 길이를 가지며, 이 길이는 폭(예컨대, 비아들이 형성되는 2개의 정방형 단부 부분들과 그리고 노드 플레이트 링크가 아래에 놓이는 횡단 노드 플레이트 링크를 오버랩하는 중앙의 정방형 부분) + 2개의 최소의 금속 라인 분리부(예컨대, 링크(217) 아래에 놓이는 횡단 노드 플레이트 링크와 링크(217)(기본적으로, 링크(217)의 수직 대쉬선의 쌍들 간의 길이) 우측 및 좌측으로의 링크들의 단부들간의 분리부)를 대략 3배로 한 것과 같다. 특정 실시예에서, 최소 금속 라인 분리부는 최소 금속 라인 폭과 대략 동일하여, 그 결과 종횡비는 약 5:1이 된다. 대안적인 실시예에서, 노드 플레이트 링크는 대략 폭이 3f이고 길이가 6f이며, 여기서 f는 노드 플레이트 링크가 형성되는 금속 층의 노드 기술을 위한 최소의 임계 치수이다.
노드 플레이트 링크들의 종횡비는 많은 종래의 집적 커패시터들에 사용되는 금속 필라먼트들(종종, 100:1보다 큰 종횡비를 가짐)에 비해 상대적으로 낮다. 노드 플레이트 링크들의 낮은 종횡비는 제 2 노드에 연결된 대응하는 노드 플레이트 링크들에 제 1 노드에 연결된 노드 플레이트 링크의 양단부 혹은 양측부에서의 층내intra-layer)(에지-에지) 커패시턴스에 의해 높은 특유의 커패시턴스를 제공한다(도 1c 및 관련 설명 참조). 논의의 편의를 위해, 노드 플레이트 링크의 길이는 전형적으로 노드 플레이트 어레이의 제 1 축을 따라 컨택들 사이에 연장되는 노드 플레이트 링크의 평면도의 보다 긴 치수이며, 그 폭은 전형적으로 제 1 축에 직교하는 노드 플레이트 어레이의 제 2 축을 따라 연장되는 보다 짧은 치수이다.
일부 노드 플레이트 링크(108,110)는 하부 금속층에 있으며, 다른 노드 플레이트 링크(102, 104, 106, 122)는 상부 금속층에 있다. 일층에 있는 노드 플레이트 링크들(예컨대, 상부 층에 있는 노드 플레이트 링크(102))는 전도성 비아들(112)("비아들”)에 의해 타층에 있는 노드 플레이트 링크들(예컨대, 노드 플레이트 링크(108))에 전기적으로 연결되며, 이 노드 플레이트 링크들은 적어도 1개의 비아, 대안적으로는 2개 이상의 비아들을 수용하도록 충분히 넓다. 노드 플레이트 링크들은 "바구니 무늬(basket-weave) 패턴"으로 행(B1, B2, B3) 및 열(A1, A2, A3, A4, A5)로 일층으로부터 다음번 층으로 교번한다. 즉, 제1 노드에 연결된 열(A5)을 따라 연장되는 상부층의 노드 플레이트 링크(102)는 제2 노드에 연결된 행(B1)을 따라 연장되는 하부층의 노드 플레이트 링크(114) 위를 통과한다. 노드 플레이트 링크(102)는 하부층의 열(A5)을 따라 연장되는 제2 노드 플레이트 링크(108)와 직렬 연결되는바, 상기 제2 노드는 이 제2 노드에 연결된 행(B2)을 따라 연장되는 상부층의 노드 플레이트 링크(106) 아래를 통과한다. 이러한 시퀀스는 집적 커패시터(100)의 행 및 열을 따라 반복된다.
상부의 패터닝된 금속층에서, 제1 노드에 연결된 노드 플레이트 링크(102)는 제1 축을 따라 하부의 패터닝된 금속층의 노드 플레이트 링크(114) 위로 연장되며, 상기 하부의 패터닝된 금속층은 제2노드에 연결되고 제1축에 직교하는 제2 축을 따라 연장된다. 열(A5)은 집적 커패시터의 제1 노드에 부착된 제1(상부) 금속층과 제2(하부) 금속층 사이에서 교번하는 노드 플레이트 링크들을 포함하며, 행(B1)은 집적 커패시터의 제2 노드에 부착된 제1 금속층과 제2 금속층 사이에서 교번하는 노드 플레이트 링크들을 포함한다. 노드 플레이트 링크 어레이(“노드 플레이트 어레이”)의 제 1축을 따라 연장되는 상부 금속층에서, 집적 커패시터의 제1 노드에 연결된 제1 노드 플레이트 링크는 제1 축을 따라 배향(orient)되고 (즉, 노드 플레이트 링크의 긴 치수가 제1 축을 따라 연장된다), 집적 커패시터의 제2 노드에 연결된 제2 노드 플레이트 링크가 제2 축을 따라 배향되고, 제1 노드에 연결된 제3 노드 플레이트 링크는 제1 축을 따라 배향된다.
각 열의 각 노드 플레이트 링크는 커패시터의 노드 A에 연결되고, 각 행의 각 노드 플레이트 링크는 커패시터의 노드 B에 연결되는바, 이에 대해서는 도 1b를 참조로 하여 더 설명하기로 한다.
바구니 무늬 패턴은 길고 얇은 전도성 필라먼트를 이용하는 종래의 집적 커패시터들에 비해, 낮은 유도성 및 저항 임피던스 컴포넌트로써 높은 특유의 커패시턴스를 제공한다. 상부층의 노드 플레이트 링크(102)는 하부층의 노드 플레이트 링크(114)에 용량적으로 결합되며, 여기서 이 링크들은 교차(오버랩)하고 (이는 “층간 커패시턴스”로 일컬어진다), 노드 플레이트 링크(102)의 단부는 인접 노드 플레이트 링크(106)의 에지에 용량적으로 결합되며(이는“층내”커패시턴스로 일컬어 진다), 인접 노드 플레이트 링크(104)의 단부는 노드 플레이트 링크(102)의 에지에 용량적으로 결합된다. 따라서, 바구니 무늬 패턴은 층간 및 층내 커패시턴스를 제공한다. 전체 커패시턴스에의 층간 커패시턴스 대 층내 커패시턴스의 공여 비율은 노드 플레이트 링크 및 패턴 레이아웃의 종횡비 및 치수를 조정함으로써 선택 가능하다. 일부 실시예들에서, 노드 플레이트 요소들은 최소의 공간 규칙을 이동하여 레이아웃 된다. 일부 실시예들에서, 노드 플레이트 요소들은 최소의 금속 라인 폭 규칙 및 최소의 공간을 이용하여 레이아웃 된다. 일부 실시예들에서, 노드 플레이트 요소들은 최소의 금속 라인을 규칙 및 최소의 공간을 이용하여 패터닝된다. 대안적인 실시예들(예컨대, 도1a 참조)에서, 노드 플레이트 요소들은 최소 금속 라인 폭들보다 크게 레이아웃 된다.
추가의 실시예에서, 도시된 2개의 층들 위 또는 아래에 추가의 금속층들이 패터닝된다. 예컨대, 제3 금속층(도 2e 참조)이 실질적으로 제1 금속층처럼 패터닝되어 도 1a에 보인 상부 금속층 위에 놓인다. 또 다른 패터닝된 금속층이 유사한 방식으로 도시된 하부층 아래에 놓일 수 있다. 적층된 비아들이 최하위의 금속층으로부터 중간 금속층을 통해 최상위의 (제3) 금속 층으로 연장된다. 실시예들은 (1보다 큰) 짝수 수의 패터닝된 금속층 또는 홀수 수의 패터닝된 금속층을 가질 수 있다. 추가의 패터닝된 금속층들은 집적 커패시터의 특유의 커패시턴스를 증대시킨다.
도 1b는 실시예에 따른 집적 커패시터의 노드 플레이트 어레이(150)의 평면도이다. 노드 플레이트 어레이(150)는 메모리 셀 어레이들을 스탭핑 및 반복하는 방식과 유사하게 집적 커패시터의 섹션을 형성하도록 복제 및 반복되는 노드 플레이트 링크의 블록이다. 노드 플레이트 어레이에서의 노드 플레이트 링크들의 수는 예시를 목적으로 줄여서 나타낸다. 노드 플레이트 어레이(150)는 일반적으로 정방형풋프린트를 가지는바, 이는 커패시터의 양 노드들에 대한 크게 대칭을 이루는 전기적 임피던스 특성을 제공한다. 노드 플레이트 어레이들의 대안적인 실시예들은 정방형이 아니다. 특정 실시예에서, 어레이에서의 행 및 열의 수(그러므로, 대응하는 열 또는 행을 따르는 직렬 링크들의 수)는 커패시턴스 대 직렬 저항의 비를 조정하도록 선택된다.
일련의 노드 플레이트 링크들이 행 및 열로 진행된다. 전형적인 노드 플레이트 링크 어레이는 행 및 열로 10 내지 100개의 직렬의 노드 플레이트 링크를 갖는다. 버스 바들(“금속 와이어들”)간 혹은 다른 공통 노드 커넥터들 간의 직렬 링크들의 수는 집적 커패시터의 원하는 커패시턴스 및 임피던스 특성들의 다수의 인자(factor)들에 의해 결정된다. 예컨대, 비아들은 비교적 높은 직렬 저항을 가질 수 있다. 일 실시예는 단일 비아를 갖는 좁은 노드 플레이트 링크들을 이용하는데 반해, 다른 실시예는 각 층마다 2개 이상의 비아들을 갖는 넓은 노드 플레이트 링크를 이용한다. 넓은 노드 플레이트 링크들을 사용하면, 층간 커패시턴스를 증대시킴은 물론 복수의 (병렬) 비아들을 통해 낮은 직렬 저항을 제공하지만, 노드 플레이트 어레이의 소정 영역에 대한 에지간 결합의 전체 길이를 감소시킴으로써 층간 커패시턴스를 감소시키며, 이에 따라 층간 커패시턴스 대 층내 커패시턴스의 비율이 노드 플레이트 링크들의 종횡비에 따라 조정(선택)될 수 있다.
노드 플레이트 링크들의 열들이 제1 버스 바(152)와 노드 플레이트 어레이의 제1 축(X-축)을 따라 제1 버스 바와 일반적으로 평행한 제2 버스 바(154)와의 사이에서 연장되며, 노드 플레이트 링크들의 행이 노드 플레이트 어레이의 제2축(Y축)을 따라 연장하는 제 3 버스 바(156)와 제4 버스 바(158) 사이에 연장된다. 제3 및 4 버스 바(158,156)는 이들이 하부 금속층에 패터닝됨을 표시하도록 대쉬선으로 그리고 도시의 명료성을 위해 간단히 나타낸다. 비아(160,162)는 상부층의 노드 플레이트 링크(164)를 하부층의 버스 바(156)에 전기적으로 연결한다. 마찬가지로, 비아(166,168)는 제1 버스 바(152)를 하부 금속층(예컨대, 도 1a 참조)에 있는 노드 플레이트 링크(미도시)에 연결한다. 예컨대, 수직 및 수평 버스 바를 이 버스 바들을 엇갈리게하거나 아니면 교차시키는 여러 가지 교차 기법들 중 어느 것을 이용하여 실질적으로 단일 금속층에 패터닝 된다.
버스 바들은 하나 이상의 노드 플레이트 링크 어레이를 집적 커패시터의 회로 노드들에 연결하는 일반적으로 저 저항성 및 저 임피던스 요소들이다. 노드 플레이트 링크 어레이(150)의 대향 에지들을 따라 버스 바를 제공하는 것은 대칭적인 전기적 환경을 제시하며 한쪽 끝의 열 또는 행에서 야기될 수 있는 직렬저항 및 인덕턴스를 감소시킨다. 다시 말해서, 어레이의 중앙에 있는 노드 플레이트 링크는 버스바들 각각과 유사한 저항을 가지며, 기본적으로 병렬로 2개의 저항기를 제공하고 겉보기(apparent) 직렬 저항을 감소시킨다.
전형적인 집적 커패시터에서, 많은 노드 플레이트 링크 어레이들이 버스 바들에 연결된다. 예컨대, 추가의 노드 플레이트 링크 어레이들(미도시)이 버스 바(156,158)의 좌 및 우측에 혹은 버스 바(152,154)의 위 또는 아래에 연결된다. 표준 노드 플레이트 링크 어레이를 사용하면, 서로 다른 값들 및 서로 다른 물리적 크기를 갖는 집적 커패시터들을 제조하는 것이 용이 해진다. 집적 커패시터들의 일부 실시예들은 단일 노드 플레이트 어레이를 사용한다.
바구니 무늬 패터닝 기법을 이용하는 집적 커패시터들은 양호한 제조 일관성 및 높은 특유의 커패시턴스를 제공한다. 제조 일관성(즉, 웨이퍼 혹은 IC에 걸친 낮은 편차 및 낮은 로트별 편차)은 특히, 집적 커패시터들이 IC칩 상의 비교적 큰 거리에 걸쳐 물리적으로 분리된 FPGA들 등의 물리적으로 큰 IC들에서 바람직하다. 최소 금속 라인 폭보다 크게 제작된 노드 플레이트 요소들(예컨대, 2개의 비아를 수용하기에 충분히 넓은 도 1a의 노드 플레이트 링크들을 참조)을 이용하는 실시예들은 많은 IC들의 웨이퍼에 걸친 양호한 일관성 및 양호한 웨이퍼간 및 로트간 일관성을 제공한다. 최소 금속라인 폭보다 크게 제작된 집적 커패시터들은 최소 금속라인 폭으로 제작되는 종래의 필라먼트형 커패시터들에 비해서 높은 특유의 커패시턴스 및 높은 제조 수율을 제공한다.
도 1c는 도 1a의 상부 금속층의 부분(120)의 평면도이다. 일 노드(즉,노드 A)에 연결된 노드 플레이트 링크(122)(예컨대, 도 1a의 행(B2)과 교차하는 열(A2)의 노드 플레이트 링크)는 타 노드(즉, 노드 B)에 연결된 노드 플레이트 링크(128,130)에 인접한 단부(124,126)를 갖는다. 노드 플레이트 링크(122)의 측부(132,134) 역시 타 노드에 연결된 노드 플레이트 링크(136,138)에 인접해 있다. 노드 플레이트 링크(122)의 단부(124,126)는 대향 노드 플레이트 링크(128,130)의 측부와 결합되어 층내 커패시턴스를 제공한다. 마찬가지로, 노드 플레이트 링크(122)의 측부(132,134)는 대향 노드 플레이트 링크(136,138)의 단부들과 결합되어 추가의 층내 커패시턴스를 제공한다. 바구니 무늬 기법을 이용하며 정렬된 직사각형의 노드 플레이트 링크는 전도성 요소들의 단부 및 층부에 층간 커패시턴스를 제공하며, 이에 따라 높은 특유의 커패시턴스를 제공한다.
도 2a는 노드 플레이트 어레이의 제1의 패터닝된 금속층(201)(즉, 도 2c의 상부 금속층)의 평면도이다. 노드 플레이트 링크(210,214,211,218)는 열(A1,A2,A3) 및 행(B1,B2,B3)을 따라 정렬된다. H-요소(202)는 측부 요소들(205,207) 및 상기 측부 요소들 사이에 연장되는 크로스(cross) 요소(209)를 구비한다. H-요소(202)는 노드 플레이트 링크(210,214)의 경우와 같이, 노드 A에 연결된다. 크로스 요소(209)는 노드 A에 연결된 노드 플레이트 링크들의 경우처럼 열들의 방향을 따라 연장되는데 반해, 측부 요소(205,207)는 노드 B에 연결된 노드 플레이트 링크들의 경우처럼 행들의 방향을 따라 연장된다. 이는 측부 요소들로 하여금(도 1c의 도면부호 124 및 126과 비교하여) 간단한 직사각형 링크의 단부 에지보다 긴 에지를 따라 행들로 B-노드 링크 플레이트들에 결합될 수 있게 하며 이에 따라 증대된 층내 커패시턴스를 제공한다. 예컨대, H-요소(202)와 노드 플레이트 링크(218) 사이의 층내 결합(213,215)이 만일 H-요소가 직사각형 링크로 대체되는 경우 발생할 수 있는 단부-측부 결합(217)에 추가된다. 추가로, 측부 요소(205)는 이중 화살표(219)로 표시된 바와 같이 노드 플레이트 링크(221)에 결합된다. 집적 커패시터 분야의 당업자라면 H-요소의 측부 요소들이 링크(211,223) 등의 다른 노드 플레이트 링크들에 추가적인 층내 커패시턴스를 제공함을 이해할 수 있을 것이다.
도 2b는 노드 플레이트 어레이의 제2의 패터닝된 금속층(203)(즉, 도 2c의 하위 금속층)의 부분의 평면도이다. 제2의 패터닝된 금속층(203)의 부분은 90도 회전된 도 2a의 제1의 패터닝된 금속층의 부분과 실질적으로 유사하다. 그러므로, 제2의 패터닝된 금속층의 이 부분에 대한 상세한 설명은 생략하기로 한다. 제2의 H-요소는 도 2a를 참조로 하여 전술한 바와 같이 층내 커패시턴스를 증대시킴과 아울러 도 2c를 참조로 하여 후술하는 바와 같이 층간 커패시턴스를 증대시킨다.
도 2c는 다른 실시예에 따른 집적 커패시터의 노드 플레이트 어레이(200)의 부분에 대한 평면도이다. 도 2a의 상부 금속층은 해칭선이 없이 도시되었으며, 해칭선으로 보인 도 2b의 하부 금속층에 중첩된다. H-요소(202)는 상부 전도(예컨대, 금속 혹은 폴리실리콘/실리사이드)층에 정의되고, 제2의 H-요소(204)는 하부 전도층에 정의된다. 제2의 H-요소(204)는 제1의 H-요소(202)로부터 90도 회전된다. 비아(206,208)는 전도성 노드 요소들을 서로 전기적으로 연결한다. 제1의 H-요소 (202)는 열 A2의 노드 플레이트 링크들 및 비아들을 통해 제1 노드(노드A)에 연결되고, 제2의 H-요소(204)는 행 B2의 노드 플레이트 링크들 및 비아들을 통해 집적 커패시터의 제2 노드(노드B)에 연결된다. 제1 노드로의 전기적 연결들이 열(A1,A2 및A3)을 따라 만들어지는데 반해, 제2 노드로의 전기적 연결들은 열(B1,B2,B3)을 따라 만들어진다. 행 또는 열로서 축의 지정은 일시적인 것이며, 이들 용어는 단지 설명의 편의 목적으로 이용된다. 제 1 노드에 연결된 노드 플레이트 링크(210, 212, 214)는 도 1a 및 1b를 참조로 하여 전술한 바와 같이 바구니 무늬 패턴의 제 2 노드에 연결된 직교하는 플레이트 세그먼트(216, 218, 220)와 전도성 층들에서 교번한다.
일부 실시예들에서, 도 2c의 패턴은 노드 플레이트 어레이를 형성하도록 행 및 열을 따라 반복된다(예컨대 도 3a 참조). H-요소들은 도 2a를 참조로 하여 전술한 바와 같이, 층내 커패시턴스를 증대시키며, 또한 제 1 및 제 2 H-요소들이 오버랩되는 영역들(P1, P2, P3 및 P4)에서 층간 커패시턴스를 증대시키는 바, 이에 대해서는 하기에서 도 2d를 참조로 하여 더 설명하기로 한다. 층간 커패시턴스 대 층내 커패시턴스의 비는 플레이트 세그먼트들의 폭 및 길이와 층내 라인 공간에 따라 달라질 수 있다.
도 2d는 도 2c의 노드 플레이트 어레이(200)를 섹션 라인 L-L을 따라 절취한 단면(200)을 도시한 것이다. 이 섹션 라인은 도 2c의 노드 플레이트 링크(218), H-요소(202, 204) 및 비아(208)를 통해 연장된다. 노드 플레이트 링크 (212, 218) 및 H-요소(202, 204)의 섹션들은 용량적으로 전도성 요소들에 결합된다. 층간 결합(222, 224, 226) 및 층내 결합(228, 230, 232, 234)은 이중 화살표로 나타냈다. 전도성 요소들간의 공간은 도시의 목적으로 확대하여 나타냈다. 노드 플레이트 요소들은 제 1의(하부)전도성 층 (MN) 및 제 2의(상부)전도성 층(MN+i)에 형성된다. 특정 실시예에서, MN 및 MN+i는 모두 금속층이다. 대안적으로, 이들 중 하나 혹은 모두는 폴리실리콘 층 또는 실리사이드층이다.
도 2e는 다른 실시예에 따른 4-층의 집적 커패시터의 부분의 단면도이다. 제 3 전도성 층(MN+2)에 있는 패턴은 제 1 전도성 층(MN)에 있는 패턴과 본질적으로 동일하다. 마찬가지로, 제 4 전도성 층(MN+3)에 있는 패턴은 제 2 전도성 층(MN+1)에 있는 패턴과 본질적으로 동일하다. 실시예들은 짝수의 층들 또는 홀수의 층들을 포함할 수 있다. 추가적인 패터닝된 전도성 층들은 집적 커패시터의 특유의 커패시턴스를 증대시킨다.
도 3a는 도 2c에 따른 패턴을 이용하는 노드 플레이트 어레이 (300)의 부분에 대한 평면도이다. 노드 플레이트 H-요소들은 행 및 열을 따라 링크되며, 일반적으로 (도 1a와 비교하여) 노드 플레이트 링크들과 교번한다. 이 패턴은 노드 플레이트 어레이를 형성하도록 반복된다(예컨대, 도 3b의 도면부호 312 참조). 특정 실시예에서, 상기 패턴은 본질적으로 상호교환가능한 제 1 및 제 2 노드를 제공하는 본질적으로 정방형의 노드 플레이트 어레이를 형성하도록 행 및 열을 따라 반복된다.
도 3b는 일 실시예에 따른 IC에서의 집적 커패시터(301)의 부분에 대한 평면도이다. 버스 바(302, 304, 306, 308)는 노드 플레이트 어레이 (314, 312)(도 1a, 도 2c 및 2d 참조)를 집적 커패시터의 IC 회로 노드들에 연결한다. 노드 플레이트 어레이들을 참조로 하여 전술한 바와 같이, 수평 버스 바(306, 308)는 노드 플레이트 어레이들의 열 요소들을 전기적으로 연결하고, 수직 버스 바(302, 304)는 노드 플레이트 어레이들의 행 요소들을 전기적으로 연결한다. 버스 바(302, 304, 306, 308)는 모두 동일한 금속 층에 형성되며, 비아들(310)을 이용하는 (이 도면에 도시되지 않은 개별 층의) 크로스오버(crossover)들이 이용된다. 대안적으로, 도 1b와 비교하여, 제 1 노드에 연결된 버스 바들은 제 1 금속층에 정의되고 제 2 노드에 연결된 버스 바들은 제 2 금속층에 정의된다. 특정 실시예에서, 각 노드 플레이트 어레이는 버스 바들에 의해 에워싸여진다 (예컨대, 도 1b 참조). 대안적으로, 집적 커패시터에 있는 주변 노드 플레이트 어레이들은 에워싸이지 않는다. 특정 실시예에서, 각 노드 플레이트 어레이는 도 2a에 따라 약 20개의 단위 셀을 구비한다.
도 4는 또 다른 실시예에 따른 집적 커패시터의 노드 플레이트 어레이(400)의 부분에 대한 평면도이다. 도 2a의 H-요소들과 비교하여, 도 4의 H-요소(402)는 H-요소(402)의 측부 요소(405, 407)를 노드 플레이트 링크(410, 411 , 414, 415)에 링크하는 측부 연장부(403, 404, 406, 408)를 포함한다. 이 측부 연장부들은 이중 화살표(416)로 보인 추가의 층내 커패시턴스를 제공하며, H-요소를 금속 층에 있는 노드 플레이트 링크들과 상호연결시킴으로써 노드 플레이트 링크들의 저항을 감소시킨다. 도 2a를 참조로 하여 설명한 바와 같이, X-방향을 따라 연장되는 측부 요소들은 Y-방향을 따라 연장되는 링크들(410, 411 , 414, 415)과 동일한 노드 극성을 갖는다. 도 4에 따른 집적 커패시터는 90도 회전된 도 4에 보인 층 위 또는 아래에 제 2 또는 제 3 금속층(들)을 구비한다. 대안적으로, 도 4에 따른 집적 커패시터는 도 2b에 도시된 바와 같은 그러한 서로 다르게 패터닝된 금속을 도 4의 층 위 또는 아래에 구비한다.
주목할 사항으로, 여기에 기술된 층들의 유형 및 수는 단지 예시적인 것이며, 일부 실시예들에서 다른 적합한 층들이 사용될 수 있고, 그 어떤 수의 층들도 사용될 수 있다. 예컨대, 사용되는 층들은 제조 공정에서 이용가능한 층들의 유형 및 수에 따라 달라지며, 다른 구성들이 당업자에게 자명할 것이다. 일반적으로, 그 어떤 적절한 층 및 임의의 수의 층들이 본 발명의 실시예에 따라 사용될 수 있다.
도 5는 실시예들에 따른 하나 이상의 집적 커패시터들이 합체된 FPGA(500)의 평면도이다. FPGA(500)은 RAM 및 로직 등의 여러 가지 기능 블록들에 CMOS 부분들을 포함하며, CMOS 제조 공정을 이용하여 제조된다. 본 발명의 하나 이상의 실시예에 따른 하나 이상의 집적 커패시터가 I/O 섹션, 송수신기, 또는 전원 분배 네트워크 등의 FPGA의 여러 개의 기능 블럭들 중 임의의 블럭에 합체된다.
FPGA 아키텍처는 멀티기가비트 송수신기들(MGTs)(501), 구성가능한 로직 블럭들(CLBs)(502), 랜덤 액세스 메모리 블럭들(BRAMs)(503), 입/출력 블럭들(IOBs)(507), 구성 및 클럭킹 로직(CONFIG/CLOCKS)(505), 디지털 신호 처리 블럭들(DSPs)(506), 특수 입/출력 블럭들(I/O)(507)(예컨대, 구성 포트 및 클럭 포트), 및 디지털 클럭 관리기, A/D 변환기, 시스템 모니터링 로직 등의 기타 프로그램 가능한 로직(508)을 포함하는 다수의 서로 다른 프로그램가능한 타일들(tiles)을 포함한다. 어떤 FPGA들은 또한 전용 프로세서 블럭들(PROC)(510)을 포함한다.
어떤 FPGA들에서, 각 프로그램 가능 타일은 각각의 인접하는 타일에 있는 대응하는 상호연결 요소로/로부터 표준 연결을 갖는 프로그램가능 상호연결 요소(INT)(511)를 포함한다. 그러므로, 함께 취해진 프로그램 가능 상호연결 요소들은 도시된 FPGA를 위한 프로그램가능 상호연결 구조를 구현한다. 프로그램 가능 상호연결 요소(INT)(511)는 또한 도 5의 상부에 포함된 예들로 보인 바와 같이 동일 타일 내의 프로그램가능 로직 요소로/로부터 연결을 포함한다.
예컨대, CLB(502)는 사용자 로직을 구현하도록 프로그램될 수 있는 구성가능 로직 요소(CLE)(512) 및 단일의 프로그램 가능 상호연결 요소(INT)(511)를 포함한다. BRAM(503)는 하나 이상의 프로그램가능 상호연결 요소들이외에 추가로 BRAM 로직 요소(BRL)(513)를 포함할 수 있다. 전형적으로, 타일에 포함된 상호 연결 요소들의 수는 타일의 높이에 따라 달라진다. 도시된 실시예에서, BRAM 타일은 4개의 CLB들과 동일한 높이를 가지나, 다른 개수(예컨대, 5개)가 사용될 있다. DSP 타일(506)은 적절한 수의 프로그램가능 상호연결 요소들 이외에 추가로 DSP 로직 요소(DSPL)(514)를 포함할 수 있다. IOB(504)는 예컨대, 프로그램 가능 상호 연결 요소(INT)(511)의 1개의 경우 이외에 추가로 입/출력 로직 요소(IOL)(515)의 2개의 경우를 포함할 수 있다. 당업자에게 명확한 바와 같이, 예컨대 I/O 로직 요소(515)에 연결된 실제 I/O 패드들은 다양한 도시된 로직 블럭 위에 층으로된 금속을 이용하여 제조될 수 있고, 전형적으로 입/출력 로직 요소(515)의 영역에만 국한되지 않는다. 도시된 실시예에서, 다이(도 5에서 음영으로 보임)의 중앙 부근의 원주형상의 영역이 구성, 클럭킹 및 기타 제어 로직을 위해 사용된다.
도 5에 도시된 아키텍처를 이용하는 일부 FPGA들은 FPGA의 대부분을 구성하는 규칙성의 원주형 구조에 지장을 주는 추가의 로직 블럭들을 이용한다. 이 추가적인 로직 블럭들은 프로그램가능한 블럭들 및/또는 전용 로직일 수 있다. 예컨대, 도 5에 보인 프로세서 블럭(PROC)(510)은 CLB들 및 BRAM들의 여러 개의 열들을 스팬(span)한다.
주목할 사항으로서, 도 5는 단지 예시적인 FPGA 아키텍처만을 도시한 것이다. 열에 있는 로직 블럭들의 수, 이 열들의 상대적인 폭, 열들의 수 및 순서, 열들에 포함된 로직 블럭들의 유형의 상대적인 폭들은 순전히 예시적인 것이다. 예컨대, 실제 FPGA에서, CLB들의 하나 이상의 인접 열에는 전형적으로, 사용자 로직의 효율적인 구현을 용이하게 하기 위해 CLB들이 나타나는 곳이면 어디든지 포함된다.
비록 상기에서 본 발명의 일 실시예에 따른 예시적인 실시예들이 설명되고 있지만은, 기타 및 추가의 실시예(들)을 예시하고 있지만은, 본 발명의 하나 이상의 양상에 따른 기타 또는 추가의 실시예들이 본 발명의 범위를 벗어남이 없이 창안될 수 있으며, 이는 다음의 특허청구범위 및 이의 균등론에 의해 결정된다. 단계를 기재하는 청구항(들)은 그 단계들에 어떤 순서가 있음을 암시하는 것은 아니다.

Claims (15)

  1. 집적회로("IC; integrated circuit") 내의 커패시터에 있어서,
    제 1 금속층과;
    제 2 금속층과;
    노드 플레이트 어레이의 제 1 축을 따라 연장되며 커패시터의 제 1 노드에 연결되고, 상기 제 2 금속층에 형성된 제 2의 복수의 직사각형 노드 플레이트 링크들과 교번하는(alternating) 상기 제 1 금속층에 형성된 제 1의 복수의 직사각형 노드 플레이트 링크들을 포함한 제 1 행의 노드 플레이트 링크들과;
    상기 제 1 축에 수직인 상기 노드 플레이트 어레이의 제 2 축을 따라 연장되며 커패시터의 제 2 노드에 연결되고, 상기 제 2 금속층에 형성된 제 4의 복수의 직사각형 노드 플레이트 링크들과 교번하는 상기 제 1 금속층에 형성된 제 3의 복수의 직사각형 노드 플레이트 링크들을 포함한 제 1 열의 노드 플레이트 링크들을 포함하고,
    상기 제 1의 직사각형 노드 플레이트 링크는 상기 제 2 금속층에 형성된 제 1 열에 있는 제 2의 직사각형 노드 플레이트 링크를 교차하며 상기 제 1 금속층에 형성된 제 1 행에서 길이 및 폭을 갖는 것인 커패시터.
  2. 제 1 항에 있어서,
    상기 제 2의 직사각형 노드 플레이트 링크는 상기 길이 및 상기 폭을 갖는 것인 커패시터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1의 직사각형 노드 플레이트 링크가 위에 놓이는 상기 제 2의 직사각형 노드 플레이트 링크의 부분은 정방형(square) 부분인 것인 커패시터.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 행에 있는 상기 제 1의 직사각형 노드 플레이트 링크를 상기 제 1의 직사각형 노드 플레이트 링크의 제 1 단부에서 상기 제 1 행에 있는 제 2의 직사각형 노드 플레이트 링크에 전기적으로 연결하는 제 1 비아 및 제 2 비아를 더 포함하는 커패시터.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 길이는 6f 이고, 상기 폭은 3f이며, 여기서 f는 상기 제 1 금속층의 최소 임계 치수인 것인 커패시터.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 길이 대 상기 폭의 종횡비는 5:1보다 크지 않은 것인 커패시터.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 행의 노드 플레이트 링크들에 전기적으로 연결되며 상기 노드 플레이트 어레이의 제 1 에지에서 상기 제 2 축을 따라 연장되는 제 1 버스 바와;
    상기 제 1 행의 노드 플레이트 링크들에 전기적으로 연결되며 상기 제 1 에지에 대향하는 상기 노드 플레이트 어레이의 제 2 에지에서 상기 제 2 축을 따라 연장되는 제 2 버스 바와;
    상기 제 1 열의 노드 플레이트 링크들에 전기적으로 연결되며 상기 노드 플레이트 어레이의 제 3 에지에서 상기 제 1 축을 따라 연장되는 제 3 버스 바와;
    상기 제 1 열의 노드 플레이트들에 전기적으로 연결되며 상기 제 3 에지에 대향하는 상기 노드 플레이트 어레이의 제 4 에지에서 상기 제 1 축을 따라 연장되는 제 4 버스 바를 더 포함하는 커패시터.
  8. 제 1 항에 있어서,
    상기 제 1 행의 노드 플레이트 링크들은 상기 제 1 금속층에 형성된 복수의 제1 H-요소들을 포함하고, 상기 제 1 열의 노드 플레이트 링크들은 상기 제 2 금속층에 형성된 복수의 제2 H-요소들을 포함하며, 상기 복수의 제1 H-요소들 각각은 상기 복수의 제2 H-요소들 중의 제2 H-요소들 위에 놓이고, 상기 복수의 제1 H-요소들 각각은 상기 복수의 제2 H-요소들 중의 제2 H-요소들에 대해 90도 회전되는 것인 커패시터.
  9. 제 7 항에 있어서,
    상기 제 1 노드 플레이트 어레이로부터 떨어져 연장되며, 상기 제1 버스 바에 전기적으로 연결된 제 2 행의 노드 플레이트 링크들을 갖는 제 2 노드 플레이트 어레이를 더 포함하는 커패시터.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 커패시터의 제 1 노드는 상기 커패시터의 제 2 노드와 전기적으로 등가인 것인 커패시터.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 IC는 필드-프로그램가능 게이트 어레이(field-programmable gate array: "FPGA")이고, 상기 커패시터는 상기 FPGA의 송수신기 섹션에 있는 것인 커패시터.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 커패시터는 A/D 변환기에 위치되는 것인 커패시터.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 IC는 필드 프로그램 가능 게이트 어레이인 것인 커패시터.
  14. 제 8 항에 있어서,
    상기 복수의 제1 H-요소들 중의 특정 H-요소는 제 1의 복수의 측부 연장부를 포함하고, 상기 복수의 제2 H-요소들 중의 특정 H-요소는 제 2의 복수의 측부 연장부를 포함하는 것인 커패시터.
  15. 삭제
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