JP2002033456A - 半導体集積回路における容量素子及びその電源配線 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路の面積を増大させることなく
電源配線間の寄生容量を増大させ、その結果、電源配線
上の雑音を吸収するとともに、外来雑音の影響を排除す
るようにした半導体集積回路における電源配線等の提
供。 【解決手段】 第１配線層１３には、正電源配線層４５
と、負電源配線層４６とが、所定の間隔をおいて交互に
配置され、第２配線層１４には、正電源配線層４５と対
向する負電源配線層４７と、負電源配線層４６と対向す
る正電源配線層４８とが、所定間隔をおいて交互に配置
されている。正電源配線層４５の端部に設けた櫛形部３
１と、正電源配線層４８の端部に設けた櫛形部３２とは
ビアホール２１により電気的に接続されている。負電源
配線層４６の端部に設けた櫛形部３３と、負電源配線層
４７の端部に設けた櫛形部３４とはビアホール２２によ
り電気的に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おける容量素子（コンデンサ）、及び半導体集積回路に
おいてその内部に形成される半導体素子に電力を供給す
るために、その内部の配線層に設けられる電源配線に関
する。

【０００２】

【従来の技術】従来、半導体集積回路において、その内
部に形成される容量素子としては、例えばＭＯＳコンデ
ンサ等が知られている。その一方、半導体集積回路で
は、絶縁層で絶縁された複数の配線層を有するものが一
般的になっている。

【０００３】このため、半導体集積回路においては、そ
の複数の配線層を利用してコンデンサを形成することが
考えられるとともに、そのコンデンサとＭＯＳコンデン
サと組み合わせて使用することが考えられる。そして、
配線層を利用して形成するコンデンサは、単位体積あた
り大きな静電容量が得られることなどが望まれる。

【０００４】一方、従来、半導体集積回路における電源
配線としては、例えば図１２および図１３に示すような
ものが知られている。ここで、図１２および図１３は、
複数の配線層を有する半導体集積回路において、電源配
線にかかる部分の配線層のみを抽出したものである。

【０００５】図１２に示す電源配線は、半導体集積回路
の内部の同一平面内に、負の電源と接続する負電源配線
層１と、正の電源と接続する正電源配線層２とが、その
長さ方向に所定間隔をおいてそれぞれ配置されている。

【０００６】このような構成からなる電源配線の静電容
量Ｃは、正電源配線層２と図示しない半導体集積回路に
おける基板（バルク）との間の容量であるシートキャパ
シタンスをＣｓ、負電源配線層１と正電源配線層２との
両側面間による容量であるフリンジキャパシタンスをＣ
ｆとすると、次の（１）式となる。

【０００７】Ｃ＝Ｃｓ×ｗ×ｌ＋Ｃｆ×ｌ …（１） ここで、（１）式中において、ｗは配線層の幅であり、
ｌはその配線層の長さである。

【０００８】このような構成からなる図１２に示すよう
な電源配線では、負電源配線層１と正電源配線層２とは
一般にアルミニウムなどの導体が使用されている。ま
た、この場合には、正電源配線層２と図示しない半導体
集積回路における基板との間に、平面コンデンサのよう
な一種の寄生容量（シートキャパシタンスＣｓ）を持
ち、この容量が電源配線にのる雑音を防止する役割をし
ている。

【０００９】しかし、一般に、従来の半導体集積回路で
は、その寄生容量だけでは不足するため、ＭＯＳトラン
ジスタのゲートとソースドレイン間の容量を使ったコン
デンサを、負電源配線層１と正電源配線層２との間に接
続させ、これにより電源配線の静電容量を増加させて電
源電圧の安定化を実現している。

【００１０】一方、半導体集積回路においては、図１３
に示すように電源配線を構成することにより、負電源配
線層３と正電源配線層４とより大きな配線間容量を得る
ことも可能である。

【００１１】すなわち、図１３に示す電源配線は、図示
のように、半導体集積回路の厚さ方向の異なる平面内
に、負の電源と接続する負電源配線層３と、正の電源と
接続する正電源配線層４とが、所定間隔をおいて両者が
対向する形で配置されている。

【００１２】このような構成からなる電源配線の静電容
量Ｃは、負電源配線層１と正電源配線層２との両平面間
による容量であるシートキャパシタンスＣｓのみとな
り、次の（２）式に示すようになる。

【００１３】Ｃ＝Ｃｓ×ｗ×ｌ …（２）

【００１４】

【発明が解決しようとする課題】しかし、図１２に示す
電源配線の場合には、半導体集積回路の面積が増大し、
この面積の増大は製造コストが増加するという不都合が
ある。

【００１５】また、図１３に示す電源配線の場合、正負
の電源配線の構成が不平衡のため、外来雑音の混入、ま
たは半導体集積回路の基板に起因する雑音については、
それらの雑音を排除できず、半導体集積回路を誤動作さ
せるおそれがある。

【００１６】そこで、本発明の第１の目的は、上記の点
に鑑み、絶縁層で絶縁された複数の配線層を利用して容
量素子を形成する場合に、単位体積あたり大きな静電容
量などが得られるようにした半導体集積回路における容
量素子を提供することにある。

【００１７】本発明の第２の目的は、上記の点に鑑み、
半導体集積回路の面積を増大させることなく電源配線間
の寄生容量を増大させ、その結果、電源配線上の雑音を
吸収するとともに、外来雑音の影響を排除するようにし
た半導体集積回路における電源配線を提供することにあ
る。

【００１８】

【課題を解決するための手段】上記課題を解決し、本発
明の第１の目的を達成するために、請求項１及び請求項
２に記載の発明は以下のように構成した。

【００１９】すなわち、請求項１に記載の発明は、絶縁
層で絶縁された複数の配線層を有する半導体集積回路で
あって、前記複数の配線層のうちの１の配線層には、第
１電極用配線層と第２電極用配線層とを所定間隔をおい
て交互に配置するとともに、前記１の配線層と対応する
前記他の配線層には、前記第１電極用配線層と対向すべ
き他の第２電極用配線層と、前記第２電極用配線層とが
対向すべき他の第１電極用配線層とを所定間隔をおいて
交互に配置し、かつ、前記各第１電極用配線層の対応す
る端部同士を電気的に接続するとともに、前記各第２電
極用配線層の対応する端部同士を電気的に接続し、その
接続時に、前記第１電極用配線層の各端部と前記第２電
極用配線層の各端部とは、側面同士が対向するようにな
っていることを特徴とするものである。

【００２０】請求項２に記載の発明は、請求項１に記載
の半導体集積回路における容量素子において、前記各第
１電極用配線層の端部は櫛形部を有するとともに、前記
各第２電極用配線層の端部は櫛形部を有し、前記接続時
に、前記双方の櫛形部の凹部と凸部とは接触しない状態
で嵌合し、かつその側面同士が対向するようになってい
ることを特徴とするものである。

【００２１】このような構成からなる請求項１に記載の
発明では、第１電極用配線層と第２電極用配線層は対向
して配置されているので、その対向する部分によって静
電容量が得られる。さらに、第１電極用配線層の各端部
と第２電極用配線層の各端部は、その側面同士が対向す
るようになっているので、その対向する部分によっても
静電容量が得られる。このため、請求項１に記載の発明
では、単位体積あたりの静電容量を大きくできる。ま
た、請求項２に記載の発明では、第１電極用配線層の端
部に櫛形部を設けるとともに、第２電極用配線層の端部
に櫛形部を設けるようにしたので、第１電極用配線層と
第２電極用配線層との間にスリットが形成される。

【００２２】このため、請求項２に記載の発明では、製
造工程の際に表面張力や熱などのストレスによってレジ
スト及び配線層に亀裂が入るのを防止できて歩留まりが
向上する上に、使用時における故障率が低減されて長期
にわたって使用できる。

【００２３】さらに、請求項１及び請求項２に記載の発
明では、電極用配線層が一対の信号線をツイスト配線し
た場合と同様の構成になるので、その電極用配線層にの
る雑音やそれに誘導される雑音を排除できる。

【００２４】一方、本発明の第２の目的を達成するため
に、請求項３及び請求項４に記載の発明は以下のように
構成した。

【００２５】すなわち、請求項３に記載の発明は、絶縁
層で絶縁された複数の配線層を有する半導体集積回路で
あって、前記複数の配線層のうちの１の配線層には、正
電源配線層と負電源配線層とを所定間隔をおいて交互に
配置するとともに、前記１の配線層と対応する前記他の
配線層には、前記正電源配線層と対向すべき他の負電源
配線層と、前記負電源配線層とが対向すべき他の正電源
配線層とを所定間隔をおいて交互に配置し、かつ、前記
各正電源配線層の対応する端部同士を電気的に接続する
とともに、前記各負電源配線層の対応する端部同士を電
気的に接続し、その接続時に、前記正電源配線層の各端
部と前記負電源配線層の各端部とは、側面同士が対向す
るようになっていることを特徴とするものである。

【００２６】請求項４に記載の発明は、請求項３に記載
の半導体集積回路における電源配線において、前記各正
電源配線層の端部は櫛形部を有するとともに、前記各負
電源配線層の端部は櫛形部を有し、前記接続時に、前記
双方の櫛形部の凹部と凸部とは接触しない状態で嵌合
し、かつその側面同士が対向するようになっていること
を特徴とするものである。

【００２７】このような構成からなる請求項３に記載の
発明では、正電源配線層と負電源配線層は対向して配置
されているので、その対向する部分によって静電容量が
得られる。さらに、正電源配線層の各端部と負電源配線
層の各端部は、その側面同士が対向するようになってい
るので、その対向する部分によっても静電容量が得られ
る。

【００２８】このため、請求項３に記載の発明では、半
導体集積回路の面積を増大させることなく電源配線間の
寄生容量を増大させ、その結果、電源配線上の雑音を吸
収するとともに、外来雑音の影響を排除できる。また、
請求項４に記載の発明では、正電源配線層の端部に櫛形
部を設けるとともに、負電源配線層の端部に櫛形部を設
けるようにしたので、正電源配線層と負電源配線層との
間にスリットが形成される。

【００２９】このため、請求項４に記載の発明では、製
造工程の際に表面張力や熱などのストレスによってレジ
スト及び配線層に亀裂が入るのを防止できて歩留まりが
向上する上に、使用時における故障率が低減されて長期
にわたって使用できる。

【００３０】さらに、請求項３及び請求項４に記載の発
明では、電源配線層が一対の信号線をツイスト配線した
場合と同様の構成になるので、その電源配線層にのる雑
音やそれに誘導される雑音を排除できる。

【００３１】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。

【００３２】本発明による半導体集積回路における容量
素子の実施形態について、図１〜図４を参照して説明す
る。

【００３３】図１は半導体集積回路における容量素子の
実施形態の平面図、図２は図１のＡ−Ａ線断面図、図３
は図１のＢ−Ｂ線断面図、図４はその実施形態の電極に
かかる部分のみを抽出した分解斜視図である。

【００３４】この実施形態にかかる容量素子は、複数層
の配線層からなるＭＯＳ集積回路などの半導体集積回路
内に所定のプロセスにより形成され、その内部に形成さ
れる半導体素子の一部のコンデンサとして使用されるよ
うになっている。

【００３５】この実施形態では、図２および図３に示す
ように、半導体基板１１上に図示しない半導体素子と絶
縁層１２とが形成され、この絶縁層１２内の厚さ方向
に、所定の間隔をおいて第１配線層１３と第２配線層１
４とが設けられ、これら配線層１３、１４等により以下
のような容量素子を形成するようにしたものである。第
１配線層１３には、図示のように、アルミニウムなどの
導電性の金属（メタル）から構成されて所定の長さ、所
定の幅、および所定の厚さからなる第１電極用配線層１
５と、導電性の金属から構成されて所定の長さ、所定の
幅、および所定の厚さからなる第２電極用配線層１６と
が、所定の間隔をおいて交互に配置されている。

【００３６】第２配線層１４には、図示のように、第１
電極用配線層１５と対向する第２電極用配線層１７と、
第２電極用配線層１６と対向する第１電極用配線層１８
とが、所定間隔をおいて交互に配置されている。第１電
極用配線層１８は第１電極用配線層１５と同様に構成さ
れ、第２電極用配線層１７は第２電極用配線層１６と同
様に構成されている。

【００３７】第１電極用配線層１５の長さ方向の端部
と、第１電極用配線層１８の長さ方向の端部とは、ビア
ホール（スルーホール）２１により電気的に接続される
とともに、第２電極用配線層１６の長さ方向の端部と、
第２電極用配線層１７の長さ方向の端部とは、ビアホー
ル２２により電気的に接続されている。

【００３８】このような構成により、第１電極用配線層
１５、１８は一体に接続されてコンデンサの一方の電極
を形成するとともに、第２電極用配線層１６、１７は一
体に接続されてコンデンサの他方の電極を形成する。そ
して、このコンデンサは、例えば図５に示すように、半
導体基板１１上に形成されたＭＯＳコンデンサのような
コンデンサ４１〜４３と組み合わせて使用できるように
なっている。

【００３９】次に、第１電極用配線層１５、１８の端部
同士の接続構成、第２電極用配線層１６、１７の端部同
士の接続構成などについて、詳述する。

【００４０】図４に示すように、第１電極用配線層１５
の長さ方向の両端部には、その幅方向に向けて、凹部と
凸部とが交互に形成された櫛形部３１が設けられてい
る。同様に、第１電極用配線層１８の長さ方向の両端部
には、その幅方向に向けて、その櫛形部３１と接続すべ
き櫛形部３２が櫛形部３１と同様に設けられている。そ
の櫛形部３１の凸部とこの凸部に対応する櫛形部３２の
凸部とは、平面同士が対向して配置されるとともに、そ
の両者は複数個（この例では２個）のビアホール２１に
より接続され、これにより、第１電極用配線層１５と第
１電極用配線層１８とは電気的に接続されている。

【００４１】また、図４に示すように、第２電極用配線
層１６の長さ方向の両端部には、その幅方向に向けて、
凹部と凸部とが交互に形成された櫛形部３３が設けられ
ている。同様に、第２電極用配線層１７の長さ方向の両
端部には、その幅方向に向けて、その櫛形部３３と接続
すべき櫛形部３４が櫛形部３３と同様に設けられてい
る。

【００４２】その櫛形部３３の凸部とこの凸部に対応す
る櫛形部３４の凸部とは、平面同士が対向して配置され
るとともに、その両者は複数個のビアホール２２により
接続され、これにより、第２電極用配線層１６と第２電
極用配線層１７とは電気的に接続されている。

【００４３】このような接続の結果、第１電極用配線層
１５の櫛形部３１の凹部と凸部は、第２電極用配線層１
６の櫛形部３３の対応する凸部と凹部に接触しない状態
で嵌合し、櫛形部３１と櫛形部３３の側面同士が対向し
て静電容量を形成する。同様に、第１電極用配線層１８
の櫛形部３２の凹部と凸部は、第２電極用配線層１７の
櫛形部３４の対応する凸部と凹部に接触しない状態で嵌
合し、櫛形部３２と櫛形部３４の側面同士が対向して静
電容量を形成する。

【００４４】以上説明したように、この実施形態では、
第１電極用配線層１５と第２電極用配線層１７および第
１電極用配線層１８と第２電極用配線層１６は、その平
面同士がそれぞれ対向して配置されているので、その対
向する部分によって静電容量が得られる。さらに、櫛形
部３１と櫛形部３３および櫛形部３２と櫛形部３４は、
その側面同士がそれぞれ対向して配置されているので、
その対向する部分によっても静電容量が得られる。従っ
て、この実施形態によれば、単位体積あたりの静電容量
を大きくできる。

【００４５】また、この実施形態では、第１配線層１３
には、両端部に櫛形部３１を設けた第１電極用配線層１
５と、両端部に櫛形部３３を設けた第２電極用配線層１
６とを、所定の間隔をおいて交互に配置するようにし
た。また、第２配線層１４には、両端部に櫛形部３２を
設けた第１電極用配線層１８と、両端部に櫛形部３４を
設けた第２電極用配線層１７とを、所定の間隔をおいて
交互に配置するようにした。

【００４６】このため、この実施形態では、第１電極用
配線層１５と第２電極用配線層１６との間にスリットが
形成されるとともに、第１電極用配線層１８と第２電極
用配線層１７との間にスリットが形成される。その結
果、この実施形態では、製造工程の際に表面張力や熱な
どのストレスによってレジスト及び配線層に亀裂が入る
のを防止できて歩留まりが向上する上に、使用時におけ
る故障率が低減されて長期にわたって使用できる。

【００４７】さらに、この実施形態では、コンデンサの
電極となる電極用配線層１５〜１８の構成が一対の信号
線をツイスト配線した場合と同様の構成となるので、そ
の電極にのる雑音やその電極に誘導される外部雑音を排
除することができる。

【００４８】次に、本発明による半導体集積回路におけ
る電源配線の実施形態について、図６〜図９を参照して
説明する。

【００４９】図６は半導体集積回路における電源配線の
実施形態の平面図、図７は図１のＣ−Ｃ線断面図、図８
は図１のＤ−Ｄ線断面図、図９はその実施形態の電源配
線にかかる部分のみを抽出した分解斜視図である。

【００５０】この実施形態にかかる電源配線は、複数層
の配線層からなるＭＯＳ集積回路などの半導体集積回路
内に所定のプロセスにより形成され、その内部に形成さ
れる半導体素子に電力を供給するようにしたものであ
り、図６〜図９に示すように構成される。

【００５１】この実施形態は、図１〜図４の半導体集積
回路における容量素子の実施形態とほぼ同様の構成とな
り、図１〜図４における第１電極用配線層１５、１８及
び第２電極用配線層１６、１７を、図６〜図９に示すよ
うに、正電源配線層４５、４８及び負電源配線層４６、
４７にそれぞれ置き換えるようにしたものである。そし
て、この実施形態では、正電源配線層４５、４８は一体
に接続されて正の電圧が供給されるとともに、負電源配
線層４６、４７は一体に接続されて負の電圧が供給さ
れ、これにより半導体基板１１上に形成される半導体素
子（図示せず）に正負の電圧が供給されるようになって
いる。

【００５２】また、この実施形態にかかる電源配線は、
例えば図１０に示すように、半導体基板１１上に形成さ
せたＭＯＳコンデンサなどからなるコンデンサ５１〜５
３を接続して使用するようにしても良い。

【００５３】なお、この実施形態の詳細な部分の構成
は、図１〜図４に示す実施形態の構成と同様であるの
で、同一の構成要素には同一符号を付してその詳細な説
明は省略する。

【００５４】このような構成からなるこの実施形態で
は、正電源配線層４５と負電源配線層４７および正電源
配線層４８と負電源配線層４６は、その平面同士がそれ
ぞれ対向して配置されているので、その対向する部分に
よって静電容量が得られる。さらに、櫛形部３１と櫛形
部３３および櫛形部３２と櫛形部３４は、その側面同士
がそれぞれ対向して配置されているので、その対向する
部分によっても静電容量が得られる。従って、この実施
形態によれば、半導体集積回路の面積を増大させること
なく電源配線間の寄生容量を増大させ、その結果、電源
配線上の雑音を吸収するとともに、外来雑音の影響を排
除できる。

【００５５】また、この実施形態では、第１配線層１３
には、両端部に櫛形部３１を設けた正電源配線層４５
と、両端部に櫛形部３３を設けた負電源配線層４６と
を、所定の間隔をおいて交互に配置するようにした。ま
た、第２配線層１４には、両端部に櫛形部３２を設けた
正電源配線層４８と、両端部に櫛形部３４を設けた負電
源配線層４７とを、所定の間隔をおいて交互に配置する
ようにした。

【００５６】このため、この実施形態では、正電源配線
層４５と負電源配線層４６との間にスリットが形成され
るとともに、正電源配線層４８と負電源配線層４７との
間にスリットが形成される。その結果、この実施形態で
は、製造工程の際に表面張力や熱などのストレスによっ
てレジスト及び配線層に亀裂が入るのを防止できて歩留
まりが向上する上に、使用時における故障率が低減され
て長期にわたって使用できる。

【００５７】さらに、この実施形態では、電源配線が一
対の信号線をツイスト配線した場合と同様の構成となる
ので、その電源配線にのる雑音やその電源配線に誘導さ
れる外部雑音を排除することができる。

【００５８】（実施例）本発明の実施例と従来例におけ
る電源配線間の寄生容量を比較するために、両者の寄生
容量の測定をしたので、その結果を図１１に示す。

【００５９】従来例は、図１３の場合の電源配線の場合
であり、本発明の実施例は、正負の電源配線４５、４６
の大きさを図１３の電源配線層３の大きさと同じにし、
正負の電源配線４７、４８の大きさを図１３の電源配線
層４の大きさと同じにしたものである。図１１からわか
るように、本発明の実施例では、従来例に比べて電源配
線間の寄生容量が大幅に増加することがわかる。

【００６０】

【発明の効果】以上述べたように、請求項１にかかる発
明によれば、単位体積あたりの静電容量を大きくでき
る。また、請求項２にかかる発明によれば、請求項１に
かかる発明の効果に加えて、製造工程の際に表面張力や
熱などのストレスによってレジスト及び配線層に亀裂が
入るのを防止できて歩留まりが向上する上に、使用時に
おける故障率が低減されて長期にわたって使用できる。

【００６１】さらに、請求項１及び請求項２にかかる発
明によれば、電極用配線層が一対の信号線をツイスト配
線した場合と同様の構成になるので、その電極用配線層
にのる雑音やそれに誘導される雑音を排除できる。

【００６２】また、請求項３にかかる発明によれば、半
導体集積回路の面積を増大させることなく電源配線間の
寄生容量を増大させ、その結果、電源配線上の雑音を吸
収するとともに、外来雑音の影響を排除できる。また、
請求項４にかかる発明によれば、請求項３にかかる発明
の効果に加えて、製造工程の際に表面張力や熱などのス
トレスによって配線層に亀裂が入るのを防止できて歩留
まりが向上する上に、使用時における故障率が低減され
て長期にわたって使用できる。

【００６３】さらに、請求項３及び請求項４にかかる発
明によれば、電源配線層が一対の信号線をツイスト配線
した場合と同様の構成になるので、その電源配線層にの
る雑音やそれに誘導される雑音を排除できる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路における容量素子の実
施形態の平面図である。

【図２】図１のＡ−Ａ線断面図である。

【図３】図１のＢ−Ｂ線断面図である。

【図４】その実施形態の電極にかかる部分のみを抽出し
た分解斜視図である。

【図５】その実施形態の容量素子の概念とその使用例を
示す図である。

【図６】本発明の半導体集積回路における電源配線の実
施形態の平面図である。

【図７】図５のＣ−Ｃ線断面図である。

【図８】図５のＤ−Ｄ線断面図である。

【図９】その実施形態の電源配線にかかる部分のみを抽
出した分解斜視図である。

【図１０】その実施形態の電源配線の概念と使用例を示
す図である。

【図１１】本発明の実施例と従来例の電源配線間の寄生
容量の測定例を示す図である。

【図１２】従来の電源配線の模式図である。

【図１３】従来の他の電源配線の模式図である。

【符号の説明】

１１ 半導体基板 １２ 絶縁層 １３ 第１配線層 １４ 第２配線層 １５、１８ 第１電極用配線層 １６、１７ 第２電極用配線層 ２１、２２ バイアホール ３１〜３４ 櫛形部 ４５、４８ 正電源配線層 ４６、４７ 負電源配線層

Claims (4)

【特許請求の範囲】
1. 【請求項１】 絶縁層で絶縁された複数の配線層を有す
   る半導体集積回路であって、 前記複数の配線層のうちの１の配線層には、第１電極用
   配線層と第２電極用配線層とを所定間隔をおいて交互に
   配置するとともに、前記１の配線層と対応する前記他の
   配線層には、前記第１電極用配線層と対向すべき他の第
   ２電極用配線層と、前記第２電極用配線層とが対向すべ
   き他の第１電極用配線層とを所定間隔をおいて交互に配
   置し、 かつ、前記各第１電極用配線層の対応する端部同士を電
   気的に接続するとともに、前記各第２電極用配線層の対
   応する端部同士を電気的に接続し、その接続時に、前記
   第１電極用配線層の各端部と前記第２電極用配線層の各
   端部とは、側面同士が対向するようになっていることを
   特徴とする半導体集積回路における容量素子。
2. 【請求項２】 前記各第１電極用配線層の端部は櫛形部
   を有するとともに、前記各第２電極用配線層の端部は櫛
   形部を有し、前記接続時に、前記双方の櫛形部の凹部と
   凸部とは接触しない状態で嵌合し、かつその側面同士が
   対向するようになっていることを特徴とする請求項１に
   記載の半導体集積回路における容量素子。
3. 【請求項３】 絶縁層で絶縁された複数の配線層を有す
   る半導体集積回路であって、 前記複数の配線層のうちの１の配線層には、正電源配線
   層と負電源配線層とを所定間隔をおいて交互に配置する
   とともに、前記１の配線層と対応する前記他の配線層に
   は、前記正電源配線層と対向すべき他の負電源配線層
   と、前記負電源配線層とが対向すべき他の正電源配線層
   とを所定間隔をおいて交互に配置し、 かつ、前記各正電源配線層の対応する端部同士を電気的
   に接続するとともに、前記各負電源配線層の対応する端
   部同士を電気的に接続し、その接続時に、前記正電源配
   線層の各端部と前記負電源配線層の各端部とは、側面同
   士が対向するようになっていることを特徴とする半導体
   集積回路における電源配線。
4. 【請求項４】 前記各正電源配線層の端部は櫛形部を有
   するとともに、前記各負電源配線層の端部は櫛形部を有
   し、前記接続時に、前記双方の櫛形部の凹部と凸部とは
   接触しない状態で嵌合し、かつその側面同士が対向する
   ようになっていることを特徴とする請求項３に記載の半
   導体集積回路における電源配線。