JP2000349238A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 電源間の容量値を増加させることにより、動
作をより安定化させると共にノイズにもより強くした半
導体装置を提供する。 【解決手段】 本発明に係る半導体装置は、３層のＡｌ
配線層からなる第１の電源配線（ＶＳＳ）１３，２１，
３１と、前記第１の電源配線（ＶＳＳ）１３，２１，３
１の隣に配置された、３層のＡｌ配線層からなる第２の
電源配線（ＶＤＤ）１４，２２，３２と、を具備し、前
記第２の電源配線（ＶＤＤ）における１層目の導電層３
２と３層目の導電層１４との相互間に、前記第１の電源
配線（ＶＳＳ）における２層目の導電層２１の少なくと
も一部が配置されているものである。
作をより安定化させると共にノイズにもより強くした半
導体装置を提供する。 【解決手段】 本発明に係る半導体装置は、３層のＡｌ
配線層からなる第１の電源配線（ＶＳＳ）１３，２１，
３１と、前記第１の電源配線（ＶＳＳ）１３，２１，３
１の隣に配置された、３層のＡｌ配線層からなる第２の
電源配線（ＶＤＤ）１４，２２，３２と、を具備し、前
記第２の電源配線（ＶＤＤ）における１層目の導電層３
２と３層目の導電層１４との相互間に、前記第１の電源
配線（ＶＳＳ）における２層目の導電層２１の少なくと
も一部が配置されているものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に、電源間の容量値を増加させることにより、動
作をより安定化させると共にノイズにもより強くした半
導体装置に関する。
り、特に、電源間の容量値を増加させることにより、動
作をより安定化させると共にノイズにもより強くした半
導体装置に関する。
【０００２】
【従来の技術】図４は、従来の半導体装置を示す平面図
である。図５は、図４に示す５−５線に沿った断面図で
ある。
である。図５は、図４に示す５−５線に沿った断面図で
ある。
【０００３】図４に示すように、チップ１００の外周部
にはＩ／Ｏセル部１１１が配置されている。このＩ／Ｏ
セル部１１１には、環状からなる第１の電源ライン（Ｖ
ＤＤ）１１３、第２の電源ライン（ＶＳＳ）１１４及び
第３の電源ライン（ＶＤＤ）１１５が互いに並んで配置
されている。
にはＩ／Ｏセル部１１１が配置されている。このＩ／Ｏ
セル部１１１には、環状からなる第１の電源ライン（Ｖ
ＤＤ）１１３、第２の電源ライン（ＶＳＳ）１１４及び
第３の電源ライン（ＶＤＤ）１１５が互いに並んで配置
されている。
【０００４】図５に示すように、電源ラインは同極のラ
インを重ねて配置している。第１の電源ライン
（ＶＤＤ）１１３，１２１，１３１は、３層のＡｌ配線
がチップの垂直方向に互いに平行に配置されて構成され
ている。各Ａｌ配線の相互間は絶縁膜（図示せず）が配
置されており、各Ａｌ配線はプラグ１３７によって互い
に電気的に接続されている。また、第１の電源ラインは
プラグ１３７によって配線１４１に接続されており、こ
の配線１４１の一端はチップの外周側に配置されたパッ
ド（図示せず）に接続されている。
インを重ねて配置している。第１の電源ライン
（ＶＤＤ）１１３，１２１，１３１は、３層のＡｌ配線
がチップの垂直方向に互いに平行に配置されて構成され
ている。各Ａｌ配線の相互間は絶縁膜（図示せず）が配
置されており、各Ａｌ配線はプラグ１３７によって互い
に電気的に接続されている。また、第１の電源ラインは
プラグ１３７によって配線１４１に接続されており、こ
の配線１４１の一端はチップの外周側に配置されたパッ
ド（図示せず）に接続されている。
【０００５】第２の電源ライン（ＶＳＳ）１１４，１２
２，１３２は、３層のＡｌ配線がチップの垂直方向に互
いに平行に配置されて構成されている。各Ａｌ配線の相
互間は絶縁膜（図示せず）が配置されており、各Ａｌ配
線はプラグ１３７によって互いに電気的に接続されてい
る。また、第２の電源ラインは配線１４１に接続されて
いない。
２，１３２は、３層のＡｌ配線がチップの垂直方向に互
いに平行に配置されて構成されている。各Ａｌ配線の相
互間は絶縁膜（図示せず）が配置されており、各Ａｌ配
線はプラグ１３７によって互いに電気的に接続されてい
る。また、第２の電源ラインは配線１４１に接続されて
いない。
【０００６】第３の電源ライン（ＶＤＤ）１１５，１２
３，１３３は、３層のＡｌ配線がチップの垂直方向に互
いに平行に配置されて構成されている。各Ａｌ配線の相
互間は絶縁膜（図示せず）が配置されており、各Ａｌ配
線はプラグ１３７によって互いに電気的に接続されてい
る。また、第３の電源ラインはプラグ１３７によって配
線１４１に接続されている。また、第１〜第３の電源ラ
インは互いに並列に配置されている。
３，１３３は、３層のＡｌ配線がチップの垂直方向に互
いに平行に配置されて構成されている。各Ａｌ配線の相
互間は絶縁膜（図示せず）が配置されており、各Ａｌ配
線はプラグ１３７によって互いに電気的に接続されてい
る。また、第３の電源ラインはプラグ１３７によって配
線１４１に接続されている。また、第１〜第３の電源ラ
インは互いに並列に配置されている。
【０００７】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置では、第１の電源ラインと第２の電源ライン
とが対向する部分及び第２の電源ラインと第３の電源ラ
インとが対向する部分それぞれに電源間の容量が存在す
る。しかし、図５に示す通りそれらが対向する面積が小
さいので、電源間の容量値が必ずしも十分とはいえな
い。このため、装置の動作が必ずしも安定化せず、ノイ
ズにも弱い等の問題があった。
半導体装置では、第１の電源ラインと第２の電源ライン
とが対向する部分及び第２の電源ラインと第３の電源ラ
インとが対向する部分それぞれに電源間の容量が存在す
る。しかし、図５に示す通りそれらが対向する面積が小
さいので、電源間の容量値が必ずしも十分とはいえな
い。このため、装置の動作が必ずしも安定化せず、ノイ
ズにも弱い等の問題があった。
【０００８】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、電源間の容量値を増加さ
せることにより、動作をより安定化させると共にノイズ
にもより強くした半導体装置を提供することにある。
れたものであり、その目的は、電源間の容量値を増加さ
せることにより、動作をより安定化させると共にノイズ
にもより強くした半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、少なくとも３層の導電
層からなる第１の電源配線と、前記第１の電源配線の隣
に配置された、少なくとも３層の導電層からなる第２の
電源配線と、を具備し、前記第２の電源配線における１
層目の導電層と３層目の導電層との相互間に、前記第１
の電源配線における２層目の導電層の少なくとも一部が
配置されていることを特徴とする。
め、本発明に係る半導体装置は、少なくとも３層の導電
層からなる第１の電源配線と、前記第１の電源配線の隣
に配置された、少なくとも３層の導電層からなる第２の
電源配線と、を具備し、前記第２の電源配線における１
層目の導電層と３層目の導電層との相互間に、前記第１
の電源配線における２層目の導電層の少なくとも一部が
配置されていることを特徴とする。
【００１０】上記半導体装置では、第２の電源配線にお
ける１層目の導電層と３層目の導電層との相互間に、第
１の電源配線における２層目の導電層の少なくとも一部
を配置することにより、第２の電源配線における１層目
の導電層と３層目の導電層それぞれと第１の電源配線に
おける２層目の導電層とにより電源間容量を形成でき
る。従って、電源間の容量値を増加させることができ、
その結果、装置の動作をより安定化させることができる
と共にノイズにもより強くすることができる。
ける１層目の導電層と３層目の導電層との相互間に、第
１の電源配線における２層目の導電層の少なくとも一部
を配置することにより、第２の電源配線における１層目
の導電層と３層目の導電層それぞれと第１の電源配線に
おける２層目の導電層とにより電源間容量を形成でき
る。従って、電源間の容量値を増加させることができ、
その結果、装置の動作をより安定化させることができる
と共にノイズにもより強くすることができる。
【００１１】本発明に係る半導体装置は、複数の電源配
線が並列に配置された半導体装置であって、前記電源配
線は少なくとも３層の導電層からなり、隣り合う２つの
電源配線において、一方の電源配線における１層目の導
電層と３層目の導電層の相互間に他方の電源配線におけ
る２層目の導電層の少なくとも一部が配置されているこ
とを特徴とする。
線が並列に配置された半導体装置であって、前記電源配
線は少なくとも３層の導電層からなり、隣り合う２つの
電源配線において、一方の電源配線における１層目の導
電層と３層目の導電層の相互間に他方の電源配線におけ
る２層目の導電層の少なくとも一部が配置されているこ
とを特徴とする。
【００１２】本発明に係る半導体装置においては、前記
３層の導電層はプラグにより互いに電気的に接続されて
いると共に、前記プラグがライン状に形成されているこ
とが好ましい。これにより、プラグの相互間においても
電源間容量を生じさせることができ、電源間の容量値を
増加できる。
３層の導電層はプラグにより互いに電気的に接続されて
いると共に、前記プラグがライン状に形成されているこ
とが好ましい。これにより、プラグの相互間においても
電源間容量を生じさせることができ、電源間の容量値を
増加できる。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。
実施の形態について説明する。
【００１４】図１は、本発明の実施の形態による半導体
装置を示す平面図である。図２は、図１に示す領域Ａを
拡大した平面図である。図３は、図２に示す３−３線に
沿った断面図である。
装置を示す平面図である。図２は、図１に示す領域Ａを
拡大した平面図である。図３は、図２に示す３−３線に
沿った断面図である。
【００１５】図１に示すように、チップ１０の外周部に
はＩ／Ｏセル部１１が配置されている。このＩ／Ｏセル
部１１には、環状からなる第１のＡｌ電源配線
（ＶＳＳ）１３、第２のＡｌ電源配線（ＶＤＤ）１４、
第３のＡｌ電源配線（ＶＳＳ）１５、第４のＡｌ電源配
線（ＶＤＤ）１６及び第５のＡｌ電源配線（ＶＳＳ）１
７が外側から順に互いに並んで配置されている。また、
チップ１０には半導体回路を構成する半導体素子（図示
せず）等が形成されている。
はＩ／Ｏセル部１１が配置されている。このＩ／Ｏセル
部１１には、環状からなる第１のＡｌ電源配線
（ＶＳＳ）１３、第２のＡｌ電源配線（ＶＤＤ）１４、
第３のＡｌ電源配線（ＶＳＳ）１５、第４のＡｌ電源配
線（ＶＤＤ）１６及び第５のＡｌ電源配線（ＶＳＳ）１
７が外側から順に互いに並んで配置されている。また、
チップ１０には半導体回路を構成する半導体素子（図示
せず）等が形成されている。
【００１６】図２及び図３に示すように、Ａｌ電源配線
は、ＶＤＤとＶＳＳが上下に重なる構造とされている。
第１のＡｌ電源配線（ＶＳＳ）１３，２１，３１は、３
層のＡｌ配線層がチップの主面に対して垂直方向に互い
に平行に配置されている。第1のＡｌ電源配線１３，２
１，３１の各々の相互間は絶縁膜（図示せず）が配置さ
れており、第1のＡｌ電源配線における１〜３層目のＡ
ｌ配線層３１，２１，１３はプラグ３７によって互いに
電気的に接続されている。プラグ３７は、環状に形成さ
れており、前記絶縁膜にライン状に穴を開けて埋め込ま
れている。これにより、プラグ３７によっても容量が生
じ易くしている。なお、以下に説明するプラグ３７につ
いても同様である。
は、ＶＤＤとＶＳＳが上下に重なる構造とされている。
第１のＡｌ電源配線（ＶＳＳ）１３，２１，３１は、３
層のＡｌ配線層がチップの主面に対して垂直方向に互い
に平行に配置されている。第1のＡｌ電源配線１３，２
１，３１の各々の相互間は絶縁膜（図示せず）が配置さ
れており、第1のＡｌ電源配線における１〜３層目のＡ
ｌ配線層３１，２１，１３はプラグ３７によって互いに
電気的に接続されている。プラグ３７は、環状に形成さ
れており、前記絶縁膜にライン状に穴を開けて埋め込ま
れている。これにより、プラグ３７によっても容量が生
じ易くしている。なお、以下に説明するプラグ３７につ
いても同様である。
【００１７】第２のＡｌ電源配線（ＶＤＤ）１４，２
２，３２は、第１のＡｌ電源配線（ＶＳＳ）１３，２
１，３１の隣に図示せぬ絶縁膜を介して形成されてお
り、３層のＡｌ配線層がチップの主面に対して垂直方向
に互いに平行に配置されている。第１のＡｌ電源配線
（ＶＳＳ）における２層目のＡｌ配線層２１は第２のＡ
ｌ電源配線（ＶＤＤ）における１層目のＡｌ配線層３２
と３層目のＡｌ配線層１４の相互間まで延出している。
第２のＡｌ電源配線（ＶＤＤ）における１，３層目のＡ
ｌ配線層３２，１４それぞれと第１のＡｌ電源配線（Ｖ
ＳＳ）における２層目のＡｌ配線層２１とにより電源間
容量が形成されており、これらのＡｌ配線層の相互間に
は絶縁膜（図示せず）が形成されている。また、第２の
Ａｌ電源配線（ＶＤＤ）における１〜３層目のＡｌ配線
層３２，２２，１４は、プラグ３７によって互いに電気
的に接続されている。また、第２のＡｌ電源配線におけ
る１層目のＡｌ配線層３２はプラグ３７によって配線４
１に接続されており、この配線４１の一端はチップの外
周側に配置されたパッド（図示せず）に接続されてい
る。
２，３２は、第１のＡｌ電源配線（ＶＳＳ）１３，２
１，３１の隣に図示せぬ絶縁膜を介して形成されてお
り、３層のＡｌ配線層がチップの主面に対して垂直方向
に互いに平行に配置されている。第１のＡｌ電源配線
（ＶＳＳ）における２層目のＡｌ配線層２１は第２のＡ
ｌ電源配線（ＶＤＤ）における１層目のＡｌ配線層３２
と３層目のＡｌ配線層１４の相互間まで延出している。
第２のＡｌ電源配線（ＶＤＤ）における１，３層目のＡ
ｌ配線層３２，１４それぞれと第１のＡｌ電源配線（Ｖ
ＳＳ）における２層目のＡｌ配線層２１とにより電源間
容量が形成されており、これらのＡｌ配線層の相互間に
は絶縁膜（図示せず）が形成されている。また、第２の
Ａｌ電源配線（ＶＤＤ）における１〜３層目のＡｌ配線
層３２，２２，１４は、プラグ３７によって互いに電気
的に接続されている。また、第２のＡｌ電源配線におけ
る１層目のＡｌ配線層３２はプラグ３７によって配線４
１に接続されており、この配線４１の一端はチップの外
周側に配置されたパッド（図示せず）に接続されてい
る。
【００１８】第３のＡｌ電源配線（ＶＳＳ）１５，２
３，３３は、第２のＡｌ電源配線（ＶＤＤ）１４，２
２，３２の隣に図示せぬ絶縁膜を介して形成されてお
り、３層のＡｌ配線層がチップの主面に対して垂直方向
に互いに平行に配置されている。第２のＡｌ電源配線
（ＶＤＤ）における２層目のＡｌ配線層２２は第３のＡ
ｌ電源配線（ＶＳＳ）における１層目のＡｌ配線層３３
と３層目のＡｌ配線層１５の相互間まで延出している。
第３のＡｌ電源配線（ＶＳＳ）における１，３層目のＡ
ｌ配線層３３，１５それぞれと第２のＡｌ電源配線（Ｖ
ＤＤ）における２層目のＡｌ配線層２２とにより電源間
容量が形成されており、これらのＡｌ配線層の相互間に
は絶縁膜（図示せず）が形成されている。また、第３の
Ａｌ電源配線（ＶＳＳ）における１〜３層目のＡｌ配線
層３３，２３，１５は、プラグ３７によって互いに電気
的に接続されている。また、第３のＡｌ電源配線は配線
４１に接続されていない。
３，３３は、第２のＡｌ電源配線（ＶＤＤ）１４，２
２，３２の隣に図示せぬ絶縁膜を介して形成されてお
り、３層のＡｌ配線層がチップの主面に対して垂直方向
に互いに平行に配置されている。第２のＡｌ電源配線
（ＶＤＤ）における２層目のＡｌ配線層２２は第３のＡ
ｌ電源配線（ＶＳＳ）における１層目のＡｌ配線層３３
と３層目のＡｌ配線層１５の相互間まで延出している。
第３のＡｌ電源配線（ＶＳＳ）における１，３層目のＡ
ｌ配線層３３，１５それぞれと第２のＡｌ電源配線（Ｖ
ＤＤ）における２層目のＡｌ配線層２２とにより電源間
容量が形成されており、これらのＡｌ配線層の相互間に
は絶縁膜（図示せず）が形成されている。また、第３の
Ａｌ電源配線（ＶＳＳ）における１〜３層目のＡｌ配線
層３３，２３，１５は、プラグ３７によって互いに電気
的に接続されている。また、第３のＡｌ電源配線は配線
４１に接続されていない。
【００１９】第４のＡｌ電源配線（ＶＤＤ）１６，２
４，３４は、第３のＡｌ電源配線（Ｖ ＳＳ）１５，２
３，３３の隣に図示せぬ絶縁膜を介して形成されてお
り、３層のＡｌ配線層がチップの主面に対して垂直方向
に互いに平行に配置されている。第３のＡｌ電源配線
（ＶＳＳ）における２層目のＡｌ配線層２３は第４のＡ
ｌ電源配線（ＶＤＤ）における１層目のＡｌ配線層３４
と３層目のＡｌ配線層１６の相互間まで延出している。
第４のＡｌ電源配線（ＶＤＤ）における１，３層目のＡ
ｌ配線層３４，１６それぞれと第３のＡｌ電源配線（Ｖ
ＳＳ）における２層目のＡｌ配線層２３とにより電源間
容量が形成されており、これらのＡｌ配線層の相互間に
は絶縁膜（図示せず）が形成されている。また、第４の
Ａｌ電源配線（ＶＤＤ）における１〜３層目のＡｌ配線
層３４，２４，１６は、プラグ３７によって互いに電気
的に接続されている。また、第４のＡｌ電源配線におけ
る１層目のＡｌ配線層３４はプラグ３７によって配線４
１に接続されている。
４，３４は、第３のＡｌ電源配線（Ｖ ＳＳ）１５，２
３，３３の隣に図示せぬ絶縁膜を介して形成されてお
り、３層のＡｌ配線層がチップの主面に対して垂直方向
に互いに平行に配置されている。第３のＡｌ電源配線
（ＶＳＳ）における２層目のＡｌ配線層２３は第４のＡ
ｌ電源配線（ＶＤＤ）における１層目のＡｌ配線層３４
と３層目のＡｌ配線層１６の相互間まで延出している。
第４のＡｌ電源配線（ＶＤＤ）における１，３層目のＡ
ｌ配線層３４，１６それぞれと第３のＡｌ電源配線（Ｖ
ＳＳ）における２層目のＡｌ配線層２３とにより電源間
容量が形成されており、これらのＡｌ配線層の相互間に
は絶縁膜（図示せず）が形成されている。また、第４の
Ａｌ電源配線（ＶＤＤ）における１〜３層目のＡｌ配線
層３４，２４，１６は、プラグ３７によって互いに電気
的に接続されている。また、第４のＡｌ電源配線におけ
る１層目のＡｌ配線層３４はプラグ３７によって配線４
１に接続されている。
【００２０】第５のＡｌ電源配線（ＶＳＳ）１７，２
５，３５は、第４のＡｌ電源配線（ＶＤＤ）１６，２
４，３４の隣に図示せぬ絶縁膜を介して形成されてお
り、３層のＡｌ配線層がチップの主面に対して垂直方向
に互いに平行に配置されている。第４のＡｌ電源配線
（ＶＤＤ）における２層目のＡｌ配線層２４は第５のＡ
ｌ電源配線（ＶＳＳ）における１層目のＡｌ配線層３５
と３層目のＡｌ配線層１７の相互間まで延出している。
第５のＡｌ電源配線（ＶＳＳ）における１，３層目のＡ
ｌ配線層３５，１７それぞれと第４のＡｌ電源配線（Ｖ
ＤＤ）における２層目のＡｌ配線層２４とにより電源間
容量が形成されており、これらのＡｌ配線層の相互間に
は絶縁膜（図示せず）が形成されている。また、第５の
Ａｌ電源配線（ＶＳＳ）における１〜３層目のＡｌ配線
層３５，２５，１７は、プラグ３７によって互いに電気
的に接続されている。また、第５のＡｌ電源配線は配線
４１に接続されていない。
５，３５は、第４のＡｌ電源配線（ＶＤＤ）１６，２
４，３４の隣に図示せぬ絶縁膜を介して形成されてお
り、３層のＡｌ配線層がチップの主面に対して垂直方向
に互いに平行に配置されている。第４のＡｌ電源配線
（ＶＤＤ）における２層目のＡｌ配線層２４は第５のＡ
ｌ電源配線（ＶＳＳ）における１層目のＡｌ配線層３５
と３層目のＡｌ配線層１７の相互間まで延出している。
第５のＡｌ電源配線（ＶＳＳ）における１，３層目のＡ
ｌ配線層３５，１７それぞれと第４のＡｌ電源配線（Ｖ
ＤＤ）における２層目のＡｌ配線層２４とにより電源間
容量が形成されており、これらのＡｌ配線層の相互間に
は絶縁膜（図示せず）が形成されている。また、第５の
Ａｌ電源配線（ＶＳＳ）における１〜３層目のＡｌ配線
層３５，２５，１７は、プラグ３７によって互いに電気
的に接続されている。また、第５のＡｌ電源配線は配線
４１に接続されていない。
【００２１】上記実施の形態によれば、第２のＡｌ電源
配線（ＶＤＤ）における１，３層目のＡｌ配線層３２，
１４それぞれと第１のＡｌ電源配線（ＶＳＳ）における
２層目のＡｌ配線層２１とにより電源間容量を形成し、
第３のＡｌ電源配線（ＶＳＳ）における１，３層目のＡ
ｌ配線層３３，１５それぞれと第２のＡｌ電源配線（Ｖ
ＤＤ）における２層目のＡｌ配線層２２とにより電源間
容量を形成し、第４のＡｌ電源配線（ＶＤＤ）における
１，３層目のＡｌ配線層３４，１６それぞれと第３のＡ
ｌ電源配線（ＶＳＳ）における２層目のＡｌ配線層２３
とにより電源間容量を形成し、第５のＡｌ電源配線（Ｖ
ＳＳ）における１，３層目のＡｌ配線層３５，１７それ
ぞれと第４のＡｌ電源配線（ＶＤＤ）における２層目の
Ａｌ配線層２４とにより電源間容量を形成している。こ
れにより、従来の半導体装置に比べて電源間の容量値を
増加させることができる。その結果、装置の動作をより
安定化させることができると共にノイズにもより強くす
ることができる。
配線（ＶＤＤ）における１，３層目のＡｌ配線層３２，
１４それぞれと第１のＡｌ電源配線（ＶＳＳ）における
２層目のＡｌ配線層２１とにより電源間容量を形成し、
第３のＡｌ電源配線（ＶＳＳ）における１，３層目のＡ
ｌ配線層３３，１５それぞれと第２のＡｌ電源配線（Ｖ
ＤＤ）における２層目のＡｌ配線層２２とにより電源間
容量を形成し、第４のＡｌ電源配線（ＶＤＤ）における
１，３層目のＡｌ配線層３４，１６それぞれと第３のＡ
ｌ電源配線（ＶＳＳ）における２層目のＡｌ配線層２３
とにより電源間容量を形成し、第５のＡｌ電源配線（Ｖ
ＳＳ）における１，３層目のＡｌ配線層３５，１７それ
ぞれと第４のＡｌ電源配線（ＶＤＤ）における２層目の
Ａｌ配線層２４とにより電源間容量を形成している。こ
れにより、従来の半導体装置に比べて電源間の容量値を
増加させることができる。その結果、装置の動作をより
安定化させることができると共にノイズにもより強くす
ることができる。
【００２２】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
本実施の形態では、電源配線をＡｌにより形成している
が、配線の材質はＡｌに限定されるものではなく、電源
配線を他の導電層、例えば他のメタルにより形成するこ
とも可能である。
ず、種々変更して実施することが可能である。例えば、
本実施の形態では、電源配線をＡｌにより形成している
が、配線の材質はＡｌに限定されるものではなく、電源
配線を他の導電層、例えば他のメタルにより形成するこ
とも可能である。
【００２３】また、本実施の形態では、Ａｌ電源配線を
３層構造としているが、Ａｌ電源配線を４層以上の構造
とすることも可能である。
３層構造としているが、Ａｌ電源配線を４層以上の構造
とすることも可能である。
【００２４】また、本実施の形態では、Ｉ／Ｏセル部１
１に第１〜第５のＡｌ電源配線１３〜１７を配置してい
るが、Ｉ／Ｏセル部に５本未満又は６本以上のＡｌ電源
配線を配置することも可能である。
１に第１〜第５のＡｌ電源配線１３〜１７を配置してい
るが、Ｉ／Ｏセル部に５本未満又は６本以上のＡｌ電源
配線を配置することも可能である。
【００２５】
【発明の効果】以上説明したように本発明によれば、第
２の電源配線における１層目の導電層と３層目の導電層
との相互間に、第１の電源配線における２層目の導電層
の少なくとも一部を配置する。したがって、電源間の容
量値を増加させることにより、動作をより安定化させる
と共にノイズにもより強くした半導体装置を提供するこ
とができる。
２の電源配線における１層目の導電層と３層目の導電層
との相互間に、第１の電源配線における２層目の導電層
の少なくとも一部を配置する。したがって、電源間の容
量値を増加させることにより、動作をより安定化させる
と共にノイズにもより強くした半導体装置を提供するこ
とができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置を示す平
面図である。
面図である。
【図２】図１に示す領域Ａを拡大した平面図である。
【図３】図２に示す３−３線に沿った断面図である。
【図４】従来の半導体装置を示す平面図である。
【図５】図４に示す５−５線に沿った断面図である。
１０ チップ １１ Ｉ／Ｏセ
ル部 １３ 第１のＡｌ電源配線（ＶＳＳ）の３層目Ａｌ配線
層 １４ 第２のＡｌ電源配線（ＶＤＤ）の３層目Ａｌ配線
層 １５ 第３のＡｌ電源配線（ＶＳＳ）の３層目Ａｌ配線
層 １６ 第４のＡｌ電源配線（ＶＤＤ）の３層目Ａｌ配線
層 １７ 第５のＡｌ電源配線（ＶＳＳ）の３層目Ａｌ配線
層 ２１ 第１のＡｌ電源配線（ＶＳＳ）の２層目Ａｌ配線
層 ２２ 第２のＡｌ電源配線（ＶＤＤ）の２層目Ａｌ配線
層 ２３ 第３のＡｌ電源配線（ＶＳＳ）の２層目Ａｌ配線
層 ２４ 第４のＡｌ電源配線（ＶＤＤ）の２層目Ａｌ配線
層 ２５ 第５のＡｌ電源配線（ＶＳＳ）の２層目Ａｌ配線
層 ３１ 第１のＡｌ電源配線（ＶＳＳ）の１層目Ａｌ配線
層 ３２ 第２のＡｌ電源配線（ＶＤＤ）の１層目Ａｌ配線
層 ３３ 第３のＡｌ電源配線（ＶＳＳ）の１層目Ａｌ配線
層 ３４ 第４のＡｌ電源配線（ＶＤＤ）の１層目Ａｌ配線
層 ３５ 第５のＡｌ電源配線（ＶＳＳ）の１層目Ａｌ配線
層 ３７ プラグ ４１ 配線 １００ チップ １１１ Ｉ／Ｏ
セル部 １１３，１２１，１３１ 第１の電源ライン（ＶＤＤ） １１４，１２２，１３２ 第２の電源ライン（ＶＳＳ） １１５，１２３，１３３ 第３の電源ライン（ＶＤＤ） １３７ プラグ １４１ 配線
ル部 １３ 第１のＡｌ電源配線（ＶＳＳ）の３層目Ａｌ配線
層 １４ 第２のＡｌ電源配線（ＶＤＤ）の３層目Ａｌ配線
層 １５ 第３のＡｌ電源配線（ＶＳＳ）の３層目Ａｌ配線
層 １６ 第４のＡｌ電源配線（ＶＤＤ）の３層目Ａｌ配線
層 １７ 第５のＡｌ電源配線（ＶＳＳ）の３層目Ａｌ配線
層 ２１ 第１のＡｌ電源配線（ＶＳＳ）の２層目Ａｌ配線
層 ２２ 第２のＡｌ電源配線（ＶＤＤ）の２層目Ａｌ配線
層 ２３ 第３のＡｌ電源配線（ＶＳＳ）の２層目Ａｌ配線
層 ２４ 第４のＡｌ電源配線（ＶＤＤ）の２層目Ａｌ配線
層 ２５ 第５のＡｌ電源配線（ＶＳＳ）の２層目Ａｌ配線
層 ３１ 第１のＡｌ電源配線（ＶＳＳ）の１層目Ａｌ配線
層 ３２ 第２のＡｌ電源配線（ＶＤＤ）の１層目Ａｌ配線
層 ３３ 第３のＡｌ電源配線（ＶＳＳ）の１層目Ａｌ配線
層 ３４ 第４のＡｌ電源配線（ＶＤＤ）の１層目Ａｌ配線
層 ３５ 第５のＡｌ電源配線（ＶＳＳ）の１層目Ａｌ配線
層 ３７ プラグ ４１ 配線 １００ チップ １１１ Ｉ／Ｏ
セル部 １１３，１２１，１３１ 第１の電源ライン（ＶＤＤ） １１４，１２２，１３２ 第２の電源ライン（ＶＳＳ） １１５，１２３，１３３ 第３の電源ライン（ＶＤＤ） １３７ プラグ １４１ 配線
Claims (3)
- 【請求項１】 少なくとも３層の導電層からなる第１の
電源配線と、 前記第１の電源配線の隣に配置された、少なくとも３層
の導電層からなる第２の電源配線と、 を具備し、 前記第２の電源配線における１層目の導電層と３層目の
導電層との相互間に、前記第１の電源配線における２層
目の導電層の少なくとも一部が配置されていることを特
徴とする半導体装置。 - 【請求項２】 複数の電源配線が並列に配置された半導
体装置であって、 前記電源配線は少なくとも３層の導電層からなり、 隣り合う２つの電源配線において、一方の電源配線にお
ける１層目の導電層と３層目の導電層の相互間に他方の
電源配線における２層目の導電層の少なくとも一部が配
置されていることを特徴とする半導体装置。 - 【請求項３】 前記３層の導電層はプラグにより互いに
電気的に接続されていると共に、前記プラグがライン状
に形成されていることを特徴とする請求項1又は２記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11158500A JP2000349238A (ja) | 1999-06-04 | 1999-06-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11158500A JP2000349238A (ja) | 1999-06-04 | 1999-06-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349238A true JP2000349238A (ja) | 2000-12-15 |
Family
ID=15673103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11158500A Withdrawn JP2000349238A (ja) | 1999-06-04 | 1999-06-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000349238A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7196363B2 (en) * | 2002-06-07 | 2007-03-27 | Stmicroelectronics S.R.L. | Multilayer metal structure of supply rings with large parasitic capacitance |
| US7633133B2 (en) | 2005-12-15 | 2009-12-15 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US7944015B2 (en) | 2007-07-27 | 2011-05-17 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7986021B2 (en) | 2005-12-15 | 2011-07-26 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US8410577B2 (en) | 2007-04-20 | 2013-04-02 | Sanyo Semiconductor Co., Ltd. | Semiconductor device |
| JP2015138945A (ja) * | 2014-01-24 | 2015-07-30 | ルネサスエレクトロニクス株式会社 | 半導体装置及びｉｏセル |
| JP2018125568A (ja) * | 2018-05-16 | 2018-08-09 | ルネサスエレクトロニクス株式会社 | 半導体装置及びｉｏセル |
-
1999
- 1999-06-04 JP JP11158500A patent/JP2000349238A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7196363B2 (en) * | 2002-06-07 | 2007-03-27 | Stmicroelectronics S.R.L. | Multilayer metal structure of supply rings with large parasitic capacitance |
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| US7986021B2 (en) | 2005-12-15 | 2011-07-26 | Sanyo Electric Co., Ltd. | Semiconductor device |
| US8410577B2 (en) | 2007-04-20 | 2013-04-02 | Sanyo Semiconductor Co., Ltd. | Semiconductor device |
| TWI396275B (zh) * | 2007-04-20 | 2013-05-11 | Sanyo Electric Co | 半導體裝置 |
| US7944015B2 (en) | 2007-07-27 | 2011-05-17 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2015138945A (ja) * | 2014-01-24 | 2015-07-30 | ルネサスエレクトロニクス株式会社 | 半導体装置及びｉｏセル |
| JP2018125568A (ja) * | 2018-05-16 | 2018-08-09 | ルネサスエレクトロニクス株式会社 | 半導体装置及びｉｏセル |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060905 |