JPH06112407A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Abstract
(57)【要約】
【目的】 半導体集積回路の面積の縮小及び外部接続用
電極の増加を目的とする。 【構成】 外部接続用電極をフィールド酸化膜上だけで
なく、素子領域上にも外周より内側に２周、３周と配置
する。
電極の増加を目的とする。 【構成】 外部接続用電極をフィールド酸化膜上だけで
なく、素子領域上にも外周より内側に２周、３周と配置
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に係わ
り、特にその外部接続用電極の配置に関する。
り、特にその外部接続用電極の配置に関する。
【０００２】
【従来の技術】一般に、半導体集積回路はＩＣチップや
ＬＳＩチップと称される半導体チップ上に形成されてお
り、これを電子部品として利用するためには、上記半導
体チップ上の集積回路と外部との間で信号を入出力させ
たり、その集積回路に電源を供給することが必要であ
る。
ＬＳＩチップと称される半導体チップ上に形成されてお
り、これを電子部品として利用するためには、上記半導
体チップ上の集積回路と外部との間で信号を入出力させ
たり、その集積回路に電源を供給することが必要であ
る。
【０００３】このような半導体チップにおける外部接続
用電極２の配置は周知であり、大多数において利用され
ている。すなわち集積回路素子領域３の周辺のフィール
ド酸化膜１上に多層の金属導電体を積層し、互いを接続
することにより形成している（図９）。半導体チップは
半導体基板上に論理回路ブロックとこれらを囲むように
配置されるＩ／Ｏバッファとから構成される素子領域３
を有し、さらにこの外周に外部接続用電極２が配置され
ている。この外部接続用電極２下には素子領域や配線等
は設けられていない（図１０）。
用電極２の配置は周知であり、大多数において利用され
ている。すなわち集積回路素子領域３の周辺のフィール
ド酸化膜１上に多層の金属導電体を積層し、互いを接続
することにより形成している（図９）。半導体チップは
半導体基板上に論理回路ブロックとこれらを囲むように
配置されるＩ／Ｏバッファとから構成される素子領域３
を有し、さらにこの外周に外部接続用電極２が配置され
ている。この外部接続用電極２下には素子領域や配線等
は設けられていない（図１０）。
【０００４】このような構造の半導体チップでは次のよ
うな問題点がある。素子領域の集積度を上げて素子領域
の面積を縮小しても外周部の外部接続用電極部分の面積
が変化しないため半導体チップの面積が変わらない。ま
た、半導体チップが機能的に向上した場合でも周辺部の
外部接続用電極の増加が不可能なため信号数等が増加で
きない。
うな問題点がある。素子領域の集積度を上げて素子領域
の面積を縮小しても外周部の外部接続用電極部分の面積
が変化しないため半導体チップの面積が変わらない。ま
た、半導体チップが機能的に向上した場合でも周辺部の
外部接続用電極の増加が不可能なため信号数等が増加で
きない。
【０００５】従来は、外部接続用電極数の増加あるいは
チップの縮小化に対して外部接続用電極を小さくするこ
とで対応していたが、外部接続用電極の縮小化には限度
がある。そこで素子領域の外周部分に外部接続用電極を
配置するだけでなく、素子領域上にも外部接続用電極を
配置する技術が試みられている。この技術の例として特
開平３−１０８３３８があり、導電層の最上層の１部を
用いて素子領域上に外部接続用電極を形成している。
チップの縮小化に対して外部接続用電極を小さくするこ
とで対応していたが、外部接続用電極の縮小化には限度
がある。そこで素子領域の外周部分に外部接続用電極を
配置するだけでなく、素子領域上にも外部接続用電極を
配置する技術が試みられている。この技術の例として特
開平３−１０８３３８があり、導電層の最上層の１部を
用いて素子領域上に外部接続用電極を形成している。
【０００６】
【発明が解決しようとする課題】前述したような構成の
半導体チップにおいては素子領域全面に自由に外部接続
用電極を配置し、Ｉ／Ｏバッファは従来通り素子領域端
に配置するため現在の多層配線構造のまま配線しようと
した際、未結線を防止するために配線数を増加させれば
価格が上がり、外部接続用電極とＩ／Ｏバッファとの間
の配線長が長くなるという問題点があった。またＩ／Ｏ
バッファを自由に配置するためにはレイアウトＣＡＤの
大幅な変更が必要となる。
半導体チップにおいては素子領域全面に自由に外部接続
用電極を配置し、Ｉ／Ｏバッファは従来通り素子領域端
に配置するため現在の多層配線構造のまま配線しようと
した際、未結線を防止するために配線数を増加させれば
価格が上がり、外部接続用電極とＩ／Ｏバッファとの間
の配線長が長くなるという問題点があった。またＩ／Ｏ
バッファを自由に配置するためにはレイアウトＣＡＤの
大幅な変更が必要となる。
【０００７】本発明は上記課題に鑑みてなされたもので
あり、その目的とするところは、レイアウトＣＡＤの変
更なしに、外部接続用電極とＩ／Ｏバッファとの間の配
線長の増加を防ぐような外部接続用電極配置方法を提供
するものである。
あり、その目的とするところは、レイアウトＣＡＤの変
更なしに、外部接続用電極とＩ／Ｏバッファとの間の配
線長の増加を防ぐような外部接続用電極配置方法を提供
するものである。
【０００８】
【課題を解決するための手段】本発明は半導体基板上に
形成された集積回路素子領域と、この集積回路素子領域
上に層状に形成された複数の金属導電体と、この集積回
路素子領域上の周辺から内側に向かって、最下層の金属
導電体が順次上層となるように最下層から最上層の前記
金属導電体をフィールド酸化膜の上に重ねることにより
前記集積回路素子領域を囲むように形成される複数の外
部接続用電極とを備えた半導体集積回路装置を提供する
ことを特徴とする。
形成された集積回路素子領域と、この集積回路素子領域
上に層状に形成された複数の金属導電体と、この集積回
路素子領域上の周辺から内側に向かって、最下層の金属
導電体が順次上層となるように最下層から最上層の前記
金属導電体をフィールド酸化膜の上に重ねることにより
前記集積回路素子領域を囲むように形成される複数の外
部接続用電極とを備えた半導体集積回路装置を提供する
ことを特徴とする。
【０００９】
【作用】前述したように、外部接続用電極をフィールド
酸化膜上だけでなく素子領域上にも配置することによ
り、外部接続用電極数の増加及び半導体集積回路装置の
面積の縮小が可能となる。また、外部接続用電極を素子
領域上の外周より内側に２周、３周と配置することによ
り、Ｉ／Ｏバッファと外部接続用電極間の配線長の増加
を防止することができる。
酸化膜上だけでなく素子領域上にも配置することによ
り、外部接続用電極数の増加及び半導体集積回路装置の
面積の縮小が可能となる。また、外部接続用電極を素子
領域上の外周より内側に２周、３周と配置することによ
り、Ｉ／Ｏバッファと外部接続用電極間の配線長の増加
を防止することができる。
【００１０】
【実施例】本発明の実施例を図面を参照しながら詳細に
説明する。半導体集積回路装置となる半導体チップは半
導体基板上にフィールド酸化膜１により素子領域３を形
成し、多結晶シリコン等によってゲートを形成し、それ
らの回路素子の上に３層に積層された例えばＡｌからな
る金属配線とその間の層間絶縁膜５から形成される。こ
の金属配線層は第１層の配線層と第２層の配線層と外部
接続用電極（２ａ、２ｂ、２ｃ）を形成する最上層の第
３層の配線層からなる。第１層と第２層の配線層間はビ
アコンタクトホールによって接続されている。チップの
１番外周の外部接続用電極２ａはフィールド酸化膜上に
第１層、第２層の金属配線層で形成された同じ形状のも
のと平行に並べられ、互いにビアコンタクトホールによ
って接続される。
説明する。半導体集積回路装置となる半導体チップは半
導体基板上にフィールド酸化膜１により素子領域３を形
成し、多結晶シリコン等によってゲートを形成し、それ
らの回路素子の上に３層に積層された例えばＡｌからな
る金属配線とその間の層間絶縁膜５から形成される。こ
の金属配線層は第１層の配線層と第２層の配線層と外部
接続用電極（２ａ、２ｂ、２ｃ）を形成する最上層の第
３層の配線層からなる。第１層と第２層の配線層間はビ
アコンタクトホールによって接続されている。チップの
１番外周の外部接続用電極２ａはフィールド酸化膜上に
第１層、第２層の金属配線層で形成された同じ形状のも
のと平行に並べられ、互いにビアコンタクトホールによ
って接続される。
【００１１】チップの第２周目の外部接続用電極２ｂは
フィールド酸化膜上ではなく、素子あるいはＩ／Ｏバッ
ファ上に第２層の金属配線層で形成された同じ形状のも
のと平行に並べられ、互いにビアコンタクトホールによ
り接続される。この第２周目の金属配線の下には第１層
目の金属配線あるいは素子あるいはＩ／Ｏバッファが存
在することがある。
フィールド酸化膜上ではなく、素子あるいはＩ／Ｏバッ
ファ上に第２層の金属配線層で形成された同じ形状のも
のと平行に並べられ、互いにビアコンタクトホールによ
り接続される。この第２周目の金属配線の下には第１層
目の金属配線あるいは素子あるいはＩ／Ｏバッファが存
在することがある。
【００１２】チップの第３周目の外部接続用電極２ｃは
フィールド酸化膜上ではなく素子あるいはＩ／Ｏバッフ
ァ上に第３の金属配線層により形成される。この第３層
目の金属配線の下には第１層目の金属配線と第２層目の
金属配線あるいは素子あるいはＩ／Ｏバッファが存在す
ることがある（図１）（図２）（図３）。
フィールド酸化膜上ではなく素子あるいはＩ／Ｏバッフ
ァ上に第３の金属配線層により形成される。この第３層
目の金属配線の下には第１層目の金属配線と第２層目の
金属配線あるいは素子あるいはＩ／Ｏバッファが存在す
ることがある（図１）（図２）（図３）。
【００１３】通常、３層配線の場合においては、１つの
Ｉ／Ｏバッファは２〜３スロットがあつまって形成され
ている。従来、外部接続用電極数の制限によりこのＩ／
Ｏバッファ３つについて１つの外部接続用電極が接続さ
れており、回路上の対策によって外部接続用電極数の制
限を回避していた（図１２）。しかし、１つの外部接続
用電極にＩ／Ｏバッファが３つ接続されていると、それ
ぞれのＩ／Ｏバッファへの信号を変化させる必要があ
り、回路的に複雑となる。１つの外部接続用電極に１つ
のＩ／Ｏバッファを接続することが望ましいが、このよ
うな構造では、外部接続用電極とＩ／Ｏバッファとの配
線長が増加するという問題が生じる（図１３）。
Ｉ／Ｏバッファは２〜３スロットがあつまって形成され
ている。従来、外部接続用電極数の制限によりこのＩ／
Ｏバッファ３つについて１つの外部接続用電極が接続さ
れており、回路上の対策によって外部接続用電極数の制
限を回避していた（図１２）。しかし、１つの外部接続
用電極にＩ／Ｏバッファが３つ接続されていると、それ
ぞれのＩ／Ｏバッファへの信号を変化させる必要があ
り、回路的に複雑となる。１つの外部接続用電極に１つ
のＩ／Ｏバッファを接続することが望ましいが、このよ
うな構造では、外部接続用電極とＩ／Ｏバッファとの配
線長が増加するという問題が生じる（図１３）。
【００１４】そこで、本実施例においてはこの３つのＩ
／Ｏバッファ４の上部に縦に外部接続用電極を配置する
（図４）。この際、外部接続用電極どうしをずらして配
置しても良い（図５）。Ｉ／Ｏバッファ４上に外部接続
用電極が置かれているために外部接続用電極とＩ／Ｏバ
ッファは直接配線することができ、配線長の増加を防ぐ
ことができる（図６）。従来、チップ外周部のフィール
ド酸化膜上に１周のみ外部接続用電極が配置されていた
のが、フィールド酸化膜上のみでなく、素子領域上にも
配置することにより、外周部の面積の削減、また面積が
同一の場合には機能を充実させた半導体集積回路の提供
が可能となる。さらに、レイアウトＣＡＤ上の変更な
く、外部接続用電極とＩ／Ｏバッファ間の配線長の増加
を防ぐような外部接続用電極配置が可能となる。現状で
は、図４に示したように、外部接続用電極の寸法１００
μｍに対してＩ／Ｏバッファの寸法が３０〜５０μｍな
ので、３つのＩ／Ｏバッファ上に１つの外部接続用電極
が対応する。しかし、Ｉ／Ｏバッファの微細化が進み、
１つの外部接続用電極の下に３つ以上のＩ／Ｏバッファ
を並べることが可能となれば、素子領域の内側に向かっ
てＩ／Ｏバッファと同数の外部接続用電極を配置すれ
ば、配線長の問題は解決できる。
／Ｏバッファ４の上部に縦に外部接続用電極を配置する
（図４）。この際、外部接続用電極どうしをずらして配
置しても良い（図５）。Ｉ／Ｏバッファ４上に外部接続
用電極が置かれているために外部接続用電極とＩ／Ｏバ
ッファは直接配線することができ、配線長の増加を防ぐ
ことができる（図６）。従来、チップ外周部のフィール
ド酸化膜上に１周のみ外部接続用電極が配置されていた
のが、フィールド酸化膜上のみでなく、素子領域上にも
配置することにより、外周部の面積の削減、また面積が
同一の場合には機能を充実させた半導体集積回路の提供
が可能となる。さらに、レイアウトＣＡＤ上の変更な
く、外部接続用電極とＩ／Ｏバッファ間の配線長の増加
を防ぐような外部接続用電極配置が可能となる。現状で
は、図４に示したように、外部接続用電極の寸法１００
μｍに対してＩ／Ｏバッファの寸法が３０〜５０μｍな
ので、３つのＩ／Ｏバッファ上に１つの外部接続用電極
が対応する。しかし、Ｉ／Ｏバッファの微細化が進み、
１つの外部接続用電極の下に３つ以上のＩ／Ｏバッファ
を並べることが可能となれば、素子領域の内側に向かっ
てＩ／Ｏバッファと同数の外部接続用電極を配置すれ
ば、配線長の問題は解決できる。
【００１５】なお、本発明は３層に金属配線層が積層さ
れた半導体回路装置のみでなく、もっと多くのあるいは
もっと少ない数の金属配線層が積層された半導体回路装
置にも適用することができる。ｎ層の金属配線層が積層
された半導体回路装置においては、素子領域３の外周の
フィールド酸化膜１上から内側にｎ周まで外部接続用電
極２を配置することができる（図７）（図８）。以上、
本発明の実施例を説明したが、他にも発明の要旨を逸脱
しない範囲で種々の変形や応用が可能である。
れた半導体回路装置のみでなく、もっと多くのあるいは
もっと少ない数の金属配線層が積層された半導体回路装
置にも適用することができる。ｎ層の金属配線層が積層
された半導体回路装置においては、素子領域３の外周の
フィールド酸化膜１上から内側にｎ周まで外部接続用電
極２を配置することができる（図７）（図８）。以上、
本発明の実施例を説明したが、他にも発明の要旨を逸脱
しない範囲で種々の変形や応用が可能である。
【００１６】
【発明の効果】本発明によれば外部接続用電極を素子領
域上にも配置することにより、外部接続用電極の増加、
半導体集積回路装置の面積の縮小、機能拡大が可能とな
る。また、レイアウトＣＡＤ上の変更なしに、外部接続
用電極とＩ／Ｏバッファの間の配線長の増加を防ぐこと
ができる。
域上にも配置することにより、外部接続用電極の増加、
半導体集積回路装置の面積の縮小、機能拡大が可能とな
る。また、レイアウトＣＡＤ上の変更なしに、外部接続
用電極とＩ／Ｏバッファの間の配線長の増加を防ぐこと
ができる。
【図１】 本発明の半導体チップの上面図。
【図２】 本発明の半導体チップの外部接続用電極付近
の断面図。
の断面図。
【図３】 本発明の半導体チップの外部接続用電極付近
の斜視図。
の斜視図。
【図４】 本発明によるＩ／Ｏバッファと外部接続用電
極との関係図。
極との関係図。
【図５】 本発明によるＩ／Ｏバッファと外部接続用電
極との関係図。
極との関係図。
【図６】 本発明によるＩ／Ｏバッファと外部接続用電
極との関係図。
極との関係図。
【図７】 本発明の半導体チップの上面図。
【図８】 本発明の半導体チップの外部接続用電極付近
の断面図。
の断面図。
【図９】 従来の半導体チップの上面図。
【図１０】 従来の半導体チップの外部接続用電極付近
の断面図。
の断面図。
【図１１】 従来の半導体チップの外部接続用電極付近
の斜視図。
の斜視図。
【図１２】 従来のＩ／Ｏバッファとパッドとの関係
図。
図。
【図１３】 従来のＩ／Ｏバッファとパッドとの関係
図。
図。
１…フィールド酸化膜 ２、２ａ、２ｂ、２ｃ…外部接
続用電極 ３…素子領域 ４…Ｉ／Ｏバッファ ５…層間絶縁膜
続用電極 ３…素子領域 ４…Ｉ／Ｏバッファ ５…層間絶縁膜
Claims (2)
- 【請求項１】 半導体基板上に形成された集積回路素子
領域と、この集積回路素子領域上に層状に形成された複
数の金属導電体と、この集積回路素子領域上の周辺から
内側に向かって、最下層の金属導電体が順次上層となる
ように最下層から最上層の前記金属導電体をフィールド
酸化膜の上に重ねることにより前記集積回路素子領域を
囲むように形成される複数の外部接続用電極とを備えた
ことを特徴とする半導体集積回路装置。 - 【請求項２】 前記外部接続用電極は、少なくとも１部
分の前記金属導電体を金属導電体によりつなぐことによ
り形成されることを特徴とする請求項１記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04261417A JP3075858B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04261417A JP3075858B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112407A true JPH06112407A (ja) | 1994-04-22 |
| JP3075858B2 JP3075858B2 (ja) | 2000-08-14 |
Family
ID=17361587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04261417A Expired - Fee Related JP3075858B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3075858B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031258A (en) * | 1998-03-06 | 2000-02-29 | S3 Incorporated | High DC current stagger power/ground pad |
| JP2002299567A (ja) * | 2001-04-02 | 2002-10-11 | Sony Corp | 半導体素子 |
-
1992
- 1992-09-30 JP JP04261417A patent/JP3075858B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031258A (en) * | 1998-03-06 | 2000-02-29 | S3 Incorporated | High DC current stagger power/ground pad |
| JP2002299567A (ja) * | 2001-04-02 | 2002-10-11 | Sony Corp | 半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3075858B2 (ja) | 2000-08-14 |
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