JPH025550A - 半導体装置 - Google Patents
半導体装置Info
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- JPH025550A JPH025550A JP15505388A JP15505388A JPH025550A JP H025550 A JPH025550 A JP H025550A JP 15505388 A JP15505388 A JP 15505388A JP 15505388 A JP15505388 A JP 15505388A JP H025550 A JPH025550 A JP H025550A
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Links
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- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置、特に高集積化が可能で、かつ、信
頼度の高い微細構造の半導体装置に関するものである。
頼度の高い微細構造の半導体装置に関するものである。
（従来の技術）
大規模集積回路（ＬＳＩ）の高集積化が進むにつれて、
ＬＳＩ に用いられる素子は微細化の一途をたどってい
る。特に、ランダム・ロジックの分野で著しく進展して
いるゲートアレイ、即ちマスク・スライス方式の半導体
装置では、半導体基板の中央部にロジックを構成するた
めのトランジスタをアレイ状に配列し、かつ、その周辺
に比較的大容量ノ入出力バッファとボンディングパッド
とを配置した共通の構体を用いて、回路に応じて自動的
に発生する配線パターンのみによって専用のＬＳＩを構
成するようにしている。
ＬＳＩ に用いられる素子は微細化の一途をたどってい
る。特に、ランダム・ロジックの分野で著しく進展して
いるゲートアレイ、即ちマスク・スライス方式の半導体
装置では、半導体基板の中央部にロジックを構成するた
めのトランジスタをアレイ状に配列し、かつ、その周辺
に比較的大容量ノ入出力バッファとボンディングパッド
とを配置した共通の構体を用いて、回路に応じて自動的
に発生する配線パターンのみによって専用のＬＳＩを構
成するようにしている。
（発明が解決しようとする課題）
かようにゲートアレイに対し大容量の出力バッファセル
を配設することによって電源電圧の直流レベルが乱され
、これがノイズ発生源となり、外部の素子等に悪影響を
及ぼすようになる。これがため、従来、大容量のバッフ
ァを用いる場合には、回路をオープンドレインとし、こ
れに電気的に異なる電源を用いるか、又は、半導体チッ
プ内にセラミックコンデンサを埋設して、これを高電位
側電源配線Ｖｌｌ１１と低電位側電源配線ＶＳＳとの間
に接続する等の処置をとっている。しかし、これらの処
置は電位の異なる種々の電源を必要とし、又はチップの
占積率を大きくする必要がある。
を配設することによって電源電圧の直流レベルが乱され
、これがノイズ発生源となり、外部の素子等に悪影響を
及ぼすようになる。これがため、従来、大容量のバッフ
ァを用いる場合には、回路をオープンドレインとし、こ
れに電気的に異なる電源を用いるか、又は、半導体チッ
プ内にセラミックコンデンサを埋設して、これを高電位
側電源配線Ｖｌｌ１１と低電位側電源配線ＶＳＳとの間
に接続する等の処置をとっている。しかし、これらの処
置は電位の異なる種々の電源を必要とし、又はチップの
占積率を大きくする必要がある。
本発明の目的は上述した欠点を除去し、電源配線を適宜
配置して高集積化した動作の安定な半導体装置を提供せ
んとするにある。
配置して高集積化した動作の安定な半導体装置を提供せ
んとするにある。
（課題を解決するための手段）
本発明半導体装置では、半導体基板１と、この半導体基
板１の中央部に設けられた内部能動セル２のアレイど、
前記半導体基板１の周縁部に設けられた入出力バッファ
セル３と、前記半導体基板１の前記入出力バッファセル
３の外側に設けられたこれと対応する数のボンディング
パッド４と、前記半導体基板１の最外側周縁部に設けら
れ１、−れら内部セル、入出力バッファセルおよびボン
ディングパッドを囲む電源配線用金属層５とを具え、こ
の金属層を複数の金属層５Ｌ＋ ５２＋ ５１＋ −＋
５ｈとすると共に、これら金属層５１＋ ５２．５３
．−−−＋ ５ｎを前記基板１の最外側周縁部」二に互
いに層間絶縁膜６．、６２．６３．−−−、６、を夫々
介して絶縁して積層し、これら積層された金属層を交互
に高電位電源ラインＶＩ、Ｉ、および低電位電源ライン
ＶＳＳとなるようにする。
板１の中央部に設けられた内部能動セル２のアレイど、
前記半導体基板１の周縁部に設けられた入出力バッファ
セル３と、前記半導体基板１の前記入出力バッファセル
３の外側に設けられたこれと対応する数のボンディング
パッド４と、前記半導体基板１の最外側周縁部に設けら
れ１、−れら内部セル、入出力バッファセルおよびボン
ディングパッドを囲む電源配線用金属層５とを具え、こ
の金属層を複数の金属層５Ｌ＋ ５２＋ ５１＋ −＋
５ｈとすると共に、これら金属層５１＋ ５２．５３
．−−−＋ ５ｎを前記基板１の最外側周縁部」二に互
いに層間絶縁膜６．、６２．６３．−−−、６、を夫々
介して絶縁して積層し、これら積層された金属層を交互
に高電位電源ラインＶＩ、Ｉ、および低電位電源ライン
ＶＳＳとなるようにする。
（作 用）
かように、複数の電源配線用の金属層を、半導体基板の
最外側周縁部に夫々層間絶縁膜を介して互いに平行とな
るように積層し、これら積層された金属層を交互に高電
位電源ラインおよび低電位電源ラインとすることによっ
て、電源間の容量を増大し、ひいては出力バッ７アの入
力レベル切換えによる電源の変動を抑制することができ
る。
最外側周縁部に夫々層間絶縁膜を介して互いに平行とな
るように積層し、これら積層された金属層を交互に高電
位電源ラインおよび低電位電源ラインとすることによっ
て、電源間の容量を増大し、ひいては出力バッ７アの入
力レベル切換えによる電源の変動を抑制することができ
る。
（実施例）
第１図は本発明半導体装置のチップを示す平面図である
。図面から明らかなように、本発明半導体では、半導体
チップの基板１の中央部に多数の内部セル２、例えば、
ＭＯＳ ）ランジスタを１次元又は２次元に整列して
設け、基板１のほぼ周辺部に入出力バッファセル３を基
板周辺に沿ってほぼ直線状に整列して設け、これら人出
バッファセル３の外側にボンディングパッド４を入出力
バッファセル３の数にほぼ対応させてほぼ直線状に設け
、その外側、即ち、基板１の最外側周辺部に電源配線５
を基板周辺に沿ってぼぼ直線状に閉回路を形成するよう
に設け、これら電源配線５によって内部セル２は勿論、
入出力ハノファセル３およびボンディングパッド４を完
全に囲むようにする。
。図面から明らかなように、本発明半導体では、半導体
チップの基板１の中央部に多数の内部セル２、例えば、
ＭＯＳ ）ランジスタを１次元又は２次元に整列して
設け、基板１のほぼ周辺部に入出力バッファセル３を基
板周辺に沿ってほぼ直線状に整列して設け、これら人出
バッファセル３の外側にボンディングパッド４を入出力
バッファセル３の数にほぼ対応させてほぼ直線状に設け
、その外側、即ち、基板１の最外側周辺部に電源配線５
を基板周辺に沿ってぼぼ直線状に閉回路を形成するよう
に設け、これら電源配線５によって内部セル２は勿論、
入出力ハノファセル３およびボンディングパッド４を完
全に囲むようにする。
本発明では、この電源配線５を、第２図に示すように、
複数の金属層５１＋ ５２＋ ５３＋ −−−＋ ５ｎ
をもって構成し、これら金属層５１，５□、５３．−〜
−＋ ５ｎを夫々層間絶縁膜６．、６２．６３．−−−
、６、を介して互いに平行となるように積層する。この
際、層間絶縁膜６．はフィールド絶縁膜としても用いる
。
複数の金属層５１＋ ５２＋ ５３＋ −−−＋ ５ｎ
をもって構成し、これら金属層５１，５□、５３．−〜
−＋ ５ｎを夫々層間絶縁膜６．、６２．６３．−−−
、６、を介して互いに平行となるように積層する。この
際、層間絶縁膜６．はフィールド絶縁膜としても用いる
。
又、金属層としては種々の金属材料の層を用いることが
できるが、アルミニウム薄層を用いるのが好適である。
できるが、アルミニウム薄層を用いるのが好適である。
かように構成した電源配線構体によれば、電源ライン間
の容量を増大さぜることができ、従って奇数番目の金属
層５１＋ ５：’ｈ ５５、−ｍ−を低電位電源ライン
ＶＳＳとし、偶数番目の金属層５゜、５４．５６゜−を
高電位電源ラインｖａｎとして用いるか、又は逆に、奇
数番目の金属層５１＋ ５３＋ ５５１−−一を高電位
電源ラインＶ［ｌＤとし、偶数番目の金属層５．。
の容量を増大さぜることができ、従って奇数番目の金属
層５１＋ ５：’ｈ ５５、−ｍ−を低電位電源ライン
ＶＳＳとし、偶数番目の金属層５゜、５４．５６゜−を
高電位電源ラインｖａｎとして用いるか、又は逆に、奇
数番目の金属層５１＋ ５３＋ ５５１−−一を高電位
電源ラインＶ［ｌＤとし、偶数番目の金属層５．。
５４＋ Ｊ６＋−−−を低電位電源ラインＶＳＳとして
用いる場合には出力バッファの入力レベル切換えにより
生じ得る電源の変動を良好に抑制することができる。
用いる場合には出力バッファの入力レベル切換えにより
生じ得る電源の変動を良好に抑制することができる。
（発明の変形態様）
なお、上述した本発明に″ついての説明では、ゲートア
レイ方式の半導体装置を取り上げたが、本発明は特にゲ
ートアレイ方式に限ったものではなく標準セル等半導体
装置一般に適用可能なものである。
レイ方式の半導体装置を取り上げたが、本発明は特にゲ
ートアレイ方式に限ったものではなく標準セル等半導体
装置一般に適用可能なものである。
（発明の効果）
かように、本発明によれば、電源配線間の容量を増大し
、その結果、出力バッフＴの入力レベル切換えにより生
じ得る電源の変動を抑制することができ、従ってセラミ
ックコニ／ダンサを埋設する必要がなくチップの占積率
を小さくし、高集積化を達成することができ、しかも、
数種類の電源を用意する必要もない。
、その結果、出力バッフＴの入力レベル切換えにより生
じ得る電源の変動を抑制することができ、従ってセラミ
ックコニ／ダンサを埋設する必要がなくチップの占積率
を小さくし、高集積化を達成することができ、しかも、
数種類の電源を用意する必要もない。
第１図は本発明半導体装置の構成を示す平面図、第２図
は同じくその■−■線上を断面とし、電源配線の構成を
示す断面図である。 １・・・半導体基板 ２・・・内部セル３・・・
入出力ハッファセル ４・・・ボンディングパッド ５・・・金属層（電源配線） ６・・・層間絶縁膜
は同じくその■−■線上を断面とし、電源配線の構成を
示す断面図である。 １・・・半導体基板 ２・・・内部セル３・・・
入出力ハッファセル ４・・・ボンディングパッド ５・・・金属層（電源配線） ６・・・層間絶縁膜
Claims (1)
- １、半導体基板と、この半導体基板の中央部に設けられ
た能動セルのアレイと、前記半導体基板の周縁部に設け
られた入出力バッファセルと、前記半導体基板の前記入
出力バッファセルの外側に設けられたボンディングパッ
ドと、前記半導体基板の最外側周縁部に設けられた電源
配線用金属層とを具える半導体装置において、前記金属
層を複数の金属層とすると共にこれら金属層を前記基板
の最外側周縁部上に互いに層間絶縁膜を介して夫々積層
し、これら積層された金属層を交互に高電位電源ライン
および低電位電源ラインとするようにしたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15505388A JPH025550A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15505388A JPH025550A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025550A true JPH025550A (ja) | 1990-01-10 |
Family
ID=15597641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15505388A Pending JPH025550A (ja) | 1988-06-24 | 1988-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025550A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5409555A (en) * | 1992-09-30 | 1995-04-25 | Mazda Motor Corporation | Method of manufacturing a forged magnesium alloy |
| US5902424A (en) * | 1992-09-30 | 1999-05-11 | Mazda Motor Corporation | Method of making an article of manufacture made of a magnesium alloy |
| EP1369922A1 (en) * | 2002-06-07 | 2003-12-10 | STMicroelectronics S.r.l. | Multilayer metal structure of supply rings large parasitic resistance |
| EP1227517A3 (en) * | 2001-01-29 | 2005-07-20 | Sony Corporation | Semiconductor device |
| WO2008046658A1 (de) * | 2006-10-21 | 2008-04-24 | Atmel Germany Gmbh | Halbleiterbauelement |
| JP2017152578A (ja) * | 2016-02-25 | 2017-08-31 | 株式会社豊田中央研究所 | 半導体装置 |
-
1988
- 1988-06-24 JP JP15505388A patent/JPH025550A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5409555A (en) * | 1992-09-30 | 1995-04-25 | Mazda Motor Corporation | Method of manufacturing a forged magnesium alloy |
| US5902424A (en) * | 1992-09-30 | 1999-05-11 | Mazda Motor Corporation | Method of making an article of manufacture made of a magnesium alloy |
| EP1227517A3 (en) * | 2001-01-29 | 2005-07-20 | Sony Corporation | Semiconductor device |
| EP1369922A1 (en) * | 2002-06-07 | 2003-12-10 | STMicroelectronics S.r.l. | Multilayer metal structure of supply rings large parasitic resistance |
| US7196363B2 (en) | 2002-06-07 | 2007-03-27 | Stmicroelectronics S.R.L. | Multilayer metal structure of supply rings with large parasitic capacitance |
| WO2008046658A1 (de) * | 2006-10-21 | 2008-04-24 | Atmel Germany Gmbh | Halbleiterbauelement |
| JP2017152578A (ja) * | 2016-02-25 | 2017-08-31 | 株式会社豊田中央研究所 | 半導体装置 |
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