JPH04116850A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04116850A JPH04116850A JP23644290A JP23644290A JPH04116850A JP H04116850 A JPH04116850 A JP H04116850A JP 23644290 A JP23644290 A JP 23644290A JP 23644290 A JP23644290 A JP 23644290A JP H04116850 A JPH04116850 A JP H04116850A
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- Japan
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- wiring
- power supply
- layer
- layer wiring
- layers
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 2
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- 239000003990 capacitor Substances 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 31
- 239000011229 interlayer Substances 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は半導体装置に関し、特に電源配線に関する。
［従来の技術］
従来の半導体装置におけるＩ／Ｏセル領域では第５図に
示すように、第１導電型のＭＯＳＦＥＴ領域上の電源配
線は多層配線であっても同一電位であり、同様に第２を
型のＭＯＳＦＥＴ領域上の電源配線は多層配線であって
も同一電位であり電位の異なる環状電源配線が層をなす
ことはなりかた。
示すように、第１導電型のＭＯＳＦＥＴ領域上の電源配
線は多層配線であっても同一電位であり、同様に第２を
型のＭＯＳＦＥＴ領域上の電源配線は多層配線であって
も同一電位であり電位の異なる環状電源配線が層をなす
ことはなりかた。
［発明が解決しようとする課題］
出力Ｉ／Ｏセルの高出力化にともない、複数の出力Ｉ／
Ｏセルが同時に動作した場合には電圧降下によりノイズ
が発生し、回路が誤動作する恐れがある。
Ｏセルが同時に動作した場合には電圧降下によりノイズ
が発生し、回路が誤動作する恐れがある。
そこで本発明はこのような問題を解決するものてあり、
その目的とするところは電位の異なる電源配線を交互に
環状に重ねることで配線層間に容量を負荷し、電圧降下
を軽減する事によってノイズの発生を防ぐものである。
その目的とするところは電位の異なる電源配線を交互に
環状に重ねることで配線層間に容量を負荷し、電圧降下
を軽減する事によってノイズの発生を防ぐものである。
［課題を解決するための手段〕
本発明の半導体装置は、
ａ）基板表面上の周辺部に装置外部に対して入出力を行
なうＩ／Ｏセルが複数個配列されてＩ／Ｏセル列をなし
。
なうＩ／Ｏセルが複数個配列されてＩ／Ｏセル列をなし
。
ｂ）前記Ｉ／Ｏセル列は第１導電型の絶縁ゲート型電界
効果トランジスタ（以下ＭＯＳＦＥＴ）領域上に複数層
からなる第１の環状電源配線群を有し、 Ｃ）前記Ｉ／Ｏセル列は第２導電型のＭＯＳＦＥＴ領域
上に複数層からなる第２の環状電源配線群を有し、 ｄ）前記第１の環状ｉｉｔ源配線群内の奇数層と第２の
電源配線群内部の偶数層は電気的に接続され、ｅ）前記
第１の環状電源群内の偶数層と第２の電源配線群内の奇
数層は電気的に接続されていることを特徴とする。
効果トランジスタ（以下ＭＯＳＦＥＴ）領域上に複数層
からなる第１の環状電源配線群を有し、 Ｃ）前記Ｉ／Ｏセル列は第２導電型のＭＯＳＦＥＴ領域
上に複数層からなる第２の環状電源配線群を有し、 ｄ）前記第１の環状ｉｉｔ源配線群内の奇数層と第２の
電源配線群内部の偶数層は電気的に接続され、ｅ）前記
第１の環状電源群内の偶数層と第２の電源配線群内の奇
数層は電気的に接続されていることを特徴とする。
［実 施 例］
第１図は基板の全体図であり、１−１はＩ／Ｏセル領域
、１−２は論理を構成するトランジスタ領域、１−３は
Ｐチャネル型ＭＯＳＦＥＴ領域上の電源配線環群、１−
２はＮチャネル型ＭＯＳＦＥＴ領域上の１ｆ源配線環群
であり、１−５は配線層間を電気的に接続するためのビ
アの配置される領域である。
、１−２は論理を構成するトランジスタ領域、１−３は
Ｐチャネル型ＭＯＳＦＥＴ領域上の電源配線環群、１−
２はＮチャネル型ＭＯＳＦＥＴ領域上の１ｆ源配線環群
であり、１−５は配線層間を電気的に接続するためのビ
アの配置される領域である。
第１図においてＡ−Ａ’ およびＢ−Ｂ’での断面図が
それぞれ第２図、第３図である。２−１および３−１は
基板であり、２−２および３−２はＰチャネル型トラン
ジスタが形成されるＮウェル、２−３および３−３はＮ
チャネル型トランジスタが形成されるＰウェル、２−４
および３−４は基板と第１層配線あるいは各配線層間を
絶縁する層間膜である。２−５および３−５．２−６お
よび３−６．２−７８よび３−７はそれぞれ第３層、第
２層、第１層配線である。第２図ではＰチャネルトラン
ジスタ領域上の第１層配線と第３層配線、Ｎチャネルト
ランジスタ領域上の第２層配線は各配線層同士を接続す
るビアを通じて電気的に接続されている。
それぞれ第２図、第３図である。２−１および３−１は
基板であり、２−２および３−２はＰチャネル型トラン
ジスタが形成されるＮウェル、２−３および３−３はＮ
チャネル型トランジスタが形成されるＰウェル、２−４
および３−４は基板と第１層配線あるいは各配線層間を
絶縁する層間膜である。２−５および３−５．２−６お
よび３−６．２−７８よび３−７はそれぞれ第３層、第
２層、第１層配線である。第２図ではＰチャネルトラン
ジスタ領域上の第１層配線と第３層配線、Ｎチャネルト
ランジスタ領域上の第２層配線は各配線層同士を接続す
るビアを通じて電気的に接続されている。
同様に第３図ではＰチャネルトランジスタ領域上の第２
層配線、Ｎチャネルトランジスタ領域上の第１層配線と
第３層配線は各配線層同士を接続するビアを通じて電気
的に接続されている。この時各層間はコンデンサと同様
の状態となり第４図に示すようにＶＤＤ−ＶＳＳ間に容
量を負荷した状態をつくり出すことができる。従って出
力Ｉ／Ｏセルのトランジスタが動作したために一時的に
電源電圧が降下しようとしても、このコンデンサに蓄え
られた電荷によって降下を抑制することができる。
層配線、Ｎチャネルトランジスタ領域上の第１層配線と
第３層配線は各配線層同士を接続するビアを通じて電気
的に接続されている。この時各層間はコンデンサと同様
の状態となり第４図に示すようにＶＤＤ−ＶＳＳ間に容
量を負荷した状態をつくり出すことができる。従って出
力Ｉ／Ｏセルのトランジスタが動作したために一時的に
電源電圧が降下しようとしても、このコンデンサに蓄え
られた電荷によって降下を抑制することができる。
［発明の概要］
以上に述べたように本発明によれば、電源配線層間に交
互に異なる電位を与えて容量を負荷することによって、
出力トランジスタが動作した場合に発生する電源ノイズ
を軽減することができ、このノイズによって論理を構成
するトランジスタが誤動作することを抑制することがで
きる。
互に異なる電位を与えて容量を負荷することによって、
出力トランジスタが動作した場合に発生する電源ノイズ
を軽減することができ、このノイズによって論理を構成
するトランジスタが誤動作することを抑制することがで
きる。
第１図は本発明による半導体装置の基板の全体図である
。 第２図は第１図のＡ−Ａ’ における基板の断面図であ
る。 第３図は第１図のＢ−Ｂ’における基板の断面図である
。 第４図は本発明による電源部分の等価回路図である。 第５図は従来の電源配線の断面図である。 Ｉ／Ｏセル領域 論理を構成するトランジスタ領域 第１の配ＩＪａ環群 第２の配線環群 ビアの領域 基板 Ｐチャネル型トランジスタ領域 ２−３ ・ ２−４ ・ ２−５ ・ ２−６ ・ ２−８゜ ３−１ ・ ３−２ ・ ３−３ ・ ３−４ ・ ３−５ ・ ３−６ ・ ３−７ ・ ３−８． ４−１ ・ ４−２． ５−１ ・ ５−２ ・ ５−３ ・ ５−４ ・ ・・Ｎチャネル型トランジスタ領域 ・・層間膜 ・・第３層配線 ・・第２層配線 ・・第１層配線 ９・ビア ・・基板 ・・Ｐチャネル型トランジスタ領域 ・・Ｎチャネル型トランジスタ領域 ・・層間膜 ・・第３層配線 ・・第２層配線 ・・第１層配線 ９・ビア ・・電圧源 ３・コンデンサ ・・基板 ・・Ｐチャネル型トランジスタ領域 ・・Ｎチャネル型トランジスタ領域 ・・層間膜 ５−５ ・ ・ ５−６ ・ ・ ５−７ ・ ・ ・第３層配線 ・第２層配線 ・第１層配線 出願人 セイコーエプソン株式会社
。 第２図は第１図のＡ−Ａ’ における基板の断面図であ
る。 第３図は第１図のＢ−Ｂ’における基板の断面図である
。 第４図は本発明による電源部分の等価回路図である。 第５図は従来の電源配線の断面図である。 Ｉ／Ｏセル領域 論理を構成するトランジスタ領域 第１の配ＩＪａ環群 第２の配線環群 ビアの領域 基板 Ｐチャネル型トランジスタ領域 ２−３ ・ ２−４ ・ ２−５ ・ ２−６ ・ ２−８゜ ３−１ ・ ３−２ ・ ３−３ ・ ３−４ ・ ３−５ ・ ３−６ ・ ３−７ ・ ３−８． ４−１ ・ ４−２． ５−１ ・ ５−２ ・ ５−３ ・ ５−４ ・ ・・Ｎチャネル型トランジスタ領域 ・・層間膜 ・・第３層配線 ・・第２層配線 ・・第１層配線 ９・ビア ・・基板 ・・Ｐチャネル型トランジスタ領域 ・・Ｎチャネル型トランジスタ領域 ・・層間膜 ・・第３層配線 ・・第２層配線 ・・第１層配線 ９・ビア ・・電圧源 ３・コンデンサ ・・基板 ・・Ｐチャネル型トランジスタ領域 ・・Ｎチャネル型トランジスタ領域 ・・層間膜 ５−５ ・ ・ ５−６ ・ ・ ５−７ ・ ・ ・第３層配線 ・第２層配線 ・第１層配線 出願人 セイコーエプソン株式会社
Claims (1)
- 【特許請求の範囲】 ａ）基板表面上の周辺部に装置外部に対して入出力を行
なうＩ／Ｏセルが複数個配列されてＩ／Ｏセル列をなし
、 ｂ）前記Ｉ／Ｏセル列は第１導電型の絶縁ゲート型電界
効果トランジスタ（以下ＭＯＳＦＥＴ）領域上に複数層
からなる第１の環状電源配線群を有し、 ｃ）前記Ｉ／Ｏセル列は第２導電型のＭＯＳＦＥＴ領域
上に複数層からなる第２の環状電源配線群を有し、 ｄ）前記第１の環状電源群内の奇数層と第２の電源配線
群内の偶数層は電気的に接続され、 ｅ）前記第１の環状電源群内の偶数層と第２の電源配線
群内の奇数層は電気的に接続されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23644290A JPH04116850A (ja) | 1990-09-06 | 1990-09-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23644290A JPH04116850A (ja) | 1990-09-06 | 1990-09-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04116850A true JPH04116850A (ja) | 1992-04-17 |
Family
ID=17000817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23644290A Pending JPH04116850A (ja) | 1990-09-06 | 1990-09-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04116850A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1369922A1 (en) | 2002-06-07 | 2003-12-10 | STMicroelectronics S.r.l. | Multilayer metal structure of supply rings large parasitic resistance |
| JP2012209296A (ja) * | 2011-03-29 | 2012-10-25 | Elpida Memory Inc | 半導体集積回路装置 |
| CN104810348A (zh) * | 2014-01-24 | 2015-07-29 | 瑞萨电子株式会社 | 半导体器件和io单元 |
-
1990
- 1990-09-06 JP JP23644290A patent/JPH04116850A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1369922A1 (en) | 2002-06-07 | 2003-12-10 | STMicroelectronics S.r.l. | Multilayer metal structure of supply rings large parasitic resistance |
| US7196363B2 (en) * | 2002-06-07 | 2007-03-27 | Stmicroelectronics S.R.L. | Multilayer metal structure of supply rings with large parasitic capacitance |
| JP2012209296A (ja) * | 2011-03-29 | 2012-10-25 | Elpida Memory Inc | 半導体集積回路装置 |
| CN104810348A (zh) * | 2014-01-24 | 2015-07-29 | 瑞萨电子株式会社 | 半导体器件和io单元 |
| US10121747B2 (en) | 2014-01-24 | 2018-11-06 | Renesas Electronics Corporation | Semiconductor device and IO-cell |
| US10796994B2 (en) | 2014-01-24 | 2020-10-06 | Renesas Electronics Corporation | Semiconductor device and IO-cell |
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