CN104810348A - 半导体器件和io单元 - Google Patents

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Abstract

根据一个方面，半导体器件和IO单元，包括：在第一方向上交替地布置的多个第一电源线和多个第二电源线，第一电源线和第二电源线均被供应有电功率，其中被供应至第一电源的电功率的电压不同于被供应至第二电源的电功率的电压；以及形成于与在其中布置第一电源线和第二电源线的布线层不同的布线层中的第三电源线，第三电源线通过过孔被连接至多个第一电源线之中的相邻的第一电源线，其中第一电源线、第二电源线和第三电源线中的所有电源线被形成为以便在垂直于第一方向的第二方向上延伸。

Description

半导体器件和IO单元
技术领域
本发明涉及半导体器件和IO单元。特别地，本发明涉及包括沿着半导体芯片的外围布置的IO单元的半导体器件，及其IO单元。
背景技术
半导体集成电路(也被称为“LSI：大规模集成”)需要配备有电源线，以便向形成于半导体衬底上的晶体管供应电功率。大电流流经这些电源线。因此，需要避免由于这些大电流而另外将在线路中出现的问题，诸如电压降(IRDrop)和电子迁移，以便改进LSI的性能和/或可靠性。因此，日本专利No.4275110和日本待审专利申请公布No.H04-116850和No.2010-219332公开了对电源线布线的方法的示例。
特别地，日本专利No.4275110公开了其中以梳状图案形成两个电源线的示例，并且两个电源线被布置以使得它们的梳状部分彼此接合并且利用这两个电源线覆盖半导体芯片。日本待审专利申请公布No.H04-116850公开了其中沿着芯片的外围以环形布置电源线的示例。日本待审专利申请公布No.2010-219332公开了包括周围电源线的半导体器件的示例，其中交替地布置被供应有电源电压的电源线和被供应有接地电压的接地线，并且其中具有相同电势的周围电源线通过垂直于周围线路的延伸方向的线路彼此连接。
发明内容
随着半导体集成电路(也被称为“LSI：大规模集成”)已经变得更加复杂，并且它们的结构近年来已经变得更加微观，被安装在LSI中的电路的规模也正在增大。当电路规模如上所述增大时，电源线的量(或数目)增大以便于向在规模上已经增大的电路供应充足的电功率。此外，当电路规模增大时，被连接在电路之间的信号线的量(或数目)也增大。因此，在最近的LSI中，存在不可能布置增加的信号线和/或增加的电源线的问题。因此，已经存在通过使用诸如DVFS(动态电压频率调整)之类的电路技术减小电路的功耗来减小电源线的量(或数目)的尝试。
然而，近年来，存在其中为了减小芯片成本或改进LSI的可靠性的目的而减小布线层的数目的趋势。因此，即使功耗被降低，电源线的电阻值也不能充分减小。因此，布置电源线和信号线而同时避免IRDrop等问题是非常困难的。
本发明所要解决的其它问题以及新颖特征通过本说明书中的以下描述以及附图将更为明显。
本发明的第一方面是半导体器件和IO单元，包括：在第一方向上交替地布置的多个第一电源线和多个第二电源线，第一电源线和第二电源线均被供应有电功率，其中被供应至第一电源的电功率的电压不同于被供应至第二电源的电功率的电压；以及形成于与在其中布置第一电源线和第二电源线的布线层不同的布线层中的第三电源线，第三电源线通过过孔被连接至多个第一电源线之中的相邻的第一电源线，其中第一电源线、第二电源线和第三电源线中的所有电源线被形成为以便在垂直于第一方向的第二方向上延伸。
根据如上所述的实施例，有可能减小由第一至第三电源线形成的电源线的电阻值。
附图说明
以上以及其它方面、优点和特征通过结合附图对特定实施例的以下描述将更加明显，在附图中：
图1是示出了根据第一实施例的半导体器件的布局的示意图；
图2是示出了根据第一实施例的IO单元的布局的示意图；
图3是示出了根据第一实施例的IO单元的IO逻辑形成区域中的晶体管的布局的示意图；
图4是示出了根据第一实施例的IO单元的第一全局布线层的布局的示意图；
图5是示出了根据第一实施例的IO单元的第二全局布线层的布局的示意图；
图6是示出了根据第一实施例的IO单元的第三全局布线层的布局的示意图；
图7是沿着图6的线VII-VII截取的IO单元的截面；
图8是沿着图6的线VIII-VIII截取的IO单元的截面；
图9是示出了根据第一实施例的IO单元的第一至第三全局布线层中的电源线的结构的透视图；
图10是示出了根据比较示例的半导体器件的电源线和接地线的结构的透视图；
图11是在其中比较根据第一实施例的IO单元的过孔的数目和过孔的容许电流与根据比较示例的半导体器件的IO单元的过孔的数目和过孔的容许电流的表格；
图12是示出了根据第一实施例的IO单元中的在全局布线层中在横向方向上的线路的数目与布线电阻之间的关系、以及根据比较示例的半导体器件的IO单元中的关系的表格；
图13是示出了根据第一实施例的IO单元中的在全局布线层中在纵向方向上的线路的数目与布线电阻之间的关系、以及根据比较示例的半导体器件的IO单元中的关系的表格；
图14是示出了根据比较示例的半导体器件中的被连接至周围线路的IO单元的数目与电源线的电阻值之间的关系的表格；
图15是示出了根据第一实施例的半导体器件中的被连接至周围线路的IO单元的数目与电源线的电阻值之间的关系的表格；
图16是在其中比较图14中所示的总电阻与图15中所示的总电阻的图表；
图17是示出了根据第二实施例的IO单元的第一全局布线层的布局的示意图；
图18是示出了根据第二实施例的IO单元的第二全局布线层的布局的示意图；
图19是示出了根据第二实施例的IO单元的第三全局布线层的布局的示意图；
图20是沿着图19的线XX-XX截取的IO单元的截面；
图21是沿着图19的线XXI-XXI截取的IO单元的截面；
图22是示出了根据第三实施例的IO单元的第一全局布线层的布局的示意图；
图23是示出了根据第三实施例的IO单元的第二全局布线层的布局的示意图；
图24是示出了根据第三实施例的IO单元的第三全局布线层的布局的示意图；
图25是沿着图24的线XXV-XXV截取的IO单元的截面；
图26是沿着图24的线XXVI-XXVI截取的IO单元的截面；
图27是示出了根据第四实施例的第一全局布线层和第二全局布线层的布局的示意图；以及
图28是示出了根据第五实施例的IO单元的布局的示意图。
具体实施方式
为了阐释清楚，以下描述和附图可以适当地部分省略或简化。此外，相同的符号贯穿附图被分配至相同的部件，并且根据需要省略重复的阐释。
首先，图1示出了根据第一实施例的半导体器件1的布局的示意图。图1示出了根据第一实施例的半导体器件1的整个半导体芯片的布局。如图1所示，提供IO单元10，以使得它们沿着根据第一实施例的半导体器件1中的半导体芯片的外围被布置。注意，IO单元10未必必须沿着半导体芯片的整个外围被布置。此外，它们根据焊盘的位置而被彼此间隔设置。
此外，焊盘11设置于IO单元10中。周围线路12被设置在IO单元10的其中未设置焊盘11的部分中。此外，半导体器件1包括在由IO单元10围绕的区域中的内部逻辑形成区域13。
周围线路12例如包括电源线和接地线。图1示出了其中设置周围线路12以使得它们在半导体芯片的整个外围周围行进的示例。然而，周围线路12未必必须被形成为以便完全围绕半导体芯片。仅有的要求是周围线路12应当在其中周围线路12围绕半导体芯片的方向上延伸。例如，周围线路12可以在周围路径中途分离。电源电压或接地电压从焊盘(未示出)或电源电路被供应至每个电源线12。
接下来，在下文中阐释根据第一实施例的IO单元的细节。图2示出了根据第一实施例的IO单元10的布局的示意图。如图2所示，IO单元10包括焊盘11和IO逻辑形成区域14。在根据第一实施例的IO单元10中，焊盘11和IO逻辑形成区域14被设置以使得它们相互不重叠。此外，诸如缓冲器电路之类的电路形成于IO逻辑形成区域14中。在图12中所示的示例中，在晶体管的层上方形成的布线层掩盖了形成电路的晶体管。此外，如图2所示，周围电源线12v和周围接地线12g形成于IO逻辑形成区域中。周围电源线12v和周围接地线12g是图1中所示的周围线路12的细节的部分。此外，在图2中仅示出了形成于顶层布线层中的线路。
根据第一实施例的半导体器件1的特征之一是其用于布线(或路由)IO单元11中的周围电源线12v和周围接地线12g的方法。周围电源线12v和周围接地线12g被形成，从而使得它们与相邻IO单元10的周围电源线12v和周围接地线12g对准和连接。在以下阐释中，周围电源线12v和周围接地线12g被称作“全局线路”，并且由此不同于连接IO逻辑形成区域14内部的电路元件(诸如晶体管)的局部线路。IO单元10的全局线路的布线结构将在下文中以更详细的方式进行阐释。
注意，根据如下假设给出以下阐释：第一方向(例如Y方向)被定义为垂直于半导体芯片的外围侧的方向；第二方向(例如X方向)被定义为平行于半导体芯片的外围侧的方向；以及第三方向(例如Z方向)被定义为半导体芯片的厚度方向。此外，假设第一方向和第二方向相互垂直。
图3示出了根据第一实施例的IO单元的IO逻辑形成区域14中的晶体管的布局的示意图。在图3所示的示例中，示出了IO逻辑形成区域14的一部分。在IO逻辑形成区域14中，晶体管被布置在图3中所示的布局结构中。如图3所示，N型阱区域20和P型阱区域23在Y方向上交替地被布置在根据第一实施例的IO单元10中。此外，P型扩散区域21形成于N型阱区域20中，并且N型扩散区域24形成于P型阱区域23中。P型扩散区域21和N型扩散区域24被提供以形成晶体管的源极或漏极。此外，栅极电极26以使得每个栅极电极跨在图中的垂直方向上并排布置的两个扩散区域延伸并且将其扩散区域分成两个部分的方式形成。也就是说，PMOS晶体管形成于N型阱区域20中，并且NMOS晶体管形成于P型阱区域23中。此外，阱接触线27和阱接触28形成于N型阱区域20和P型阱区域23上方。电功率通过阱接触区域27和阱接触28被供应至阱。
此外，在图3中所示的示例的情况下，存在晶体管的四个纵向的行(在每个行中晶体管被布置在Y方向上)和反相器的三个横向的行(在每个行中由NMOS和PMOS晶体管形成的反相器在X方向上被布置在根据第一实施例的IO单元10中)。晶体管行的数目和反相器行的数目可以根据IO单元10的所需能力按照需要来确定。此外，图3示出了其中PMOS和NMOS晶体管沿着N型阱区域20和P型阱区域23之间的边界按行布置的布局。通过采用这一布局，在通过晶体管形成反相器时可以减小其中设置栅极电极26的区域。注意，反相器是缓冲器电路的部件之一。
此外，如图3所示，接触22被设置在P型扩散区域21上方，并且接触25被设置在N型扩散区域24上方。每个扩散区域通过接触被连接至形成于上一层中的局部线路等。注意，替换接触或者除了接触之外，包括过孔的布线结构也可以用于每个扩散区域与局部线路之间的连接。
根据第一实施例的IO单元10包括从最靠近其上形成晶体管的半导体衬底的布线层开始在Z方向上列出的第一局部布线层、第二局部布线层、第一全局布线层、第二全局布线层和第三全局布线层。也就是说，通过使用根据第一实施例的IO单元10中的五个布线层来形成线路。注意，第一局部布线层和第二局部布线层用来连接设置在IO单元10内的晶体管，并且因此在本说明书中省略了它们的阐释。与此相反，包括第一全局布线层、第二全局布线层和第三全局布线层的全局布线层中的布线结构是根据第一实施例的半导体器件1的特征之一。因此，在下文中以更详细的方式阐释这些全局布线层。
根据第一实施例的半导体器件1包括用于IO单元10中的全局布线层的第一布线层和第二布线层，在第一布线层中，被供应有第一电功率的多个第一电源线和被供应有第二电功率的多个第二电源线交替地被布置在第一方向(例如Y方向)上，在第二布线层中，设置了通过过孔被连接至多个第一电源线之中的相邻第一电源线的第三电源线，第三电源线被供应有第一电功率。此外，在根据第一实施例的半导体器件1中，第一电源线、第二电源线和第三电源线均被形成为以便在垂直于Y方向的第二方向(例如X方向)上延伸。此外，在根据第一实施例的半导体器件1中，通过过孔被连接至多个第二电源线之中的相邻第二电源线的第四电源线被设置在第二布线层中，第四电源线被供应有第二电功率。
应当注意，在根据第一实施例的半导体器件1中，第一布线层由第一全局布线层形成，而第二布线层由第二布线层和第三布线层形成。此外，假设电源电压由第一电源供应，并且接地电源由第二电源供应。
在下文中将通过示出每个全局布线层的布局来更详细阐释如上所述的全局布线层。首先，图4示出了根据第一实施例的IO单元10的第一全局布线层的布局的示意图。
如图4所示，第一电源线(例如第一层电源线31)和第二电源线(例如第一层接地线32)被设置在根据第一实施例的IO单元的第一全局布线层中。电源电压被供应至第一层电源线31，并且接地电压被供应至第一层接地线32。第一层电源线31通过过孔30被连接至图3中所示的PMOS晶体管的源极。此外，第一层接地线32通过过孔30被连接至图3中所示的NMOS晶体管的源极。注意，第一层电源线31和第一层接地线32通过包括过孔30的堆叠过孔或包括局部布线层和其它过孔的布线结构电连接至它们相应的晶体管。
第一层电源线31和第一层接地线32被形成为以便在平行于X方向的方向上延伸。第一层电源线31总体被设置以便覆盖N型阱区域20上方的层，并且第一层接地线32总体被设置以便覆盖P型阱区域23上方的层。此外，当第一层电源线31和第一层接地线32的平行于X方向的侧部被定义为横向侧部时，第一层电源线31和第一层接地线32中的每个沿着至少一个其横向侧部具有凹凸形状。此外，如图4所示，第一层电源线31和第一层接地线32被形成，以使得第一层电源线31的凸部分与第一层接地线32的凹部分接合。也就是说，第一层电源线31和第一层接地线32被布置，以使得它们的凹凸部分彼此接合。
此外，如图4所示，第一层电源线31的凸部分的尖端被形成于P型阱区域23上方，P型阱区域23与被形成于第一层电源线31下方的N型阱区域20相邻。此外，第一层接地线32的凸部分的尖端被形成于N型阱区域20上方，N型阱区域20与被形成于第一层接地线32下方的P型阱区域23相邻。也就是说，第一层电源线31和第一层接地线32的凸部分的尖端被形成在位于虚设延伸线之外的位置处，虚设延伸线从N型阱区域20和P型阱区域23之间的边界在Z方向上投影。
此外，为了从不同视角阐释配置，第一层电源线31和第一层接地线32具有这些线以梳状形状从横向侧部突出这样的形状。此外，第一层电源线31和第一层接地线32被形成以使得它们的梳状形状彼此接合。
接下来，图5示出了根据第一实施例的IO单元10的第二全局布线层的布局的示意图。如图5所示，第二层电源线41和第二层接地线42被设置在第二全局布线层中。第一电功率被供应至第二层电源线41，并且第二电功率被供应至第二层接地线42。在图5中所示的示例中，第二层电源线41和第二层接地线42中的每个以两个线路形成一个线路对这样的方式被形成。在根据第一实施例的半导体器件1中，在第二全局布线层中被设置为一个线路对的第二层电源线41的两个线路通过形成于第三全局布线层中的线路彼此连接。通过这一连接，第二层电源线41的这两个线路用作一个第三电源线。针对第二层接地线42，被设置为一个线路对的第二层接地线42的两个线路也通过形成于第三全局布线层中的线路彼此连接。因此，第二层接地线42的这两个线路用作一个第四电源线。也就是说，在图5中，由两个线路形成的线路对可以被看作一个线路。此外，如图5所示，向其供应不同电压的多个线路对在第二全局布线层中在Y方向上交替地被布置。
如图5所示，每对第二层电源线41通过过孔40被连接至设置在第一全局布线层中的两个相邻的第一层电源线31。此外，第二层接地线42通过过孔40被连接至设置在第一全局布线层中的相邻的第一层接地线32。注意，在根据第一实施例的半导体器件1中，连接形成于第一全局布线层中的线路与形成于第二全局布线层中的线路的过孔40靠近第一层电源线31和第一层接地线32的凸部分的尖端设置。
接下来，图6示出了根据第一实施例的IO单元10的第三全局布线层的布局的示意图。如图6所示，第三层电源线51和第三层接地线52被设置在第三全局布线层中。第一电功率被供应至第三层电源线51，并且第二电功率被供应至第三层接地线52。在图6中所示的示例中，第三层电源线51和第三层接地线52中的每个以两个线路形成一个线路对这样的方式被形成。形成第三层电源线51的线路对的两个线路中的每个线路通过过孔50被连接至第二层电源线41。也就是说，相同的电压被供应至第二层电源线41和第三层电源线51，并且因此它们用作一个第三电源线。形成第三层接地线52的线路对的两个线路中的每个线路通过过孔50被连接至第二层接地线42。也就是说，相同的电压被供应至第二层接地线42和第三层接地线52，并且因此它们用作一个第四电源线。也就是说，在图6中，由两个线路形成的线路对可以看做一个线路。此外，如图6所示，向其供应不同电压的多个线路对在第三全局布线层中在Y方向上交替地被布置。
注意，希望设置尽可能多的过孔50，该过孔50连接形成于第二全局布线层中的线路与形成于第三全局布线层中的线路。这是因为通过设置尽可能多的过孔50，可以减小第三电源线和第四电源线的电阻值。
接下来，阐释根据第一实施例的半导体器件1的全局布线层和它们的外围元件的截面结构。注意，在全局布线层和它们的外围元件的截面结构的以下阐释中，省略了对形成于局部布线层中的线路(诸如阱接触线路27和阱接触28)的阐释。图7示出了沿着图6的线VII-VII截取的IO单元的截面。如图7所示，N型阱区域20和P型阱区域23被形成于根据第一实施例的半导体器件1中的半导体衬底SUB上。此外，P型扩散区域21被形成于N型阱区域20中，并且N型扩散区域24被形成于P型阱区域23中。此外，N型扩散区域24通过包括接触25和过孔30的布线结构被连接至第一层接地线32。P型扩散区域21通过包括接触22和过孔30的布线结构被连接至第一层电源线31。
此外，如图7所示，在沿着线VII-VII截取的截面中，在第一全局布线层中，第一层电源线31的线宽度(在Y方向上的线宽度)比第一层接地线32的线宽度更宽。此外，在沿着线VII-VII截取的截面中，在第二全局布线层中，由第二层电源线41形成的线路对形成于第一层接地线32上方，并且由第二层接地线42形成的线路对形成于第一层电源线31上方。此外，由第二层电源线41形成的线路对的总的线宽度大致等于由第二层接地线42形成的线路对的总的线宽度。
此外，如图7所示，在第二全局布线层中形成线路对的两个线路通过形成于第三全局布线层中并且被供应有与两个线路相同电压的线路而彼此连接。更具体而言，第二层电源线41的两个线路通过第三层电源线51彼此连接，并且第二层接地线42的两个线路通过第三层接地线52彼此连接。
图8示出了沿着图6的线VIII-VIII截取的IO单元的截面。如图8所示，由于在沿着线VIII-VIII截取的截面中形成于半导体衬底SUB上的晶体管的结构与沿着线VII-VII截取的截面中的晶体管的结构相同，所以在此省略它们的阐释。
如图8所示，在沿着线VIII-VIII截取的截面中，在第一全局布线层中，第一层接地线32的线宽度(在Y方向上的线宽度)比第一层电源线31的线宽度更宽。此外，在沿着线VIII-VIII截取的截面中，在第二全局布线层中，由第二层电源线41形成的线路对形成于第一层接地线32上方，并且由第二层接地线42形成的线路对形成于第一层电源线31上方。此外，由第二层电源线41形成的线路对的总的线宽度大致等于由第二层接地线42形成的线路对的总的线宽度。
此外，如图8所示，在第二全局布线层中形成线路对的两个线路通过形成于第三全局布线层中并且被供应有与两个线路相同电压的线路而彼此连接。更具体而言，第二层电源线41的两个线路通过第三层电源线51彼此连接，并且第二层接地线42的两个线路通过第三层接地线52彼此连接。
如图7和图8所示，全局布线层具有这样的结构，使得向其供应具有不同电压的电功率的线路在根据第一实施例的半导体器件1中的晶体管上方的半导体芯片的垂直方向(例如Z方向)上被堆叠。
为了以更详细的方式阐释上述布线结构，图9示出了透视图，该透视图示出了根据第一实施例的IO单元的第一至第三全局布线层中的电源线的结构。如图9所示，形成于第一至第三全局布线层中的所有线路被形成，以便在根据第一实施例的半导体器件中在第二方向上延伸。此外，在第一全局布线层中在纵向方向(Y方向)上彼此相邻并且具有相同电势的第一层电源线31通过形成于第二和第三全局布线层中的第二层电源线41和第三层电源线51彼此连接。此外，形成于不同布线层中的线路通过过孔40和/或过孔50彼此连接。
如上所述，在其之间设置被供应有与相邻线路的电压不同的电压的线路的相邻线路彼此连接，而通过其向IO单元10供应电功率的所有电源线被形成，以便在与半导体器件1中的半导体芯片的外围侧部平行的X方向上延伸。因此，有可能增加包括电源线和接地线的并联线路的数目，该电源线和接地线被设置以便围绕半导体芯片，并且由此减小根据第一实施例的半导体器件1中的这些周围线路的电阻值。
在下文中以更详细的方式阐释减小周围线路的电阻值的效果。因此，图10是示出了根据比较示例的半导体器件100的电源线和接地线的结构的透视图。如图10所示，根据比较示例的半导体器件100包括第一电源线111A和第二电源线111B，二者在这些电源线围绕半导体器件的方向(例如在X方向)上延伸。这些第一和第二电源线111A和111B在垂直于X方向的Y方向上交替地被布置。此外，在半导体器件100中，形成于不同位置处的第一电源线111A通过第一电源线112A彼此连接。此外，在半导体器件100中，形成于不同位置处的第二电源线111B通过第二电源线112B彼此连接。注意，第一电源线111A通过由过孔121A和连接线122A形成的布线结构被连接至第一电源线112A。此外，第二电源线111B通过由过孔121B和连接线122B形成的布线结构被连接至第二电源线112B。
如上所述，在根据比较示例的半导体器件100中，在相同布线层中彼此远离设置的电源线通过提供在垂直于与电源线被设置于其中的布线层不同的布线层中的这些电源线的方向上延伸的线路被彼此连接。因此，在根据比较示例的半导体器件100中存在如下问题，并联电源线的数目小于根据第一实施例的半导体器件1的并联电源线的数目，并且因此不能减小布线电阻。
接下来，在数值上比较根据第一实施例的半导体器件1的布线电阻与根据比较示例的半导体器件100的布线电阻。首先，用于计算电源线的电阻值的条件如下被定义。注意，在该检查中，假设根据比较示例的半导体器件的第一和第二电源线111A和111B被设置以便在X方向上延伸，并且其第一和第二电源线112A和112B被设置以便在Y方向上延伸。
IO单元的宽度(在X方向上的宽度)：50[μm]
IO逻辑形成区域14的高度(在Y方向上的宽度)：100[μm]
被分配至电源线的高度(在Y方向上的宽度)：50[μm]
被分配至接地线的高度(在Y方向上的宽度)：50[μm]
IO逻辑形成区域14的尺寸：2500[μm2]
IO逻辑形成区域14的操作电流：50[μA]
在第一全局布线层中在Y方向上的一个线路的线宽度：1.0[μm]
在第一全局布线层中在Y方向上的线间隔：2.0[μm]
在第二和第三全局布线层中在Y方向上的一个线路的线宽度：1.0[μm]
在第二和第三全局布线层中在Y方向上的线间隔：0.5[μm]
全局布线层的线路薄层电阻：0.5[Ω/□]
每个过孔的容许电流：100[μA]
过孔尺寸：0.1[μm/□]
过孔的电阻值：15[Ω]
在第一全局布线层中在X方向上的线宽度：1.0[μm]
在第一全局布线层中在X方向上的线间隔：2.0[μm]
第一全局布线层中的线路的每个凸部分中的过孔40的数目：2[过孔]
第一全局布线层中的线路的每个凸部分中的过孔40的最大数目：2[过孔]
在第一全局布线层中在Y方向上的线路的一个凸部分的长度：4.0[μm]
在第二和第三全局布线层之间形成的过孔50之间的间隔：0.1[μm]
首先，检查在前述条件下的周围电源线的容许电流。根据上述条件，可以从以下表达式(1)导出每个IO单元的电流密度。
(电流密度)＝(IO逻辑形成区域14的操作电流)/(IO逻辑形成区域14的尺寸)
＝50[μA]/2500[μm2]
＝0.02[μA/μm2]  (1)
接下来，基于以下表达式(2)计算每个过孔的容许尺寸S。
(容许尺寸S)＝(每个过孔的容许电流)/(IO逻辑形成区域14的电流密度)
＝100[μA]/0.02[μA/μm2]
＝5000[μm2]
在IO单元10中，在所有过孔40之中，连接第一和第二全局布线层的过孔40的数目是最小的。因此，计算IO单元10中的过孔40的数目。首先，检查IO单元在高度方向(Y方向)上的过孔的数目。根据上述条件，可以根据以下表达式(3)导出可以在第一全局布线层中的IO逻辑形成区域14的高度方向上被布置的线路的最大数目。
(第一全局布线层中的线路的数目)
＝50[μm]/(1.0[μm]+2.0[μm])
＝16.6667  (3)
注意，由于线路的数目总是为整数，所以基于表达式(3)第一全局布线层中的线路的数目是16。此外，过孔40沿着这16条线路中的每个的两侧被设置。因此，16个过孔40在IO逻辑形成区域14中在Y方向上被布置。
接下来，检查在IO单元的宽度方向(即X方向)上被布置的过孔的数目。根据以上条件，可以通过以下表达式(4)导出可以在IO逻辑形成区域14的宽度方向上被布置的凸部分的最大数目。
(可以在宽度方向上被布置的凸部分的最大数目)
＝50[μm]/(1.0[μm]+2.0[μm])
＝16.6667  (4)
注意，由于凸部分的数目总是为整数，所以基于表达式(4)可以在宽度方向上被布置的凸部分的最大数目是16。因此，两个过孔40被设置在这16个凸部分中的每个凸部分中。因此，32个过孔40在IO逻辑形成区域14中在X方向上被布置。
通过上述计算，可以理解512(16×32＝512)个过孔40被设置在IO逻辑形成区域14中。当以与上述计算类似的方式计算被设置在IO逻辑形成区域(IO逻辑形成区域设置于根据比较示例的半导体器件100的IO单元中)中的过孔40的数目时，计算示出4096个过孔40被设置在根据比较示例的半导体器件100的一个IO逻辑形成区域中。
此外，根据上述条件，每个过孔的容许电流是100μA。利用这些值，通过计算过孔的数目和容许电流的乘积来计算可以被供应至一个IO逻辑形成区域的电流量。图11示出了其中概述计算结果的表格。如图11所示，根据第一实施例的半导体器件的IO逻辑形成区域14中的电流量是51.2mA，而根据比较示例的半导体器件100的IO逻辑形成区域中的电流量是409.6mA。于此同时，在上述条件下IO逻辑形成区域14的操作电流是50[μA]。也就是说，尽管可以被馈送至根据第一实施例的半导体器件1的IO逻辑形成区域14的最大电流量小于根据比较示例的半导体器件100的最大电流量，但是根据第一实施例的半导体器件1具有足够的容许电流。
接下来，检查根据第一实施例的半导体器件1的全局线路的布线电阻和根据比较实施例的半导体器件100的全局线路的布线电阻。首先，检查在X方向上的布线电阻。在X方向上的布线电阻取决于在每个全局布线层中在Y方向上被布置的线路的数目。也就是说，可以通过检查在X方向上延伸的线路的并联电阻来获得在X方向上的布线电阻。因此，图12是示出了在全局布线层中在横向方向(X方向)上的线路的数目与根据第一实施例的半导体器件的IO单元中的布线电阻之间的关系、以及在横向方向(X方向)上的线路的数目与根据比较示例的半导体器件的IO单元中的布线电阻之间的关系的表格。如图12所示，在X方向上延伸的线路仅设置在根据比较示例的半导体器件100中的第二和第三全局布线层中。注意，在根据比较示例的半导体器件100的IO逻辑形成区域中，如通过上述表达式(3)被计算的那样，16条线路被设置在每个布线层中。与此相反，在根据第一实施例的半导体器件1中，在X方向上延伸的8条线路被设置在第一全局布线层中，并且在X方向上延伸的16条线路被设置在第二和第三全局布线层中的每个全局布线层中。因此，在根据第一实施例的半导体器件1(其具有比比较示例更大的线路数目)中在X方向上的布线电阻低于比较示例的布线电阻。
接下来，图13是示出了在全局布线层中在纵向方向(Y方向)上的线路的数目与根据第一实施例的IO单元中的布线电阻之间的关系、以及在纵向方向(Y方向)上的线路的数目与根据比较示例的半导体器件的IO单元中的布线电阻之间的关系的表格。如图13所示，在Y方向上延伸的线路仅设置在根据比较示例的半导体器件100中的第一全局布线层中。注意，在根据比较示例的半导体器件100的IO逻辑形成区域中，如通过上述表达式(3)被计算的那样，16条线路被设置在第一全局布线层中。与此相反，在X方向上延伸的16条线路被设置在根据第一实施例的半导体器件1中的第一全局布线层中。此外，在根据第一实施例的半导体器件1中，两个过孔被设置在设置于第一和第二全局布线层之间的第一过孔层中。此外，250个过孔被设置在设置于第二和第三全局布线层之间的第二过孔层中。
注意第二过孔层中的过孔的数目基于以下表达式(5)来计算。
(第二过孔层中的过孔的数目)＝(IO单元的宽度)/((过孔尺寸)+过孔之间的间隔)
＝50[μm]/(0.1[μm]+0.1[μm])
＝250[过孔]   (5)
此外，由于根据第一实施例的半导体器件1需要许多过孔以用于在具有相同电压的相邻线路之间的连接，所以根据第一实施例的半导体器件1具有比根据比较示例的半导体器件100更大的布线电阻。在图13所示的示例中，根据第一实施例的半导体器件1的在Y方向上的布线电阻约为根据比较示例的半导体器件100的在Y方向上的布线电阻的6.6倍。
基于以上检查，在根据第一实施例的半导体器件1中，已经发现有可能增加在X方向上延伸的并联线路的数目，周围线路在X方向上延伸。因此，有可能使得在根据第一实施例的半导体器件1中在X方向上的布线电阻小于根据比较示例的半导体器件100在X方向上的布线电阻。与此同时，由于根据第一实施例的半导体器件1不具有在Y方向上延伸的线路，所以在Y方向上的布线电阻高于根据比较示例的半导体器件100在Y方向上的布线电阻。
然而，在最近的半导体器件中，在一个半导体芯片中安装的IO单元10的数目已经增加。也就是说，在最近的半导体器件中，被连接至一个周围线路的IO单元10的数目已经增加。基于上述检查，已经发现，在根据第一实施例的IO单元10中，在X方向上的布线电阻小并且在Y方向上的布线电阻大。此外，当被布置的IO单元10的数目增加时，周围线路的长度增加。因此，由于并联线路的数目的增加，存在在X方向上的布线电阻增加并且在Y方向上的布线电阻减小的趋势。
因此，在下文中阐释在布线电阻与IO单元10的数目之间的关系。因此图14是示出了根据比较示例的半导体器件中的被连接至周围线路的IO单元的数目与电源线的电阻值之间的关系的表格，并且图15是示出了根据第一实施例的半导体器件中的被连接至周围线路的IO单元的数目与电源线的电阻值之间的关系的表格。
如图14所示，在根据比较示例的半导体器件100中，随着被连接至周围线路的IO单元的数目增加，在X方向上的布线电阻单调地增加，并且在Y方向上的布线电阻单调地减小。此外，在根据比较示例的半导体器件100中，在X方向和Y方向上的布线电阻的总电阻单调地增加。这是因为在Y方向上的布线电阻的减小量总是小于在X方向上的增加量。
与此同时，如图15所示，在根据第一实施例的半导体器件1中，与比较示例的情况一样，随着被连接至周围线路的IO单元的数目增加，在X方向上的布线电阻单调地增加，并且在Y方向上的布线电阻单调地减小。此外，在根据第一实施例的半导体器件1中，在被连接至周围线路的IO单元的数目是4或更少时，在X方向和Y方向上的布线电阻的总电阻单调地减小。此外，在被连接至周围线路的IO单元的数目是5或更大时，总电阻单调地增加。这是因为在被布置的IO单元的数目是4或更少时在Y方向上的布线电阻的减小量大于在X方向上的增加量。
图16示出了其中比较图14中所示的总电阻与图15中所示的总电阻的图表。如图16所示，当被布置的IO单元10的数目小时，根据第一实施例的半导体器件1中的总电阻高于根据比较示例的半导体器件100中的总电阻。然而，当被布置的IO单元的数目为8或更大时，根据第一实施例的半导体器件1中的总电阻低于根据比较示例的半导体器件100中的总电阻。这是因为根据第一实施例的半导体器件1中的总电阻的增加速率小于根据比较示例的半导体器件100中的总电阻的增加速率。此外，当被布置的IO单元的数目是20时，根据第一实施例的半导体器件1中的总电阻比根据比较示例的半导体器件100的总电阻小20％。
基于以上阐释，可以看出在根据第一实施例的半导体器件1中，被连接至一个周围线路的IO单元10的数目越大，减小周围线路的电阻值的效果越高。此外，通过减小周围线路的电阻值，根据第一实施例的半导体器件1可以避免可能另外将在周围线路中出现的IRDrop等问题。此外，如上所述，根据第一实施例的半导体器件1减小了在X方向上的布线电阻，同时也通过消除在Y方向上延伸的任何电源线而减小了布线层的数目。因此，根据第一实施例的半导体器件1可以减小在被连接至一个周围线路的IO单元的数目增加时引起的布线电阻的增加。也就是说，在根据第一实施例的半导体器件1中，减小布线电阻的效果随着被连接至一个周围线路的IO单元10的数目的增加而增加。
此外，通过减小周围线路的电阻值，有可能减小向周围线路供应电功率的电源线路的驱动能力，因此产生减小半导体芯片的尺寸的有益效果。此外，为了从不同视角阐释配置，根据第一实施例的半导体器件1可以增加被连接至一个电源电路的IO单元10的数目，而同时维持特定的DRDrop。通过如上所述增加被连接至一个电源电路的IO单元10的数目，有可能减小电源电路的数目并且由此减小半导体芯片的尺寸。
此外，在大多数最近的半导体器件中，IO单元10的数目不小于20。因此，通过根据第一实施例的IO单元10减小布线电阻的效果非常大。此外，在最近的半导体器件中，希望减小布线层的数目，以便改进半导体器件的可靠性。因此，通过使用根据第一实施例的IO单元10产生的效果很高，即使在布线层的数目小时也可以减小布线电阻。
第二实施例
在第二实施例中，阐释形成于第一至第三布线层中的线路的形状的另一实施例。更具体而言，在第二实施例中阐释其中凹凸形状形成于第三电源线的侧部上的示例，第三电源线形成于第二全局布线层中。因此，在根据第二实施例的半导体器件中晶体管也被布置在图3中所示的布局中。此外，具有根据第二实施例的全局线路布线结构的IO单元在下文中被称为“IO单元60”。
图17至图19分别示出了根据第二实施例的第一至第三全局布线层的布局。图17示出了示意图，该示意图示出了根据第二实施例的IO单元60的第一全局布线层的布局。
如图17所示，第一电源线(例如第一层电源线62)和第二电源线(例如第一层接地线63)被设置在根据第二实施例的IO单元60的第一全局布线层中。也就是说，电源电压被供应至第一层电源线62，并且接地电压被供应至第一层接地线63。第一层电源线62通过过孔61被连接至图3中所示的PMOS晶体管的源极。此外，第一层接地线63通过过孔61被连接至图3中所示的NMOS晶体管的源极。注意，第一层电源线62和第一层接地线63通过包括过孔61的堆叠过孔或由局部布线层和其它过孔形成的布线结构电连接至它们相应的晶体管。
第一层电源线62和第一层接地线63被形成为以便在平行于X方向的方向上延伸。第一层电源线62总体被设置于在N型阱区域20上方的层中，并且第一层接地线63总体被设置于在P型阱区域23上方的层中。此外，在第二实施例中，第一层电源线62和第一层接地线63在它们的侧部上不具有凹凸形状。
接下来，图18示出了根据第二实施例的IO单元60的第二全局布线层的布局的示意图。如图18所示，第二层电源线65和第二层接地线66被设置在第二全局布线层中。第一电功率被供应至第二层电源线65并且第二电功率被供应至第二层接地线66。此外，如图18所示，第二层电源线65和第二层接地线66在第二全局布线层中在Y方向上交替地被布置。
此外，如图18所示，第二层电源线65和第二层接地线66中的每个在至少一个它们的侧部上具有凹凸形状。此外，它们被形成，以使得第二层电源线65的凸部分与第二层接地线66的凹部分接合。也就是说，第二层电源线65和第二层接地线66被布置，以使得它们的凹凸部分彼此接合。
如图18所示，第二层电源线65被形成于在第一层接地线63上方的层中，第一层接地线63被形成于第二层电源线65下方。每个第二层电源线65的凸部分的尖端被形成于设置于第一全局布线层中的两个相邻第一层电源线62上方。此外，每个第二层电源线65通过靠近第二层电源线65的凸部分的尖端设置的过孔64被连接至设置于第一全局布线层中的两个相邻第一层电源线62。也就是说，第二层电源线65对应于将形成于另一全局布线层中的两个电源线彼此连接的第三电源线。
此外，如图18所示，第二层接地线66被形成于在第一层电源线62上方的层中，第一层电源线62被形成于第二层接地线66下方。每个第二层接地线66的凸部分的尖端被形成于设置于第一全局布线层中的两个相邻第一层接地线63上方。每个第二层接地线66通过靠近第二层接地线66的凸部分的尖端设置的过孔64被连接至设置于第一全局布线层中的两个相邻第一层接地线63。也就是说，第二层电源线65对应于将形成于另一全局布线层中的两个电源线彼此连接的第四电源线。
在第二实施例中，第三和第四电源线二者可以形成于一个全局布线层中，第三和第四电源线中的每个将形成于另一全局布线层中的线路彼此连接。也就是说，也就是说，第二层电源线65和第二层接地线66的凸部分的尖端被形成在位于虚设延伸线之外的位置处，虚设延伸线从N型阱区域20和P型阱区域23之间的边界在Z方向上投影。
接下来，图19示出了根据第二实施例的IO单元60的第三全局布线层的布局的示意图。如图19中所示，第三层电源线68和第三层接地线69被设置在第三全局布线层中。第一电功率被供应至第三层电源线68，并且第二电功率被供应至第三层接地线69。在图19中所示的示例中，第三层电源线68和第三层接地线69中的每个以两个线路形成一个线路对这样的方式被形成。形成第三层电源线68的线路对的两个线路中的每个线路通过过孔67被连接至第二层电源线65。形成第三层接地线69的线路对的两个线路中的每个线路通过过孔67被连接至第二层接地线66。在图19中，由两个线路形成的线路对可以看做一个线路。此外，如图19所示，向其供应不同电压的多个线路对在第三全局布线层中在Y方向上交替地被布置。
注意，希望设置尽可能多的过孔67，该过孔67连接形成于第二全局布线层中的线路与形成于第三全局布线层中的线路。这是因为通过设置尽可能多的过孔67，可以减小第三电源线和第四电源线的电阻值。
接下来，阐释根据第二实施例的半导体器件的全局布线层和它们的外围元件的截面结构。注意，由于第二实施例中的晶体管的截面结构与第一实施例相同，因此省略了其阐释。也就是说，仅阐释形成于全局布线层中的线路。
图20示出了沿着图19的线XX-XX截取的IO单元的截面。如图20所示，在沿着线XX-XX截取的截面中，第一全局布线层中的第一层电源线62的线宽度大致等于第一层接地线63的线宽度。此外，在沿着线XX-XX截取的截面中，第二全局布线层中的第二层接地线66的线宽度(在Y方向上的线宽度)比第二层电源线65的线宽度更宽。第二层电源线65被形成于第一层接地线63上方，并且第二层接地线66被形成于第一层电源线62上方。此外，如图20所示，在第三全局布线层中形成的线路通过形成于第二全局布线层中并且具有与待连接的线路以及第二实施例中的过孔68相同电压的线路被彼此连接。
图21示出了沿着图19的线XXI-XXI截取的IO单元的截面。如图21所示，在沿着线XXI-XXI截取的截面中，第一全局布线层中的第一层电源线62的线宽度还大致等于第一层接地线63的线宽度。此外，在沿着线XXI-XXI截取的截面中，第二全局布线层中的第二层电源线65的线宽度(在Y方向上的线宽度)比第二层接地线66的线宽度更宽。第二层电源线65被形成于第一层接地线63上方，并且第二层接地线66被形成于第一层电源线62上方。此外，如图21所示，在第三全局布线层中形成的线路通过形成于第二全局布线层中并且具有与待连接的线路以及第二实施例中的过孔68相同电压的线路被彼此连接。
如图20和21所示，全局布线层具有这样的结构，使得向其供应具有不同电压的电功率的线路在根据第一实施例的半导体器件1中的晶体管上方的半导体芯片的垂直方向(例如Z方向)上被堆叠。具体而言，重要的是第二电源线和第三电源线在半导体芯片的垂直方向(例如Z方向)上被堆叠，第三电源线具有不同于第二电源线的电压。
如上所述，在根据第二实施例的半导体器件中的第二全局布线层中提供在其侧部上具有凹凸形状的电源线。也就是说可以在任何全局布线层中设置在其侧部上具有凹凸形状的电源线。通过在至少一个全局布线层中提供在其侧部上具有凹凸形状的电源线，可以实现与根据第一实施例的半导体器件类似的有益效果。更具体而言，通过采用上述特征，有可能在被连接至一个周围线路的IO单元的数目被增加时实现布线电阻减小的效果。
第三实施例
在第三实施例中，阐释形成于第一至第三布线层中的线路的形状的另一实施例。更具体而言，在第三实施例中阐释其中形成于第二全局布线层中的线路和形成于第三全局布线层中的线路在它们的侧部均具有凹凸形状的示例。也就是说，在第三实施例中，第三线路形成于第二和第三全局布线层二者中，第三线路将设置于第三线路下方的层中并且具有与第三线路相同电压的两个相邻线路彼此连接。因此，在根据第三实施例的半导体器件中，晶体管也被布置在图3中所示的布局中。此外，具有根据第三实施例的全局线路布线结构的IO单元在下文中被称为“IO单元70”。
图22至图24分别示出了根据第三实施例的第一至第三全局布线层的布局。图22示出了根据第三实施例的IO单元70的第一全局布线层的布局的示意图。
如图22所示，第一电源线(例如第一层电源线72)和第二电源线(例如第一层接地线73)被设置在根据第二实施例的IO单元70的第一全局布线层中。也就是说，电源电压被供应至第一层电源线72，并且接地电压被供应至第一层接地线73。第一层电源线72通过过孔71被连接至图3中所示的PMOS晶体管的源极。此外，第一层接地线73通过过孔71被连接至图3中所示的NMOS晶体管的源极。注意，第一层电源线72和第一层接地线73通过包括过孔71的堆叠过孔或由局部布线层和其它过孔形成的布线结构电而连接至它们相应的晶体管。
第一层电源线72和第一层接地线73被形成为以便在平行于X方向的方向上延伸。第一层电源线72总体被设置于在N型阱区域20上方的层中，并且第一层接地线73总体被设置于在P型阱区域23上方的层中。此外，在第三实施例中，第一层电源线72和第一层接地线73在它们的侧部上不具有凹凸形状。
接下来，图23示出了根据第三实施例的IO单元70的第二全局布线层的布局的示意图。如图23所示，第二层电源线75和第二层接地线76被设置在第二全局布线层中。第一电功率被供应至第二层电源线75并且第二电功率被供应至第二层接地线76。此外，如图23所示，第二层电源线75和第二层接地线76在第二全局布线层中在Y方向上交替地被布置。
此外，如图23所示，第二层电源线75和第二层接地线76中的每个在至少一个它们的侧部上具有凹凸形状。此外，它们被形成，以使得第二层电源线75的凸部分与第二层接地线76的凹部分接合。也就是说，第二层电源线75和第二层接地线76被布置，以使得它们的凹凸部分彼此接合。
如图23所示，第二层电源线75被形成于在第一层接地线73上方的层中，第一层接地线73被形成于第二层电源线75下方。每个第二层电源线75的凸部分的尖端被形成于设置于第一全局布线层中的两个相邻第一层电源线72上方。此外，每个第二层电源线75通过靠近第二层电源线75的凸部分的尖端设置的过孔74而被连接至设置于第一全局布线层中的两个相邻第一层电源线72。也就是说，第二层电源线75对应于将形成于另一全局布线层中的两个电源线彼此连接的第三电源线。
此外，如图23所示，第二层接地线76被形成于在第一层接地线73上方的层中，第一层接地线73被形成于第二层接地线76下方。每个第二层接地线76的凸部分的尖端被形成于设置于第一全局布线层中的两个相邻第一层接地线73上方。每个第二层接地线76通过靠近第二层接地线76的凸部分的尖端设置的过孔74被连接至设置于第一全局布线层中的两个相邻第一层接地线73。也就是说，第二层电源线75对应于将形成于另一全局布线层中的两个电源线彼此连接的第四电源线。
在第三实施例中，第三和第四电源线二者可以形成于一个全局布线层中，第三和第四电源线中的每个将形成于另一全局布线层中的线路彼此连接。也就是说，第二层电源线75和第二层接地线76的凸部分的尖端被形成在位于虚设延伸线之外的位置处，虚设延伸线从N型阱区域20和P型阱区域23之间的边界在Z方向上投影。
接下来，图24示出了根据第三实施例的IO单元70的第三全局布线层的布局的示意图。如图24中所示，第三层电源线78和第三层接地线79被设置在第三全局布线层中。第一电功率被供应至第三层电源线78，并且第二电功率被供应至第三层接地线79。此外，如图24所示，第三层电源线78和第三层接地线79在第二全局布线层中在Y方向上交替地被布置。
此外，如图24所示，第三层电源线78和第三层接地线79在至少一个它们的侧部上具有凹凸形状。此外，它们被形成，以使得第三层电源线78的凸部分与第三层接地线79的凹部分接合。也就是说，第三层电源线78和第三层接地线79被布置，以使得它们的凹凸部分彼此接合。
如图24所示，第三层电源线78被形成于第二层接地线76上方的层中，第二层接地线76被形成于第三层电源线78下方。每个第三层电源线78的凸部分的尖端被形成于设置于第二全局布线层中的两个相邻第二层电源线75的凸部分上方。此外，每个第三层电源线78通过靠近第三层电源线78的凸部分的尖端设置的过孔77被连接至设置于第二全局布线层中的两个相邻第二层电源线76的凸部分。也就是说，第三层电源线78对应于将形成于第二全局布线层中的两个电源线彼此连接的第三电源线。注意，为了从不同视角阐释配置，被设置于第二全局布线层中的两个相邻第二层电源线75用作第一电源线。
此外，如图24所示，第三层接地线79被形成于第二层电源线75上方的层中，第二层电源线75被形成于第三层接地线79下方。每个第三接地线79的凸部分的尖端被形成于设置于第二全局布线层中的两个相邻第二层接地线76上方。每个第三层接地线79通过靠近第三层接地线79的凸部分的尖端设置的过孔77被连接至设置于第一全局布线层中的两个相邻第二层接地线76的凸部分。也就是说，第三层接地线79对应于将形成于第二全局布线层中的两个电源线彼此连接的第四电源线。注意，为了从不同视角阐释配置，被设置于第二全局布线层中的两个相邻第二层接地线76用作第二电源线。
在第三实施例中，第三和第四电源线二者可以被形成于一个全局布线层中，第三和第四电源线中的每个将形成于另一全局布线层中的线路彼此连接。也就是说，第二层电源线75和第二层接地线76的凸部分的尖端被形成在位于虚设延伸线之外的位置处，虚设延伸线从N型阱区域20和P型阱区域23之间的边界在Z方向上投影。
如上所述，在第三实施例中，第二全局布线层用作与第一全局布线层有联系的包括在其中的第三电源线的第二布线层，以及用作与第三全局布线层有联系的包括第一和第二电源线的第三布线层。
接下来，阐释根据第三实施例的半导体器件的全局布线层和它们的外围元件的截面结构。注意，由于第三实施例中的晶体管的截面结构与第一实施例相同，因此省略了其阐释。也就是说，仅阐释形成于全局布线层中的线路。
图25示出了沿着图19的线XXV-XXV截取的IO单元的截面。如图25所示，在沿着线XXV-XXV截取的截面中，第一全局布线层中的第一层电源线72的线宽度大致等于第一层接地线73的线宽度。此外，在沿着线XXV-XXV截取的截面中，第二全局布线层中的第二层接地线76的线宽度(在Y方向上的线宽度)比第二层电源线75的线宽度更宽。第二层电源线75被形成于第一层接地线73上方，并且第二层接地线76被形成于第一层电源线72上方。此外，如图25所示，在沿着线XXV-XXV截取的截面中，第二全局布线层中的第二层接地线76的线宽度(在Y方向上的线宽度)比第二层电源线75的线宽度更宽。此外，第三层电源线78形成于第二层接地线76上方，并且第三层接地线79形成于第二层电源线75上方。
图26示出了沿着图19的线XXVI-XXVI截取的IO单元的截面。如图26所示，在沿着线XXVI-XXVI截取的截面中，第一全局布线层中的第一层电源线72的线宽度也大致等于第一层接地线73的线宽度。此外，在沿着线XXVI-XXVI截取的截面中，第二全局布线层中的第二层接地线76的线宽度(在Y方向上的线宽度)还比第二层电源线75的线宽度更宽。第二层电源线75被形成于第一层接地线73上方，并且第二层接地线76被形成于第一层电源线72上方。此外，如图26所示，在沿着线XXVI-XXVI截取的截面中，第二全局布线层中的第三层接地线79的线宽度(在Y方向上的线宽度)比第三层电源线78的线宽度更宽。此外，第三层电源线78被形成于第二层接地线76上方，并且第三层接地线79被形成于第二层电源线75上方。
如图25和26所示，全局布线层具有这样的结构，使得向其供应具有不同电压的电功率的线路在根据第三实施例的半导体器件中的晶体管上方的半导体芯片的垂直方向(例如Z方向)上被堆叠。具体而言，重要的是，第二电源线和第三电源线在半导体芯片的垂直方向(例如Z方向)上被堆叠，第三电源线具有不同于第二电源线的电压。
基于以上阐释，在根据第三实施例的半导体器件中，当关注在三个全局布线层之中的两个垂直相邻的布线层时，设置于较低布线层中的线路用作第一和第二电源线，并且设置于较高布线层中的线路用作将第一电源线彼此连接的第三电源线。权利要求中所述的第一和第二布线层并不限于其中第一和第二布线层中的每个布线层由一个层形成的配置。也就是说，其它各种形式是可行的。即使当采用根据第三实施例的上述配置时，也可以实现与根据第一实施例的半导体器件类似的有益效果。更具体而言，通过采用上述特征，有可能实现当被连接至一个周围线路的IO单元的数目增加时布线电阻减小的效果。
第四实施例
在第四实施例中，阐释了设置于周围线路中的凸部分的形状的另一实施例。因此，图27示出了根据第四实施例的IO单元80的第一和第二全局布线层的布局的示意图。注意，在图27中，设置于第二全局布线层中的线路以透明方式绘制，从而设置于第一和第二全局布线层中的线路皆在相同的图中示出。
在图27所示的示例中，设置于第一全局布线层中的第一层电源线81和第一层接地线82在它们的侧部上均具有凹凸形状。此外，在根据第四实施例的IO单元80中，第一全局布线层中的两个相邻第一层电源线81通过设置于第二全局布线层中的第二层电源线83和设置于第三全局布线层中的电源线(未示出)彼此连接。此外，在根据第四实施例的IO单元80中，第一全局布线层中的两个相邻第一层接地线82通过设置于第二全局布线层中的第二层接地线84和形成于第三全局布线层中的接地线(未示出)彼此连接。第一和第二全局布线层中的线路通过过孔85彼此连接。
注意，如图27所示，在根据第四实施例的IO单元80中，设置于第一层电源线81和第一层接地线82的侧部上的凸部分具有在其尖端处的宽部分。凸部分的这些宽部分具有大于凸部分的基础部分的宽度(在X方向上的长度)。此外，过孔85设置于第四实施例中的这些宽部分中。通过如上所述在宽部分中设置过孔85，第四实施例与其它实施例相比可以增加可以设置于一个凸部分中的过孔的最大数目。
如上所述，宽部分设置于在全局布线层中提供的线路的凸部分的尖端处，并且过孔设置在第四实施例中的这些宽部分中。因此，有可能增加设置于凸部分中的过孔85的数目，并且由此减小根据第四实施例的IO单元80中的周围线路在Y方向上的电阻值。
第五实施例
在第五实施例中，阐释了在IO单元的焊盘和IO逻辑形成区域之间的位置关系的另一实施例。因此，图28示出了根据第五实施例的IO单元的布局示意图。如图28所示，焊盘91在第五实施例中设置在IO逻辑形成区域92上方的层中。
因此，在第五实施例中，焊盘91可以设置在IO逻辑形成区域92的区域内。也就是说，通过采用根据第五实施例的布局，可以减小IO单元的尺寸。
本领域技术人员根据需要可以组合第一至第五实施例。
虽然已经根据若干实施例描述了本发明，但是本领域技术人员将认识到本发明可以在所附权利要求的精神和范围内利用各种修改进行实施，并且本发明并不限于如上所述的示例。
此外，权利要求的范围不由如上所述的实施例限定。
此外，注意，申请人意在涵盖所有权利要求元素的等效例，即使在审查期间进行后续修改。
例如，即使在其中具有相同电压的电源线在相同布线层中彼此相邻的情况下，当具有相同电压的那些电源线中的成对电源线交替地被布置时，具有相同电压的这些电源线的集合可以被看作一个线路。

Claims (20)

1.一种半导体器件，包括：
第一布线层，其中在第一方向上交替地布置有被供应有第一电功率的多个第一电源线和被供应有第二电功率的多个第二电源线；以及
第二布线层，其中设置有通过过孔被连接至所述多个第一电源线之中的相邻的第一电源线的第三电源线，所述第三电源线被供应有所述第一电功率，其中
所述第一电源线、所述第二电源线和所述第三电源线中的所有电源线被形成为以便在垂直于所述第一方向的第二方向上延伸。
2.根据权利要求1所述的半导体器件，其中
所述多个第一电源线沿着其侧部中的至少一个侧部具有凹凸形状，并且
所述第三电源线通过所述过孔连被接至所述相邻的第一电源线的凸部分。
3.根据权利要求2所述的半导体器件，其中：
所述多个第二电源线沿着其侧部中的至少一个侧部具有凹凸形状，并且
所述第一电源线和所述第二电源线被布置为使得所述第一电源线的凸部分与所述第二电源线的凹部分接合。
4.根据权利要求1所述的半导体器件，其中：
通过所述过孔被连接至所述多个第二电源线之中的相邻的第二电源线的第四电源线被设置在所述第二布线层中，所述第四电源线被供应有所述第二电功率，
所述多个第二电源线沿着其侧部中的至少一个侧部具有凹凸形状，并且
所述第四电源线通过所述过孔被连接至所述相邻的第二电源线的凸部分。
5.根据权利要求1所述的半导体器件，其中：
所述第三电源线沿着其侧部中的至少一个侧部具有凹凸形状，并且
所述相邻的第一电源线均通过所述过孔被连接至所述第三电源线的凸部分。
6.根据权利要求5所述的半导体器件，其中：
通过所述过孔被连接至相邻的第二电源线的第四电源线被设置在所述第二布线层中，所述第四电源线被供应有所述第二电功率，
所述第四电源线沿着其侧部中的至少一个侧部具有凹凸形状，并且
所述第三电源线和所述第四电源线被布置为使得所述第三电源线的凸部分与所述第四电源线的凹部分接合。
7.根据权利要求1所述的半导体器件，其中：
所述第一方向是垂直于半导体芯片的侧部的方向，
所述第二方向是平行于所述半导体芯片的所述侧部的方向，并且
所述第一电源线、所述第二电源线和所述第三电源线中的所有电源线被形成为以便沿着半导体芯片的外围延伸。
8.根据权利要求1所述的半导体器件，其中：
所述第一布线层被形成于在所述第二布线层下方的层中，并且
所述第三电源线被形成于所述第二电源线上方。
9.根据权利要求1所述的半导体器件，其中所述第二布线层包括多个布线层。
10.根据权利要求1所述的半导体器件，其中
所述第一电源线至所述第三电源线中的至少一个电源线包括沿着其侧部的凸部分，
所述凸部分包括在其尖端处的宽部分，所述宽部分具有比所述凸部分的基部部分的线宽度更大的线宽度，并且
用于将其自身的线与被设置在另一布线层中的线连接的过孔被形成于所述宽部分中。
11.一种IO单元，至少包括形成于其中的缓冲器电路，所述IO单元还包括：
第一布线层，其中在第一方向上交替地布置有用于向所述缓冲器电路供应第一电功率的多个第一电源线和用于向所述缓冲器电路供应第二电功率的多个第二电源线；以及
第二布线层，其中设置有通过过孔连接至所述多个第一电源线之中的相邻的第一电源线的第三电源线，所述第三电源线被供应有所述第一电功率，其中
所述第一电源线、所述第二电源线和所述第三电源线中的所有电源线被形成为以便在垂直于所述第一方向的第二方向上延伸。
12.根据权利要求11所述的IO单元，其中：
所述多个第一电源线沿着其侧部中的至少一个侧部具有凹凸形状，并且
所述第三电源线通过所述过孔被连接至所述相邻的第一电源线的凸部分。
13.根据权利要求12所述的IO单元，其中：
所述多个第二电源线沿着其侧部中的至少一个侧部具有凹凸形状，并且
所述第一电源线和所述第二电源线被布置为使得所述第一电源线的凸部分与所述第二电源线的凹部分接合。
14.根据权利要求11所述的IO单元，其中：
通过所述过孔被连接至所述多个第二电源线之中的相邻的第二电源线的第四电源线被设置在所述第二布线层中，所述第四电源线被供应有所述第二电功率，
所述多个第二电源线沿着其侧部中的至少一个侧部具有凹凸形状，并且
所述第四电源线通过所述过孔被连接至所述相邻的第二电源线的凸部分。
15.根据权利要求11所述的IO单元，其中：
所述第三电源线沿着其侧部中的至少一个侧部具有凹凸形状，并且
所述相邻的第一电源线均通过所述过孔被连接至所述第三电源线的凸部分。
16.根据权利要求15所述的IO单元，其中：
通过所述过孔被连接至相邻的第二电源线的第四电源线被设置在所述第二布线层中，所述第四电源线被供应有所述第二电功率，
所述第四电源线沿着其侧部中的至少一个侧部具有凹凸形状，以及
所述第三电源线和所述第四电源线被布置为使得所述第三电源线的凸部分与所述第四电源线的凹部分接合。
17.根据权利要求11所述的IO单元，其中所述第一电源线、所述第二电源线和所述第三电源线被分别连接至与所述IO单元相邻设置的另一IO单元的所述第一电源线、所述第二电源线和所述第三电源线。
18.根据权利要求11所述的IO单元，其中：
所述第一布线层被形成于在所述第二布线层下方的层中，并且
所述第三电源线被形成于所述第二电源线上方。
19.根据权利要求11所述的IO单元，其中：
所述第二布线层包括多个布线层。
20.根据权利要求11所述的IO单元，其中：
所述第一电源线至所述第三电源线中的至少一个电源线包括沿着其侧部的凸部分，
所述凸部分包括在其尖端处的宽部分，所述宽部分具有比所述凸部分的基部部分的线宽度更大的线宽度，并且
用于将其自身的线与被设置在另一布线层中的线连接的过孔被形成于所述宽部分中。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107591174A (zh) * 2016-07-08 2018-01-16 三星电子株式会社 半导体存储器封装、存储器件和半导体存储器系统

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6966686B2 (ja) 2016-10-21 2021-11-17 株式会社ソシオネクスト 半導体装置
US10318694B2 (en) 2016-11-18 2019-06-11 Qualcomm Incorporated Adaptive multi-tier power distribution grids for integrated circuits
US11251124B2 (en) * 2016-11-29 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power grid structures and method of forming the same
US10811357B2 (en) * 2017-04-11 2020-10-20 Samsung Electronics Co., Ltd. Standard cell and an integrated circuit including the same
KR102475281B1 (ko) * 2017-04-11 2022-12-08 삼성전자주식회사 표준 셀 및 이를 포함하는 집적 회로
US10784199B2 (en) * 2019-02-20 2020-09-22 Micron Technology, Inc. Component inter-digitated VIAS and leads

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02138758A (ja) * 1989-10-07 1990-05-28 Fujitsu Ltd 半導体装置
JPH04116850A (ja) * 1990-09-06 1992-04-17 Seiko Epson Corp 半導体装置
US5583359A (en) * 1995-03-03 1996-12-10 Northern Telecom Limited Capacitor structure for an integrated circuit
US20040041268A1 (en) * 2002-06-07 2004-03-04 Stmicroelectronics S.R.I. Multilayer metal structure of supply rings with large parasitic capacitance
US20050167702A1 (en) * 2004-01-30 2005-08-04 Richard Booth Cross-fill pattern for metal fill levels, power supply filtering, and analog cirucit shielding
TW200620616A (en) * 2004-10-02 2006-06-16 Samsung Electronics Co Ltd Metal I/O ring structure providing on-chip decoupling capacitance
US20070195946A1 (en) * 2006-02-17 2007-08-23 Fujitsu Limited Semiconductor integrated circuit device
TW200933422A (en) * 2008-01-30 2009-08-01 Realtek Semiconductor Corp Power mesh managing method utilized in an integrated circuit
US20100237508A1 (en) * 2009-03-17 2010-09-23 Kabushiki Kaisha Toshiba Power-supply wiring structure for multilayer wiring and method of manufacturing multilayer wiring
US20100327459A1 (en) * 2009-06-30 2010-12-30 Elpida Memory, Inc. Semiconductor device having plurality of wiring layers and designing method thereof
US7939856B2 (en) * 2004-12-31 2011-05-10 Stmicroelectronics Pvt. Ltd. Area-efficient distributed device structure for integrated voltage regulators
US20120247812A1 (en) * 2011-03-29 2012-10-04 Elpida Memory, Inc. Semiconductor device with power supply line system of reduced resistance

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04196265A (ja) * 1990-11-27 1992-07-16 Mitsubishi Electric Corp 半導体装置
JPH04286150A (ja) * 1991-03-14 1992-10-12 Toshiba Corp 半導体集積回路装置
JPH05267577A (ja) * 1992-03-18 1993-10-15 Nec Ic Microcomput Syst Ltd 半導体集積回路の周回電源
JPH05283615A (ja) * 1992-04-06 1993-10-29 Hitachi Ltd 半導体集積回路の電源配線
JPH0817820A (ja) * 1994-06-28 1996-01-19 Hitachi Ltd 半導体集積回路装置
JP2000349238A (ja) * 1999-06-04 2000-12-15 Seiko Epson Corp 半導体装置
JP2001015601A (ja) * 1999-06-25 2001-01-19 Toshiba Corp 半導体集積回路
JP4275110B2 (ja) 2001-08-07 2009-06-10 株式会社ルネサステクノロジ 半導体装置およびｉｃカード
JP2004311708A (ja) * 2003-04-07 2004-11-04 Matsushita Electric Ind Co Ltd 半導体装置
KR100615579B1 (ko) * 2004-09-20 2006-08-25 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 파워 라인 배치 방법
KR100667597B1 (ko) * 2005-02-07 2007-01-11 삼성전자주식회사 매크로 셀의 전원 라인 배치 구조 및 매크로 셀과 파워매시의 결합 구조
JP2007173485A (ja) * 2005-12-21 2007-07-05 Sharp Corp 半導体集積回路、レベルシフタセル、隙間セルおよび半導体集積回路におけるクロストークノイズを防止する方法。
JP4974610B2 (ja) * 2006-08-23 2012-07-11 ルネサスエレクトロニクス株式会社 半導体装置及び半導体パッケージ
JP2008300765A (ja) * 2007-06-04 2008-12-11 Toshiba Microelectronics Corp 半導体集積回路装置
JP2010183015A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置
JP2012019063A (ja) * 2010-07-08 2012-01-26 Renesas Electronics Corp 半導体装置
WO2013051175A1 (ja) * 2011-10-06 2013-04-11 パナソニック株式会社 半導体集積回路装置

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02138758A (ja) * 1989-10-07 1990-05-28 Fujitsu Ltd 半導体装置
JPH04116850A (ja) * 1990-09-06 1992-04-17 Seiko Epson Corp 半導体装置
US5583359A (en) * 1995-03-03 1996-12-10 Northern Telecom Limited Capacitor structure for an integrated circuit
US20040041268A1 (en) * 2002-06-07 2004-03-04 Stmicroelectronics S.R.I. Multilayer metal structure of supply rings with large parasitic capacitance
US20050167702A1 (en) * 2004-01-30 2005-08-04 Richard Booth Cross-fill pattern for metal fill levels, power supply filtering, and analog cirucit shielding
TW200620616A (en) * 2004-10-02 2006-06-16 Samsung Electronics Co Ltd Metal I/O ring structure providing on-chip decoupling capacitance
US7939856B2 (en) * 2004-12-31 2011-05-10 Stmicroelectronics Pvt. Ltd. Area-efficient distributed device structure for integrated voltage regulators
US20070195946A1 (en) * 2006-02-17 2007-08-23 Fujitsu Limited Semiconductor integrated circuit device
TW200933422A (en) * 2008-01-30 2009-08-01 Realtek Semiconductor Corp Power mesh managing method utilized in an integrated circuit
US20100237508A1 (en) * 2009-03-17 2010-09-23 Kabushiki Kaisha Toshiba Power-supply wiring structure for multilayer wiring and method of manufacturing multilayer wiring
US20100327459A1 (en) * 2009-06-30 2010-12-30 Elpida Memory, Inc. Semiconductor device having plurality of wiring layers and designing method thereof
US20120247812A1 (en) * 2011-03-29 2012-10-04 Elpida Memory, Inc. Semiconductor device with power supply line system of reduced resistance

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107591174A (zh) * 2016-07-08 2018-01-16 三星电子株式会社 半导体存储器封装、存储器件和半导体存储器系统
CN107591174B (zh) * 2016-07-08 2021-08-31 三星电子株式会社 半导体存储器封装、存储器件和半导体存储器系统

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Publication number Publication date
US20150214154A1 (en) 2015-07-30
US10121747B2 (en) 2018-11-06
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US20180323148A1 (en) 2018-11-08
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US10796994B2 (en) 2020-10-06
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JP2015138945A (ja) 2015-07-30

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