CN101937912A - 基于单元的集成电路内的电源单元的布置 - Google Patents

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Abstract

本发明涉及基于单元的集成电路内的电源单元的布置。半导体器件被提供有第一电源单元(20)、第一单元(10)以及第二单元(10)。第一电源单元(20)和第一单元(10)被连续地排列在第一行中的行方向上。第二单元(10)被连续地排列在与第一行相邻的第二行中的行方向上。第一电源单元(20)被连接至与行方向垂直延伸的第一电源线(60)，以将与从第一电源线(61)馈送的电压相对应的电源电压馈送到多个第一和第二单元(10)。第二单元中的一个(10)通过第一电源单元(20)被间接地连接至第一电源线(61)，第二单元(10)中的所述一个被布置与第一电源单元(20)相邻。

Description

基于单元的集成电路内的电源单元的布置
技术领域
本发明大体上涉及一种半导体器件，并且更加具体地涉及具有将电源电压提供给被布置在相同行中的单元的电源单元的半导体器件。
背景技术
如图1中所示，半导体器件经常被提供有用于将电源电压提供给被布置在相同行中的由数字10表示的多个单元的、由图1中的数字70表示的电源单元。为了确保被要求用于单元10的操作的电源电压，以预定的(具有图1中的距离B1和B2)间隔将单元70布置在相同的行中。
在下文中，描述图1中所示的传统的半导体器件的布局。参考图1，传统的半导体器件包括：在行方向(在X轴方向)上延伸的电源线41至43；在行方向上延伸的接地线51和52；沿着电源线41至43和接地线51和52布置的多个单元10(例如，基本单元或者标准单元)；在与电源线41至43垂直的竖直方向(在Y轴方向)上延伸的电源线61至63；以及分别沿着电源线61至63布置的多个单元70。
电源单元70以预定的间隔(具有距离B1的)被布置在相同的行中，并且被提供有将电源电压提供给被布置在相同行中的单元10的电源元件80。通常，单元70分别被布置在电源线61-63的附近。例如，电源元件80中的每一个具有阱接触，以将来自于电源线61至63的电源电压VDD提供给相同行中的各个单元10的衬底(或者N阱1)。可选地，电源元件80可以具有电源开关，该电源开关经由电源线41至43将与来自于电源线61至63的电源电压VDD相对应的电源电压VSD提供给单元10。电源开关根据控制信号(未示出)控制将电源电压VSD提供给单元10。
电源电压VSD被提供给电源线41至43，并且接地线51和52被连接至地GND。多个单元10分别被提供有接触，并且电源电压VSD被经由接触分别从离电源线41至43中最近的一个提供给单元10。此外，经由接地线51和52中最近的一个将多个单元10和70接地。应注意的是，各个电源元件80可以包括阱接触和电源开关。
单元10每个均包括根据电源电压VSD和从电源线41至43以及接地线51和52提供的接地电压GND进行操作的逻辑电路。
单元10和单元70中的每一个引入了N阱1和P阱2。特定单元10中的N阱1被连接至相同行中的与特定单元10相邻的单元70或者单元10中的N阱1。类似地，特定单元10中的P阱2被连接至相同行中的与特定单元10相邻的单元70或者单元10中的P阱2。因此，N阱1和P阱2被连续地形成在相同的行中。
例如，在日本专利申请公开No.P2008-103569A中公布此种半导体器件。
相同行中的相邻的两个单元70之间的间隔(或者距离B1)取决于根据半导体器件的制造工艺的产生而定义的相关联的两个电源元件80之间的距离。例如，在电源元件80是将电源电压VDD提供给N阱1的阱接触的情况下，基于根据制造工艺定义的闩锁标准来定义相邻的电源元件80之间的距离C1和C2。
能够布置单元10的区域取决于相同行中的相邻的单元70之间的距离B1和B2。由于上述制造工艺限制距离B1和B2，所以制造工艺还限制能够被放置的单元10的尺寸和数目。
另一方面，存在在没有增加芯片面积的情况下，增加单元10的数目以用于半导体器件的更高集成度的需求。因此，要求增加被布置在电源单元(单元70)之间的单元10的数目，同时满足由制造工艺引起的限制。此外，当单元能够布置在相同的行中的区域较小时，可能存在大尺寸的单元10不能够被成功地布置的情况。因此，存在用于扩大单元能够被布置在相同行中的面积的需要，从而增加要被布置的单元10的尺寸的灵活性。
发明内容
在本发明的方面中，半导体器件被提供有第一电源单元、第一单元以及第二单元。第一电源单元和第一单元被连续地排列在第一行中的行方向上。第二单元被连续地排列在与第一行相邻的第二行中的行方向上。第一电源单元被连接至与行方向垂直延伸的第一电源线上，以将与从第一电源线馈送的电压相对应的电源电压馈送到多个第一和第二单元。第二单元中的一个通过第一电源单元被间接地连接至第一电源线，第二单元中的所述一个被定位为与第一电源单元相邻。
本发明有效地提高半导体器件的布局的灵活性。
附图说明
结合附图，从某些优选实施例的以下描述中，本发明的以上和其它方面、优点和特征将更加明显，其中：
图1是示出传统的半导体器件的布局的平面图；
图2是示出本发明的第一实施例的半导体器件的示例性布局的平面图；
图3是示出本发明的第一实施例的半导体器件的布局的第一示例的平面图；
图4是示出本发明的第一实施例的半导体器件的布局的第二示例的平面图；
图5是示出本发明的第一实施例的半导体器件的布局的第三示例的平面图；
图6是示出本发明的第一实施例的半导体器件的布局的第四示例的平面图；
图7是示出用于本发明的第一实施例的半导体器件的第一示例的比较示例的平面图；
图8是示出用于本发明的第一实施例的半导体器件的第二示例的比较示例的平面图；
图9是示出用于本发明的第一实施例的半导体器件的第三示例的比较示例的平面图；
图10是示出本发明的第二实施例的半导体器件的示例性布局的平面图；以及
图11是示出本发明的第二实施例的半导体器件的布局的示例的平面图。
具体实施方式
现在在此将参考示例性实施例来描述本发明。本领域的技术人员将会理解能够使用本发明的教导来完成许多可替选的实施例，并且本发明不限于为解释性目的而示出的实施例。
下面将参考附图来描述根据本发明的半导体器件及其布局方法的实施例。
实施例的概述
阱接触(或者N型扩散层)被定位在电源切换元件的附近的布置提高了互连线路的效率。因此，传统地，引入了阱接触和电源开关的电源单元(单元70)以避免闩锁效应所要求的间隔来进行定位。然而，由于电源单元70的尺寸大，此种布置不适合使用大尺寸标准的单元；所以电源单元的单元宽度是基本单元(primitive cell)的两倍。
为了解决此问题，本发明通过一个阱接触将电源电压馈送到由相邻的两行共享的阱，从而有效地减少被排列在各行中的电源单元的数目；此技术理念基于通过其边界处的两行来分享各个阱的事实。通过以交错的布置将具有阱接触和电源开关(电源单元：单元20)的单元布置在两个行之上，在本发明的相邻的两个电源单元之间的距离大约被增加为传统的阱接触布置的两倍。在当大尺寸的标准单元被使用时的情况下，此布置有效地提高布局灵活性。
1.第一实施例
参考图1至图9描述根据本发明的第一实施例中的半导体器件。图2是示出本发明的第一实施例的半导体器件的示例性布局的平面图。参考图2，本实施例的半导体器件被提供有：电源线41至43，该电源线41至43在行方向(或者X轴方向)上延伸；接地线51和52，该接地线51和52在行方向上延伸；多个单元10(例如，基本单元或者标准单元)，沿着电源线41至43，51和52布置所述多个单元10；电源线61至63，该电源线61至63在与电源线41至43垂直的Y轴方向上延伸；以及多个单元20(电源单元)，所述多个单元20(电源单元)用于将电源电压VDD提供给所述多个单元10。
单元20包括电源元件30，该电源元件30将与从电源线61至63提供的电源电压VDD相对应的电源电压提供给单元10。在一个实施例中，电源元件30包括阱接触，该阱接触用于将来自于电源线61至63的电源电压VDD提供给单元10和20的衬底(或者N阱1)。可选地，电源元件30可以包括电源开关，该电源开关将与来自于电源线61至63的电源电压VDD相对应的电源电压VSD提供给单元10和20的衬底(或者N阱1)。电源开关响应于控制信号(未示出)控制将电源电压VSD提供给单元10的操作。应注意的是，电源元件30每个均可以包括阱接触和电源开关。
单元10包括逻辑电路(未示出)，该逻辑电路分别根据从电源线41至43馈送的电源电压VSD和从接地线51和52馈送的接地电压GND进行操作。
在各个单元20中，N阱1被形成在被排列在单元高度方向(即，在Y轴方向)上的上和下区域中；即，N阱1被形成在与其邻接行相邻的区域中。在下文中，被形成在上区域中的N阱1被称为“上N阱1”，并且被形成在下区域中的N阱1被称为“下N阱1”。此外，各个单元20的P阱2被形成在上和下N阱1之间的区域中。如随后所述，各个单元20的上N和下N阱1相互邻接，使得各个单元20的P阱2在行方向上与单元20的右边相邻的单元10的P阱2相分离。各个单元20的N阱1的此种结构被称为“桥结构”；被定位在各个单元20的P阱2和单元20的右边相邻的单元10的、在行方向上分离地相邻的P阱2之间的上N和下N阱1的部分被称为桥部分1a。各个单元20中的桥结构是由被布置在其间的桥部分1a和与相邻单元10的的N阱1相邻的阱部分组成。上和下N阱1中的每一个被提供有电源元件30。
在各个单元10中，在被定义为被排列在单元高度方向上(在Y轴方向上)的上和下区域中的一个中形成N阱1，并且在其它的区域中形成P阱2。特定行的各个单元10被设计使得其的N阱1与特定行相邻的行邻接。在一个实施例中，均具有单元20的单元高度的一半高度的单元10的阵列位于相同行的两个单元20之间。在此布置中，被排列在特定行中的单元高度方向(Y轴方向)上的两个单元10相互邻接，使得其N阱1与邻接到特定行的两行的边界邻接，并且其的两个P阱2在特定行中相互邻接。
在单元10和20的此种布置中，特定单元10中的N阱1被邻接到相同行中的相邻的单元10或者20中的N阱1。类似地，特定单元10中的P阱2被连接到相同行中的相邻单元10或者单元20中的P阱2。因此，一系列的N阱1被连续地形成，并且一系列的P阱2被连续地形成。此外，特定行的N阱1被布置在特定行和相邻行之间的边界(例如，第N和第(N+1)行之间的边界，N是自然数)处。因此，N阱1被连续地形成在两个相邻的行之间(例如，在第N和第(N+1)行之间)。
在列方向(Y轴方向)上，从顶部开始将电源线41至43以及接地线51和52按照电源线41、接地线51、电源线42、接地线52以及电源线43的顺序进行排列。电源电压VSD被提供给电源线41至43，并且接地电压GND被提供给接地线51和52。单元10和20经由被提供在单元10和20内的接触而分别被馈送有来自于电源线41至43中的最近的一个的电源电压VSD。此外，单元10和20经由在单元10和20内提供的接触(未示出)，通过电源线51和52中最近的一个而被连接至地。
在此布置中，被邻接在两个相邻的行的边界处的垂直相邻的两个单元10被共同地连接至在行方向上延伸的相同的电源线上。例如，第N行中的单元10和与第N行相邻的第(N+1)行中的单元10被连接至相同的电源线42。
在此实施例中，各个单元20中的上和下N阱1分别被提供有电源元件30。在下文中，被提供在上N阱1中的电源元件30被称为“上电源元件30”，并且被提供在下N阱1中的电源元件30被称为“下电源元件30”。
在电源元件30是被用于将电源电压VDD提供给N阱1的阱接触的情况下，例如，经由被提供在第N行中的下电源元件30，电源电压VDD不仅被提供给第N行中的下N阱1而且还被提供给第(N+1)行中的上N阱1。类似地，经由被提供在第(N+1)行中的上电源元件30，电源电压VDD不仅被提供给第(N+1)行中的上N阱1而且还被提供给第N行中的下N阱1。因此，在本实施例中，通过在第N行和第(N+1)行中的任何一个中提供单元20，电源电压VDD被提供给被形成在第N行和第(N+1)行之间的边界处的N阱1。
可选地，在电源元件30是被用于将电源电压VSD提供给电源线41至43的电源开关的情况下，通过在被定位在第N行和第(N+1)行中的单元20中提供的任何种类的开关(PMOS晶体管32)，电源电压VSD被提供给被定位在第N行和(N+1)行之间的边界处的电源线42。
如此所讨论的，在本发明中，通过在第N行和第(N+1)行中的任何一个中提供单元20，电源电压能够被提供给本实施例中的第N行和第(N+1)行之间的边界的附近的单元10中。在图2中所示的示例中，被连接至电源线61和63的单元20仅被提供在第N行和第(N+1)行当中的第N行中，并且被连接至电源线62的单元20仅被提供在第(N+1)行中。在这样的情况下，被提供在第(N+1)行中并且被定位为与被连接至电源线61和63的单元20相邻的单元经由所述单元20被连接至电源线61和63，并且被提供在其它的行中并且被定位为与被连接至电源线62的单元20相邻的单元经由所述单元20被连接至电源线62。因此，本实施例的半导体器件布局消除了在与另一单元20相邻的区域中提供单元20的需要。在这里，在行方向(Y轴方向)上从左边开始，按照电源线61、62以及63的顺序排列电源线61至63。因此，在本实施例的半导体器件的布局中，在两个相邻的行(第N行和第(N+1)行)上以交错阵列布置单元20。
被提供在第N行中的两个单元20将与从电源线61和63提供的电源电压VDD相对应的电源电压VSD提供给单元10。另一方面，被提供在第(N+1)行中的单元20将与从电源线62提供的电源电压VDD相对应的电源电压VSD提供给单元10。被定位在第N行中的电源线61和63之间的单元10被提供有来自于被提供在第(N+1)行中的单元20的电源电压VSD。因此，由于制造工艺等等限制的电源元件30之间的距离是被形成在第N行中的下电源元件30和被形成在第(N+1)行中的上电源元件30之间的距离C3和C4。在这里，距离C3和C4大约等于距离C1和C2。即，即使布局结构被修改为本实施例的布局结果，也能够确保满足限制的距离。
因此，本实施例的半导体器件允许对单元20进行布置，而为第N行中的电源线61至63省去一条电源线。即，单元10能够被放置在与电源线61相邻的单元20和与电源线63相邻的单元20(其以距离A1相分离)之间的区域中。由于没有提供与第N行中的电源线63相邻的电源单元，所以可用于放置单元10的区域大于图1中所示的传统技术的区域。更加具体地，在电源线61和63之间的距离是L1+L2的情况下，与图1中所示的传统的半导体器件的情况一样，单元10能够被放置在本实施例中的第N行中的区域的宽度是通过从距离L1+L2减去一个单元10的宽度获得的距离A1。另一方面，单元10能够被放置在图1中所示的传统技术中的第N行中的区域的宽度是距离B1和B2的总和，其中，通过从L1减去单元70的宽度获得B1，并且通过从L2减去单元70的宽度获得B2。即，距离A1是大于通过从L1+L2减去两个单元70的宽度获得的距离B1+B2(即，B1+B2＜A1)。
如上所述，本实施例的半导体器件有效地扩大了单元能够被布置在电源单元20之间的区域，同时保持了用于满足由制造成本引起的限制的电源元件之间的间距。因此，本实施例的半导体器件有效地增加能够被放置的单元10的数目。此外，由于单元能够被放置的区域被扩大，本实施例的半导体器件的构造允许放置各种尺寸标准的单元，从而有助于面积效率和TAT(研制周期(Turn Around Time))的提高。
接下来，参考图3至图9，描述第一实施例的半导体器件的特定示例。在下文中，所描述的是具有响应于正常模式和待机模式之间的切换来控制电源的功能单元的半导体器件。在这里，正常模式意指进行正常操作的状态，并且待机模式是至少一些功能单元没有被操作的状态。
通过使用电源开关实现正常模式和待机模式的切换。电源开关将与电源电压VDD相对应的电源电压VSD提供给标准单元。标准单元根据电源电压VSD进行操作。当使用电源开关时，必需将固定电压(即，电源电压VDD)提供给引入了电源开关的每个单元(在下文中，可以被称为电源开关单元)的N阱。从电源电压VSD和电源电压VDD选择被提供给根据电源电压VSD进行操作的标准单元的N阱的电源电压。由于在电源开关单元的N阱和标准单元的N阱之间生成电势差，当电源电压VSD被馈送给标准单元的N阱时，必需延伸在电源开关单元和标准单元之间的距离。这不良地增加芯片尺寸。当电源电压VDD被馈送到标准单元的N阱时，为了避免N阱中的闩锁效应，必需以特定的减少的间隔来对阱接触进行排列。在这样的情况下，当包括阱接触的单元之间的间隔被减少时，被布置在包括阱接触的单元之间的标准单元的数目和尺寸被限制。然而，在本实施例中，由于面积缺点相对严重，所以电源电压VDD被馈送到标准单元的N阱。
(第一示例)
图3是示出第一实施例的半导体器件的布局的第一示例的平面图。在第一示例中，各个单元20包括作为电源元件30的如上所述的电源开关和阱接触。图7是示出与图3中所示的半导体器件的相对应的比较示例的平面图。
在第一示例中，电源开关之间的间隔与行方向上的阱接触的间隔的比率是1比1。图3中所示的示例的半导体器件的结构通常与图2中所示的布局相类似。由于电源线41至43、接地线51、52、电源线61至63的布置和单元10和20的布置(布线等等之间的距离)与图2中所示的类似，在这里不会进行详细描述。
参考图3，各个单元10包括为N阱1提供的PMOS晶体管11和为P阱2提供的NMOS晶体管12。PMOS晶体管11包括被提供在N阱1中的P型扩散层3和4以及栅电极5。NMOS晶体管12包括被提供在P阱2上的N型扩散层6和7以及栅电极9。
单元10被排列在两个子行中：被排列在各行中的单元高度方向(Y轴方向)上的上和下子行。接下来，描述被布置在第N行中的上子行中的单元10的结构。在被布置在上子行中的单元10的PMOS晶体管11中，P型扩散层3被用作被电气地连接至电源线41的源极，并且P型扩散层4被用作被连接至相应的N型扩散层7的漏极。在NMOS晶体管12中，另一方面，N型扩散层6被用作被连接至接地线51的源极，并且N型扩散层7被用作被电气地连接至相应的P型扩散层4的漏极。在此布置中，根据电源电压VSD进行操作的反相器被形成在各个单元10中。类似地，被布置在第N行中的下子行中的单元10均组成如下的反相器，其引入了具有被连接至电源线42的源极的PMOS晶体管11和具有被连接至接地线51的源极的NMOS晶体管12。
单元20均包括用作阱接触的两个N型扩散层31，和用作电源开关的两个PMOS晶体管32。在被排列在各个单元20中的单元高度方向(Y轴方向)上的上和下区域中形成N阱1。在下文中，被布置在各个单元20的上区域中的N阱1被称为“上N阱1”，并且被布置在各个单元20的下区域中的N阱1被称为“下N阱1”。P阱2被形成在上和下N阱1之间的区域中，该区域与单元宽度方向(X轴方向)上的其它单元10相邻。此外，上和下N阱1被邻接，使得各个单元20的P阱2与在各个单元20的右边相邻的单元10的P阱分离以形成桥结构。
分别将两个N型扩散层31布置在上和下阱1中。两个N型扩散层31经由上互连(未示出)被连接至电源线61，使得将电源电压VDD提供给相应的N阱1。在下文中，被布置在各个单元20中的上N阱1中的N型扩散层31被称为“上N型扩散层31”，并且被布置在下N阱1中的N型扩散层31被称为“下N型扩散层31”。
如上所述，跨过相邻的两行之间的各个边界，N阱1被连续地形成在列方向(Y轴方向)上，并且N阱1和P阱2被连续地形成在行方向(X轴方向)上。此外，单元20被提供有分别用作上和下子行中的阱接触的两个N型扩散层31。因此，经由被提供在第N行中的下N型扩散层31，电源电压VDD不仅被提供给第N行中的下N阱1，而且被提供给第(N+1)行中的上N阱1。类似地，经由被提供在第(N+1)行中的上N型扩散层31，电源电压VDD不仅被提供给第(N+1)行中的上N阱1，而且被提供给第N行中的下N阱1。因此，通过对于各个电源线，仅仅为第N行和第(N+1)行中的一个提供单元20，电源电压VDD被提供给本实施例中的第(N+1)行和第N行之间的边界处的N阱1。例如，被连接至电源线61至63中的每一个的单元20仅被布置在第N行和第(N+1)行中的一个中。
接下来，将详细描述PMOS晶体管32的结构。在下文中，将对作为示例而被连接至第N行中的电源线61的PMOS晶体管32进行解释。PMOS晶体管32均包括为具有桥结构的N阱1提供的P型扩散层91和92以及栅电极93。用作源极的P型扩散层91被连接至电源线61，通过该电源线61，电源电压VDD被提供。用作漏极的P型扩散层92被连接至电源线41和42。PMOS晶体管32响应于被施加给栅电极93的控制信号(未示出)，将与电源电压VDD相对应的电源电压VSD馈送给电源线41和42。
在相邻的两个行的边界处彼此邻接的两个单元10被连接至在行方向上延伸的相同的电源线。例如，在与第(N+1)行相邻的第N行中的单元10和在与第N行相邻的第(N+1)行中的单元10都被连接至相同的电源线42。电源电压VSD经由被布置在第N行中的单元20中的电源开关(PMOS晶体管32)或者被布置在第(N+1)行中的单元20中的电源开关(PMOS晶体管32)而被提供给电源线42。即，在本实施例中，通过在第N行和第(N+1)行中的任何一个中提供单元20，电源电压VSD被提供给被布置在第N行和第(N+1)行之间的边界处的单元10。例如，分别被连接至电源线61至63的单元20可以仅被布置在第N行和第(N+1)行中的任何一个中。
基于上述讨论，单元20以交错排列的形式被布置在本实施例中的第N行和第(N+1)行之上，使得被布置在第N行中的单元20中的下N型扩散层31和被布置在第(N+1)行中的单元20中的上N型扩散层31之间的距离比为确保耐闩锁性所需的阱接触之间的间隔更短。在图3中所示的示例中，被连接至电源线61和63的单元20仅被布置在相邻的两行(第N行和第(N+1)行)的第N行中，并且被连接至电源线62的单元20仅被布置在第(N+1)行中。
另一方面，在图7中所示的比较示例中，用作阱接触的N型扩散层701仅被提供在各个单元70的上部的行中。在这样的情况下，第N行中的下N阱1被提供有来自于被布置在第(N+1)行中的单元70的电源电压VDD。即，为了将电源电压VDD馈送给具有确保耐闩锁性所需的阱接触的间隔的N阱1，必需以这些间隔布置第N行和第(N+1)行中的单元70。
例如，与图7中所示的比较示例中的相比较，由于能够以交错的方式布置单元20，图3中所示的示例允许增加被布置在第N行中的单元20之间的间隔。因此，与比较示例相比较能够增加能够被放置的单元10的数目。此外，由于单元能够被放置的区域得以扩大，所以各种尺寸的标准单元能够被布置，并且因此半导体器件的设计能够有助于提高TAT(研制周期)和面积效率。
此外，由于在各个单元20内的上N阱1和下N阱1之间提供电气连接的桥结构而导致在本实施例中能够增加耐闩锁性，同时被分离地布置在单元70的上和下区域中的N阱1均被提供有用作图7中所示的比较示例中的电源开关的PMOS晶体管702。
(第二示例)
图4是示出第一实施例的半导体器件的布局的另一示例(第二示例)的平面图。第二示例中的单元20具有与第一示例相同的结构。图8是示出要与图4中所示的第二示例的半导体器件进行比较的比较示例的平面图。
第二示例中的行方向上的电源开关的间隔与阱接触的间隔之间的比率是0.5∶1，而在第一示例中是1∶1。即，与第一示例相比较，在第二示例的半导体器件中电源强度被加倍。接下来，在这里没有描述与第一示例相类似的第二示例的组件，并且在下面仅描述不同于第一示例的组件。
参考图4，电源线61和62之间的间隔和电源线62和63之间的间隔与第一示例的相同。附加的电源线64被提供在电源线61和62之间，并且附加的电源线65被提供在电源线62和63之间。单元20被布置在第N行，并且被连接至电源线61至63。另一方面，单元21被布置在第(N+1)行，并且被连接至电源线64和65。单元10被布置在除了布置单元20和21的区域之外的区域中。
单元20的结构与第一示例的相类似。即，单元20均包括用作上和下区域中的阱接触的N型扩散层31。因此，单元20仅被布置在相邻的两行中的一个中，同时以与图8中所示的比较示例相同的方式将阱接触分隔开。
单元21具有与单元20相同的单元高度，并且具有比单元20狭窄的单元宽度。单元21均包括用作电源开关的PMOS晶体管33。在下文中，详细地描述作为示例的被连接至电源线64的PMOS晶体管33的结构。PMOS晶体管33包括为N阱1提供的P型扩散层94和95，以及栅电极96。用作源极的P型扩散层94被连接至电源线64，通过该电源线64提供电源电压VDD。用作漏极的P型扩散层95被连接至电源线42和43。PMOS晶体管33响应于被施加给栅电极96的控制信号(未示出)，将与电源电压VDD相对应的电源电压VSD提供给电源线42和43。
沿着电源线线61至63布置均具有阱接触和电源开关的单元20，并且沿着附加的电源线64和65布置均仅具有电源开关的单元21，从而电源开关被以阱接触之间的距离的一半而进行间隔。此外，单元21控制将电源电压VSD提供到在单元高度方向(Y轴方向)上与其相邻的电源线。例如，被连接至电源线64的单元21被布置在第N行和第(N+1)行中仅一个中。因此，在本示例中，如图4中所示，单元20和21能够以交错的方式被布置在第N行和第(N+1)行中。
另一方面，在图8中所示的比较示例中，用作阱接触的N型扩散层701仅被提供在各个单元70的上子行中。在这样的情况下，通过被布置在第(N+1)行中的单元70，必需将电源电压VDD提供给第N行中的下N阱1。因此，为了提供被馈送给具有确保耐闩锁性所需的阱接触的间隔的N阱1的电源电压VDD，必需以这些间隔将单元70布置在第N行和第(N+1)行中。
此外，在图8中所示的比较示例中，均仅具有用作电源开关的PMOS晶体管703的单元71被连续地布置在列方向(Y轴方向)上。例如，被连接至电源线64的单元71被布置在相邻的第N行和第(N+1)行中。
相反地，由于以交错的方式布置单元20和21，与比较示例中的相比较，在本示例中能够增加被布置在第N行中的单元20的间隔和被布置在第(N+1)行中的单元21的间隔。因此，与图8中所示的比较示例相比较，能够增加被布置的单元10的数目。此外，由于单元能够被布置的区域得以扩大，所以各种尺寸标准的单元能够被布置，并且因此半导体器件的设计能够有助于提高TAT(研制周期)和面积效率。
(第三示例)
图5是示出第一实施例的半导体器件的布局的又一示例(第三示例)的平面图。在第三示例中，单元20具有与第一示例相同的结构。图9是示出要与图5中所示的第三示例的半导体器件相比较的比较示例的平面图。
第三示例中的行方向上的电源开关的间隔与阱接触的间隔之间的比率是2.1∶1，而在第一示例中是1∶1。即，与第一示例相比较，在第三示例的半导体器件中电源强度被减少了一半。接下来，在这里省略了与第一示例相类似的组件的描述，并且在下面仅解释了不同于第一示例的组件。
参考图5，被布置在第N行中的单元20被连接至电源线61和63，并且被布置在第(N+1)行中的单元22被连接至电源线63。单元10被布置在除了布置单元20和22的区域之外的区域中。
单元20的结构与第一示例的相类似。即，单元20均包括用作上和下区域中的阱接触的N型扩散层31。因此，单元20仅被布置在相邻的两行中的一个中，同时以与图9中所示的比较示例相同的间隔对阱接触进行定位。
单元22具有与单元20相同的单元高度，并且具有比单元20狭窄的单元宽度。单元22包括用作阱接触的两个N型扩散层34。具体地，单元22包括分别在单元高度方向(Y轴方向)上的上和下区域中的N阱1，并且包括N阱1之间的P阱2。两个N型扩散层34分别被提供在上和下阱1中，并且被连接至电源线62。
沿着电源线61和63布置均引入了电源开关的单元20，并且沿着电源线62布置仅引入了阱接触的单元22，从而通过几乎是阱接触的两倍的距离来间隔电源开关。此外，类似于单元20，单元22包括用作在单元高度方向(Y轴方向)上的上和下区域中的阱接触的N型扩散层34。因此，单元22被布置在第N行和第(N+1)行中的仅一个中。因此，以交错的方式将单元20和22布置在图5中所示的示例中的第N行和第(N+1)行中。
另一方面，在图9中所示的比较示例中，用作阱接触的N型扩散层701和704分别仅被提供在单元70和73的上子行中。在这样的情况下，必要的是，通过被布置在第(N+1)行中的单元70或者73，将电源电压VDD提供给第N行中的下N阱1。因此，为了将电源电压VDD提供给具有确保耐闩锁性所需的阱接触的间隔的N阱1，必需以这些间隔将单元70布置在第N行和第(N+1)行中。
相反地，与比较示例相比较，由于能够以交错的方式布置单元20和22，所以在本示例中能够增加被布置在第N行中的单元20的间隔和被布置在第(N+1)行中的单元22的间隔。因此，与图9中所示的比较示例相比较，增加了能够被布置的单元10的数目。此外，由于单元能够被布置的区域得以扩大，所以各种尺寸标准的单元能够被布置，并且因此半导体器件的设计能够有助于提高TAT(研制周期)和面积效率。
(第四示例)
图6是示出根据第一实施例的半导体器件的布局结构的又一示例(第四示例)的平面图。在第四示例中，单元20具有与第一示例相同的结构。
在第一至第三示例中，电源电势VDD被共同地提供作为电源开关单元20的源极偏压和衬底偏压。相反地，在第四示例中，不同于源极偏压(电源电压VDD 1)的固定电压(电源电压VDD2)被提供作为衬底偏压。其它的构造与第一示例的相类似。
第四示例中的半导体器件被提供有电源线101和201来替代第一示例中的电源线61。类似地，半导体器件被提供有电源线102和202来替代电源线62，并且被提供有电源线103和203来替代电源线63。电源线101和103被提供有电源电压VDD1，并且被连接至单元20中的PMOS晶体管32的源极。PMOS晶体管32将与电源电压VDD1相对应的电源电压VSD提供给单元10。电源线201至203被提供有电源电压VDD2，并且被连接至单元20中的N型扩散层31。N阱1的电势被固定为经由N型扩散层31提供的电源电压VDD2。
类似于第一示例，由于以交错的方式布置单元20，与比较示例相比较，在本示例中能够增加被布置在第N行中的单元20的间隔，和被布置在第(N+1)行中的单元22的间隔。因此，与图7中所示的比较示例相比较，增加了能够被布置的单元10的数目。此外，由于单元能够被布置的区域得以扩大，所以各种尺寸标注的单元能够被布置，并且因此半导体器件的设计能够有助于提高TAT(研制周期)和面积效率。
2.第二实施例
接下来，参考图10和图11描述根据本发明的第二实施例的半导体器件。图10是示出第二实施例的半导体器件的示例布局的平面图。在第一实施例中，以交错的方式将单元20布置在第N行和第(N+1)行上，然而在第二实施例中，布置了单元20的行(例如，第N行和第(N+2)行，N是自然数)和没有布置单元20的行(例如，第(N+1)行)被交替地布置。即，以每两行来对单元20进行布置。
参考图10，本实施例的半导体器件包括在行方向(X轴方向)上延伸的电源线41至44；在行方向上延伸的接地线51至53；沿着电源线41至44和接地线51至53布置的多个单元10(例如，基本单元或者标准单元)；在与电源线41至43和接地线51至53垂直的方向(Y轴方向)上延伸的电源线61至63；以及用于将电源电压VDD提供给单元10的多个单元20。
单元10和20具有与第一实施例的相类似的构造。由于电源元件30被布置在单元20的上和下区域中，特定行的单元20将电源电压提供给在列方向(Y轴方向)上与特定行相邻的行的N阱1。具体地，经由被布置在第N行和第(N+2)行中的单元20而将电源电压提供给在第(N+1)行中形成的N阱1。
被提供在第N行中的三个单元20分别将与从电源线61至63提供的电源电压VDD相对应的电源电压VSD提供给单元10。类似地，被提供在第(N+2)行中的三个单元20将与从电源线61至63提供的电源电压VDD相对应的电源电压VSD提供给单元10。被提供在第(N+1)行中的单元10被提供有来自于被提供在第N行和第(N+2)行中的单元20的电源电压VSD。因此，取决于制造工艺被限制的电源元件30之间距离是被形成在第N行和第(N+2)行中的两个单元20中的电源元件30之间的距离C1和C2。布置单元20，使得距离C1和C2被调整以提供耐闩锁性。
在本实施例的半导体器件中，能够布置单元10的区域的宽度被限制为低于取决于布置单元20的第N和第(N+2)行中的制造工艺的特定距离，然而，单元10能够被布置的区域被延伸到由图10中的距离A2表示的大范围。更加具体地，在与图1中所示的传统的半导体的情况一样的电源线61和63之间的距离是L1+L2的情况下，单元10能够被布置在第N行中的区域的宽度是通过从距离L1+L2减去一个单元10的宽度计算的距离C3。另一方面，单元10能够被布置在图10中所示的第(N+1)行中的区域的宽度是距离L1和L2的总和，即，A2＝L1+L2。即，单元10能够被布置在第(N+1)行的整个区域中。
如上所述，本实施例的半导体器件有效地扩大单元10能够被布置在电源单元20之间的区域，同时为了满足由制造工艺引起的限制而保持电源元件之间的间隔。因此，在本实施例中有效地增加能够被布置的单元10的数目。此外，由于单元能够被布置的区域得以扩大，所以各种尺寸标准的单元能够被布置，并且因此半导体器件的设计能够有助于提高TAT(研制周期)和面积效率。
接下来，参考图11详细地描述第二实施例的半导体器件的具体示例。在图11中示出具有功能单元的半导体器件，响应于与第一实施例的第一至第四示例相类似的正常模式和待机模式之间的切换，控制用于其的电源电压的提供。
(第五示例)
图11是示出第二实施例的半导体器件的布局的示例(第五示例)的平面图。在第五示例中，单元20具有与第一实施例的第一示例相同的结构。
在第五示例中，行方向上的电源开关的间隔与阱接触的间隔的比率是1∶1。此外，图11中所示的本示例中的半导体器件的结构与图10中所示的布局基本上相同。例如，电源线41至43、接地线51至53、电源线61至63以及单元10和20(即，布线等等之间的距离)布置是相同的。即，被布置在第N行和第(N+1)行中的单元20被连接至电源线61至63。
位于第(N+1)行中的上N阱1经由被布置在第N行中的N型扩散层31被提供有电源电压VDD，并且位于第(N+1)行中的下N阱1经由被布置在第(N+2)行中的N型扩散层31被提供有电源电压VDD。此外，被布置在第N行和第(N+1)行之间的边界处的电源线42经由被布置在第N行中的单元20的PMOS晶体管32而被提供有电源电压VSD，并且被布置在第(N+1)行和第(N+2)行之间的边界处的电源线43经由被布置在第(N+2)行中的单元20的PMOS晶体管32被提供有电源电压VSD。
在本示例中，由于不需要在位于第N行与第(N+2)行之间的第(N+1)行中提供单元20，所以能够以改善的灵活性来将单元10布置在第(N+1)行中，其中，单元20被布置在第N行和第(N+2)行中。因此，与具有如图1中所示的电源开关的传统的半导体器件相比较，有效地增加能够被布置的单元10的数目。此外，由于单元能够被布置的区域得以扩大，所以各种尺寸标准的单元能够被布置，并且因此半导体器件的设计能够有助于提高TAT(研制周期)和面积效率。
总之，本发明提供了一种半导体器件布局，在对具有用于控制电源电压的提供以抑制漏电流的电源开关的半导体器件进行设计时，该半导体器件布局有效地提高能够被布置的单元10的数目和单元10的布置的灵活性。应注意的是，通过使用计算机执行布局程序可以执行上述半导体器件的布局设计。
尽管上面描述了本发明的具体实施例，显然的是，本发明不限于上述实施例，而是可以在不脱离本发明的范围的情况下对其进行修改和变化。例如，尽管在第一和第二实施例中仅分别地示出第N行到第(N+1)行和第N行到第(N+2)行的布局，应该理解的是，实际布局可以重复列方向上的附图中所示的图案。此外，应注意的是，在没有出现技术矛盾的范围内，可以采用第一至第五示例的组合的形式。
此外，尽管描述涉及的单元20控制与本实施例的示例中的电源电压VDD相对应的电源电压VSD的提供，可以还可以采用控制接地电压的提供的单元。在这样的情况下，能够通过分别利用P阱、P型扩散层、和NMOS晶体管来替换N阱1、N型扩散层31、和PMOS晶体管32来实现。

Claims (10)

1.一种半导体器件，包括：
第一电源单元；
多个第一单元；以及
多个第二单元，
其中，所述第一电源单元和所述多个第一单元被连续地排列在第一行中的行方向上，
其中，所述多个第二单元被连续地排列在与所述第一行相邻的第二行中的行方向上，
其中，所述第一电源单元被连接至与所述行方向垂直延伸的第一电源线，以将与从所述第一电源线馈送的电压相对应的电源电压馈送到所述多个第一和第二单元，并且
其中，所述多个第二单元中的一个通过所述第一电源单元而被间接地连接至所述第一电源线，所述多个第二单元中的所述一个被定位为与所述第一电源单元相邻。
2.根据权利要求1所述的半导体器件，其中，与所述第一电源单元相邻的所述第二单元是基本单元。
3.根据权利要求1所述的半导体器件，其中，与所述第一电源单元相邻的所述第二单元是标准单元。
4.根据权利要求1所述的半导体器件，其中，所述多个第一和第二单元具有彼此邻接的第一阱，并且
其中，所述第一电源单元包括在所述第一电源线和所述第一阱之间提供电气连接的扩散层。
5.根据权利要求4所述的半导体器件，其中，所述第一电源单元具有与所述第一阱相邻的第二阱，所述第二阱分别被分别定位在被排列在所述第一电源单元的单元高度方向上的上和下区域中，并且
其中，所述扩散层被提供在所述第二阱中。
6.根据权利要求1所述的半导体器件，进一步包括第二电源线，所述第二电源线与所述第一电源线垂直，
其中，所述第一电源单元包括电源开关，所述电源开关通过所述第二电源线将与从所述第一电源线馈送的电压相对应的电源电压馈送到所述多个第一和第二单元，并且
其中，所述电源开关响应于控制信号控制所述电源电压的提供。
7.根据权利要求5所述的半导体器件，进一步包括第二电源线，所述第二电源线与所述第一电源线垂直，
其中，所述第一电源单元包括电源开关，所述电源开关通过所述第二电源线将与从所述第一电源线馈送的电压相对应的电源电压馈送到所述多个第一和第二单元，并且
其中，在所述第一电源单元中，被提供在所述上和下区域中的所述第二阱构成桥结构，所述桥结构包括：第一和第二阱部分，所述第一和第二阱部分被定位为分别与所述第一电源单元的顶部和底部边界相邻；和桥部分，所述桥部分被布置在所述第一和第二阱部分之间，
其中，为所述桥结构提供所述电源开关。
8.根据权利要求1所述的半导体器件，其中，第二电源单元被布置在所述第二行中，
其中，所述第二电源单元被连接至被布置为与所述第一电源线并行的第三电源线，并且将与从所述第三电源线馈送的电压相对应的电源电压提供给所述多个第一和第二单元，
其中，被排列在所述第二行中的所述多个第一单元中的一个通过所述第二电源单元而间接地连接至所述第三电源线，所述多个第一单元中的所述一个被定位为与被布置在所述第一行中的所述第二电源单元相邻。
9.根据权利要求1所述的半导体器件，进一步包括：
第三电源单元；
多个第三单元；以及
多个第四单元，
其中，所述第三电源单元和所述多个第三单元被连续地排列在与所述第二行相邻的第三行中的行方向上，
其中，所述多个第四单元被连续地排列在所述第二行中的行方向上，
其中，所述第三电源单元被连接至所述第一电源线，以将与从所述第一电源线馈送的电压相对应的电源电压馈送给所述多个第四和第三单元，并且
其中，所述多个第四单元中的一个通过所述第三电源单元而间接地连接至所述第一电源线，所述多个第四单元中的所述一个被定位为与所述第三电源单元相邻。
10.根据权利要求9所述的半导体器件，其中，所述多个第三和第四单元具有相互邻接的第三阱，并且
其中，所述第三电源单元包括扩散层，所述扩散层在所述第一电源线和所述第三阱之间提供电气连接。
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