JP6342165B2 - 半導体装置及びｉｏセル - Google Patents

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Description

本発明は半導体装置及びＩＯセルに関し、例えばチップの外周に沿って配置されるＩＯセルを有する半導体装置及びそのＩＯセルに関する。
半導体集積回路（ＬＳＩ：Large Scale Integration）では、半導体基板上に形成されたトランジスタに電源を供給するために電源配線を設ける必要がある。この電源配線には、多くの電流が流れるため、この大電流に起因して配線上で生じる電圧降下（ＩＲＤｒｏｐ）やエレクトロマイグレーション等の問題を回避することが、ＬＳＩの性能或いは信頼性の向上のために必要である。そこで、電源配線の配線方法の例が特許文献１〜３に開示されている。
特許文献１では、２つの電源配線を櫛歯状に形成し、２つの電源配線の櫛歯部分が噛み合うように配置し、２つの電源配線で半導体チップを覆う例が開示されている。特許文献２では、チップの外周に沿って電源配線を環状に配置する例が開示されている。特許文献３では、電源電圧が供給される電源配線と接地電圧が供給される接地配線とが交互に配置される周回電源配線を有する半導体装置において、同電位の周回電源配線間を周回配線の延在方向と直交する配線で接続する例が開示されている。
特許第４２７５１１０号 特開平０４−１１６８５０号公報 特開２０１０−２１９３３２号公報
近年、半導体集積回路（ＬＳＩ：Large Scale Integration）の高性能化、微細化に伴い、ＬＳＩに搭載される回路の規模が増大している。このように回路規模が大きくなると、増加した回路に十分な電源を供給するために電源配線の量が増加する。また、回路規模が大きくなると、各回路間を接続する信号配線の量も増加する。そのため、近年のＬＳＩでは、増加した信号配線や電源配線を配置することができない問題が生じている。そこで、ＤＶＦＳ（Dynamic Voltage Freqency Scaling）等の回路技術により回路の消費電力を削減することで、電源配線の量を削減することが行われている。
しかしながら、近年、チップコストの削減、或いは、ＬＳＩの信頼性の向上を目的として、配線層の数を削減する傾向がある。そのため、消費電力を削減しても、電源配線の抵抗値を十分に小さくすることができず、ＩＲＤｒｏｐ等の問題を回避しながら電源配線及び信号配線を配置することが困難になってきている。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置及びＩＯセルは、異なる電圧の電源が供給され、第１の方向において交互に配置される複数の第１の電源配線及び複数の第２の電源配線と、第１の電源配線及び第２の電源配線が配置される配線層とは異なる配線層に形成され、前記複数の第１の電源配線のうち隣り合う第１の電源配線とビアを介して接続される第３の電源配線と、を有し、第１の電源配線、第２の電源配線及び第３の電源配線は、いずれも第１の方向と直交する第２の方向に延在するように形成される。
前記一実施の形態によれば、第１の電源配線から第３の電源配線により構成される電源配線の抵抗値を削減することができる。
実施の形態１にかかる半導体装置のレイアウトの概略図である。 実施の形態１にかかるＩＯセルのレイアウトの概略図である。 実施の形態１にかかるＩＯセルのＩＯロジック形成領域のトランジスタのレイアウトの概略図である。 実施の形態１にかかるＩＯセルの第１のグローバル配線層のレイアウトの概略図である。 実施の形態１にかかるＩＯセルの第２のグローバル配線層のレイアウトの概略図である。 実施の形態１にかかるＩＯセルの第３のグローバル配線層のレイアウトの概略図である。 図６のＶＩＩ−ＶＩＩ線に沿ったＩＯセルの断面図である。 図６のＶＩＩＩ−ＶＩＩＩ線に沿ったＩＯセルの断面図である。 実施の形態１にかかるＩＯセルの第１のグローバル配線層から第３のグローバル配線層の電源配線の構造を示す斜視図である。 比較例にかかる半導体装置の電源配線及び接地配線の構造を示す斜視図である。 実施の形態１にかかるＩＯセルと比較例にかかる半導体装置のＩＯセルにおけるビアの数及びビアの電流許容量を比較した表である。 実施の形態１にかかるＩＯセルと比較例にかかる半導体装置のＩＯセルにおけるグローバル配線層の横方向の配線数と配線抵抗との関係を示した表である。 実施の形態１にかかるＩＯセルと比較例にかかる半導体装置のＩＯセルにおけるグローバル配線層の縦方向の配線数と配線抵抗との関係を示した表である。 比較例にかかる半導体装置において周回配線に接続されるＩＯセルの数と電源配線の抵抗値の関係を示した表である。 実施の形態１にかかる半導体装置において周回配線に接続されるＩＯセルの数と電源配線の抵抗値の関係を示した表である。 図１４に示した合計抵抗と、図１５に示した合計抵抗とを比較したグラフである。 実施の形態２にかかるＩＯセルの第１のグローバル配線層のレイアウトの概略図である。 実施の形態２にかかるＩＯセルの第２のグローバル配線層のレイアウトの概略図である。 実施の形態２にかかるＩＯセルの第３のグローバル配線層のレイアウトの概略図である。 図１９のＸＸ−ＸＸ線に沿ったＩＯセルの断面図である。 図１９のＸＸＩ−ＸＸＩ線に沿ったＩＯセルの断面図である。 実施の形態３にかかるＩＯセルの第１のグローバル配線層のレイアウトの概略図である。 実施の形態３にかかるＩＯセルの第２のグローバル配線層のレイアウトの概略図である。 実施の形態３にかかるＩＯセルの第３のグローバル配線層のレイアウトの概略図である。 図２４のＸＸＶ−ＸＸＶ線に沿ったＩＯセルの断面図である。 図２４のＸＸＶＩ−ＸＸＶＩ線に沿ったＩＯセルの断面図である。 実施の形態４にかかるＩＯセルの第１のグローバル配線層及び第２グローバル配線層のレイアウトの概略図である。 実施の形態５にかかるＩＯセルのレイアウトの概略図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
まず、図１に実施の形態１にかかる半導体装置１のレイアウトの概略図を示す。図１に示すレイアウトは、実施の形態１にかかる半導体装置１の半導体チップ全体のレイアウトを示すものである。図１に示すように、実施の形態１にかかる半導体装置１は、半導体チップの外周に沿ってＩＯセル１０が並ぶように、ＩＯセル１０が配置される。なお、ＩＯセル１０は、必ずしも、半導体チップの外周全体に亘って配置されている必要はなく、パッド配置位置に応じて離れて配置されていても良い。
また、ＩＯセル１０にはパッド１１が設けられている。ＩＯセル１０のパッド１１を除く部分には、周回配線１２が設けられる。また、半導体装置１は、ＩＯセル１０に囲まれる領域に内部ロジック形成領域１３を有する。
この周回配線１２は、例えば、電源配線及び接地配線を含むものである。図１では、周回配線１２を半導体チップの外周に沿って半導体チップを周回するように周回配線１２を設ける例を示したが、周回配線１２は、必ずしも、半導体チップを１周するように形成されている必要はない。例えば、周回配線１２は、半導体チップを周回する方向に延在していれば良く、途中で分離されていても構わない。この周回配線１２には、図示しないパッド、或いは、電源回路から電源電圧或いは接地電圧が供給されている。
続いて、実施の形態１にかかるＩＯセル１０の詳細について説明する。図２に実施の形態１にかかるＩＯセル１０のレイアウトの概略図を示す。図２に示すように、ＩＯセル１０は、パッド１１とＩＯロジック形成領域１４とを有する。実施の形態１にかかるＩＯセル１０では、パッド１１とＩＯロジック形成領域１４とが重ならないように配置される。また、ＩＯロジック形成領域１４には、バッファ回路等を構成する回路が形成される。図１２に示す例では、回路を構成するトランジスタの上層に形成される配線層によりトランジスタが図示されない状態となっている。また、図２に示すように、ＩＯロジック形成領域１４には、周回電源配線１２ｖ及び周回接地配線１２ｇが形成される。周回電源配線１２ｖ及び周回接地配線１２ｇは、図１の周回配線１２をより詳細に記載したものである。また、図２では、最上層の配線層に形成される配線のみが図示されている。
実施の形態１にかかる半導体装置１では、ＩＯセル１０における周回電源配線１２ｖ及び周回接地配線１２ｇの配線方法に特徴の１つを有する。この周回電源配線１２ｖ及び周回接地配線１２ｇは、隣り合う位置に配置される他のＩＯセル１０の周回電源配線１２ｖ及び周回接地配線１２ｇと連続するように形成される。以下の説明では、周回電源配線１２ｖ及び周回接地配線１２ｇをグローバル配線と称し、ＩＯロジック形成領域１４内においてトランジスタ等の回路素子間を接続するローカル配線と区別する。以下では、ＩＯセル１０のグローバル配線の配線構造についてより詳細に説明する。
なお、以下の説明では、半導体チップの外周辺に直交する方向を第１の方向（例えば、Ｙ方向）、半導体チップの外周辺に平行する方向を第２の方向（例えば、Ｘ方向）、半導体チップの厚み方向を第３の方向（例えば、Ｚ方向）として説明を行う。また、第１の方向と第２の方向は互いに直交する方向を示すものとする。
図３に実施の形態１にかかるＩＯセルのＩＯロジック形成領域１４のトランジスタのレイアウトの概略図を示す。図３に示す例は、ＩＯロジック形成領域１４の一部を示すものであり、ＩＯロジック形成領域１４では、図３に示したレイアウト構造でトランジスタが設けられる。図３に示すように、実施の形態１にかかるＩＯセル１０では、Ｎ型ウェル領域２０と、Ｐ型ウェル領域２３とがＹ方向に交互に配置される。そして、Ｎ型ウェル領域２０内にはＰ型拡散領域２１が形成され、Ｐ型ウェル領域２３内にはＮ型拡散領域２４が形成される。Ｐ型拡散領域２１及びＮ型拡散領域２４は、トランジスタのソース又はドレインを構成するものである。また、図面上下方向に並ぶ２つの拡散領域を跨ぎ、かつ、それぞれの拡散領域を分割するようにゲート電極２６が形成される。つまり、Ｎ型ウェル領域２０にはＰＭＯＳトランジスタが形成され、Ｐ型ウェル領域２３にはＮＭＯＳトランジスタが形成される。また、Ｎ型ウェル領域２０及びＰ型ウェル領域２３上にはウェルコンタクト配線２７及びウェルコンタクト２８が形成され、ウェルコンタクト配線２７及びウェルコンタクト２８を介してウェルへの電源供給が行われる。
また、図３に示す例では、実施の形態１にかかるＩＯセル１０では、トランジスタがＹ方向に並ぶトランジスタ列が４列、ＮＭＯＳトランジスタとＰＭＯＳトランジスタにより構成されるインバータがＸ方向に並ぶインバータ行が３行となる。このトランジスタ列の列数及びインバータ行の行数は、ＩＯセル１０の能力に応じて適宜設定することができる。また、図３に示す例では、Ｎ型ウェル領域２０とＰ型ウェル領域２３との境界線に沿ってＰＭＯＳトランジスタとＮＭＯＳトランジスタとが並ぶレイアウトを示した。このようなレイアウトとすることで、トランジスタによりインバータを構成する場合にゲート電極２６の配置面積を抑制することができる。なお、インバータは、バッファ回路の構成要素の１つである。
また、図３に示すように、Ｐ型拡散領域２１上にはコンタクト２２が配置され、Ｎ型拡散領域２４上にはコンタクト２５が配置される。各拡散領域は、コンタクトにより、上層に形成されるローカル配線等に接続される。なお、各拡散領域とローカル配線との接続にはコンタクトだけでなく、ビアを含む配線構造を用いることもできる。
実施の形態１にかかるＩＯセル１０では、トランジスタが形成される半導体基板に最も近い配線からＺ方向に向かって第１のローカル配線層、第２のローカル配線層、第１のグローバル配線層、第２のグローバル配線層、第３のグローバル配線層を有する。つまり、実施の形態１にかかるＩＯセル１０は５層の配線層により配線が形成される。ここで、第１のローカル配線及び第２のローカル配線は、ＩＯセル１０内のトランジスタを接続するための配線層であるため、ここでは説明を省略する。一方、第１のグローバル配線層、第２のグローバル配線層及び第３のグローバル配線層により構成されるグローバル配線層における配線構造は、実施の形態１にかかる半導体装置１の特徴の１つであるため、以下のではこのグローバル配線層についてより詳細に説明する。
実施の形態１にかかる半導体装置１は、ＩＯセル１０上のグローバル配線層に関して、第１の電源が供給される複数の第１の電源配線と第２の電源が供給される複数の第２の電源配線とが第１の方向（例えば、Ｙ方向）に交互に配置される第１の配線層と、第１の電源が供給され、複数の第１の電源配線のうち隣り合う第１の電源配線とビアにより接続される第３の電源配線が配置される第２の配線層と、を有する。そして、実施の形態１にかかる半導体装置１では、第１の電源配線、前記第２の電源配線、及び、第３の電源配線が、いずれもＹ方向と直交する第２の方向（例えば、Ｘ方向）に延在するように形成される。また、実施の形態１にかかる半導体装置１では、第２の配線層に、第２の電源が供給され、複数の第２の電源配線のうち隣り合う第２の電源配線とビアにより接続される第４の電源配線が配置される。
ここで、実施の形態１にかかる半導体装置１では、第１のグローバル配線層により第１の配線層を構成し、第２のグローバル配線層及び第３のグローバル配線層により第２の配線層を構成する。また、電源電圧が第１の電源から供給され、接地電圧が第２の電源から供給されるものとする。
上記グローバル配線について、グローバル配線層毎のレイアウトを示して、詳細に説明する。まず、図４に実施の形態１にかかるＩＯセル１０の第１のグローバル配線層のレイアウトの概略図を示す。
図４に示すように、実施の形態１にかかるＩＯセル１０では、第１のグローバル配線層には、第１の電源配線（例えば、第１層電源配線３１）及び第２の電源配線（第１層接地配線３２）が配置される。第１層電源配線３１には電源電圧が供給され、第１層接地配線３２には、接地電圧が供給される。第１層電源配線３１は、ビア３０により図３に示したＰＭＯＳトランジスタのソースと接続される。また、第１層接地配線３２は、ビア３０により図３に示したＮＭＯＳトランジスタのソースと接続される。なお、第１層電源配線３１及び第１層接地配線３２と、トランジスタとは、ビア３０を含むスタックビア、或いは、ローカル配線層と他のビアを含む配線構造により電気的に接続される。
第１層電源配線３１及び第１層接地配線３２は、Ｘ方向と平行する方向に延在するように形成される配線である。第１層電源配線３１は、主にＮ型ウェル領域２０の上層を覆うように配置され、第１層接地配線３２は、主にＰ型ウェル領域２３の上層を覆うように配置される。そして、Ｘ方向と平行する辺を第１層電源配線３１及び第１層接地配線３２の側面とすると、第１層電源配線３１及び第１層接地配線３２は、少なくとも一方の側面に沿って凹凸を有する。また、図４に示すように、第１層電源配線３１の凸部と第１層接地配線３２の凹部は、互いに噛み合うように形成される。つまり、第１層電源配線３１及び第１層接地配線３２は、互いの凹凸部が噛み合うように配置される。
また、図４に示すように、第１層電源配線３１の凸部の先端は、第１層電源配線３１の下部に形成されるＮ型ウェル領域２０に隣接するＰ型ウェル領域２３の上層に形成される。また、第１層接地配線３２の凸部の先端は、第１層接地配線３２の下部に形成されるＰ型ウェル領域２３に隣接するＮ型ウェル領域２０の上部に位置するように形成される。つまり、第１層電源配線３１及び第１層接地配線３２の凸部の先端は、Ｎ型ウェル領域２０とＰ型ウェル領域２３との境界線のＺ方向の延長線を越えた位置に形成される。
また、別の観点では、第１層電源配線３１及び第１層接地配線３２は、側面に配線が櫛歯状に突出した形状を有し、第１層電源配線３１の櫛歯と第１層接地配線３２の櫛歯とが互いに噛み合うように形成される。
続いて、図５に実施の形態１にかかるＩＯセルの第２のグローバル配線層のレイアウトの概略図を示す。図５に示すように、第２のグローバル配線層には、第２層電源配線４１及び第２層接地配線４２が配置される。第２層電源配線４１には第１の電源が供給され、第２層接地配線４２には第２の電源が供給される。図５に示す例では、第２層電源配線４１及び第２層接地配線４２は、それぞれ２本の配線が１つの配線対となるように形成されている。詳細は後述するが、実施の形態１にかかる半導体装置１では、第２のグローバル配線層において、１つの配線対として配置される第２層電源配線４１を第３のグローバル配線層に形成される配線で接続することで１つの第３の電源配線とする。第２層接地配線４２についても、１つの配線対として配置される第２層接地配線４２を第３のグローバル配線層に形成される配線で接続することで１つの第４の電源配線とする。つまり、図５では、２つの配線で形成される配線対は、１つの配線とみなすことができる。また、図５に示すように、第２のグローバル配線層では、異なる電圧が供給される配線対がＹ方向に交互に配置される。
図５に示すように、第２層電源配線４１は、ビア４０を介して第１のグローバル配線層において隣り合う第１層電源配線３１と接続される。また、第２層接地配線４２は、ビア４０を介して第１のグローバル配線層において隣り合う第１層接地配線３２と接続される。ここで、実施の形態１にかかる半導体装置１では、第１のグローバル配線層に形成される配線と、第２のグローバル配線層に形成される配線と、を接続するビア４０は、第１層電源配線３１及び第１層接地配線３２の凸部の先端付近に配置される。
続いて、図６に実施の形態１にかかるＩＯセルの第３のグローバル配線層のレイアウトの概略図を示す。図６に示すように、第３のグローバル配線層には、第３層電源配線５１及び第３層接地配線５２が配置される。第３層電源配線５１には第１の電源が供給され、第３層接地配線５２には第２の電源が供給される。図６に示す例では、第３層電源配線５１及び第３層接地配線５２は、それぞれ２本の配線が１つの配線対となるように形成されている。第３層電源配線５１は、配線対を構成する２つの配線がそれぞれビア５０を介して第２層電源配線４１と接続される。つまり、第２層電源配線４１及び第３層電源配線５１は、同電圧が供給される配線であり、１つの第３の電源配線として機能する。第３層接地配線５２は、配線対を構成する２つの配線がそれぞれビア５０を介して第２層電接地線４２と接続される。つまり、第２層接地配線４２及び第３層接地配線５２は、同電圧が供給される配線であり、１つの第４の電源配線として機能する。つまり、図６では、２つの配線で形成される配線対は、１つの配線とみなすことができる。また、図５に示すように、第３のグローバル配線層では、異なる電圧が供給される配線対がＹ方向に交互に配置される。
ここで、第２のグローバル配線層に形成される配線と第３のグローバル配線層に形成される配線とを接続するビア５０は、できるだけ多く配置することが望ましい。ビア５０をできるだけ多く配置することで、第３の電源配線及び第４の電源配線の抵抗値を低減できるためである。
続いて、実施の形態１にかかる半導体装置１のグローバル配線層を中心とした断面構造について説明する。なお、以下で記述するグローバル配線層を中心とした断面構造の説明では、ウェルコンタクト配線２７、及び、ウェルコンタクト２８等のローカル配線層に形成される配線の説明は省略する。図７に図６のＶＩＩ−ＶＩＩ線に沿ったＩＯセルの断面図を示す。図７に示すように、実施の形態１にかかる半導体装置１では、半導体基板ＳＵＢの上層にＮ型ウェル領域２０及びＰ型ウェル領域２３が形成される。そして、Ｎ型ウェル領域２０内にＰ型拡散領域２１が形成され、Ｐ型ウェル領域２３内にＮ型拡散領域２４が形成される。そして、Ｎ型拡散領域２４は、コンタクト２５及びビア３０を含む配線構造を介して第１層接地配線３２に接続される。Ｐ型拡散領域２１は、コンタクト２２及びビア３０を含む配線構造を介して第１層電源配線３１に接続される。
そして、図７に示すように、ＶＩＩ−ＶＩＩ線に沿った断面における第１のグローバル配線層では、第１層電源配線３１の方が第１層接地配線３２よりも配線幅（Ｙ方向の配線幅）が広く形成される。また、ＶＩＩ−ＶＩＩ線に沿った断面における第２のグローバル配線層では、第２層電源配線４１により構成される配線対が第１層接地配線３２の上部に形成され、第２層接地配線４２により形成される配線対が第１層電源配線３１の上部に形成される。また、第２層電源配線４１により構成される配線対の合計配線幅と、第２層接地配線４２により構成される配線対の合計配線幅は、ほぼ等しい幅で形成される。
そして、図７に示すように、第２のグローバル配線層において配線対を構成する２つの配線は、第３のグローバル配線層に形成される同電圧が供給される配線により接続される。より具体的には、２つの第２層電源配線４１は、第３層電源配線５１により接続され、２つの第２層接地配線４２は、第３層接地配線５２により接続される。
図８に図６のＶＩＩＩ−ＶＩＩＩ線に沿ったＩＯセルの断面図を示す。図８に示すように、ＶＩＩＩ−ＶＩＩＩ線に沿った断面においても半導体基板ＳＵＢ上に形成されるトランジスタの構造は同じであるため、ここでは説明を省略する。
図８に示すように、ＶＩＩＩ−ＶＩＩＩ線に沿った断面における第１のグローバル配線層では、第１層接地配線３２の方が第１層電源配線３１よりも配線幅（Ｙ方向の配線幅）が広く形成される。また、ＶＩＩＩ−ＶＩＩＩ線に沿った断面における第２のグローバル配線層では、第２層電源配線４１により構成される配線対が第１層接地配線３２の上部に形成され、第２層接地配線４２により形成される配線対が第１層電源配線３１の上部に形成される。また、第２層電源配線４１により構成される配線対の合計配線幅と、第２層接地配線４２により構成される配線対の合計配線幅は、ほぼ等しい幅で形成される。
そして、図８に示すように、第２のグローバル配線層において配線対を構成する２つの配線は、第３のグローバル配線層に形成される同電圧が供給される配線により接続される。より具体的には、２つの第２層電源配線４１は、第３層電源配線５１により接続され、２つの第２層接地配線４２は、第３層接地配線５２により接続される。
図７及び図８に示すように、実施の形態１にかかる半導体装置１では、グローバル配線層においては、トランジスタの上部において、異なる電圧の電源が供給される配線が半導体チップの鉛直方向（例えば、Ｚ方向）に積層される構造を有する。
上記配線構造をより詳細に説明するために、図９に実施の形態１にかかるＩＯセルの第１のグローバル配線層から第３のグローバル配線層の電源配線の構造を示す斜視図を示す。図９に示すように、実施の形態１にかかる半導体装置では、第１のグローバル配線から第３のグローバル配線に形成される配線は全て第２の方向に延在するように形成される。そして、第１のグローバル配線層において縦方向（Ｙ方向）に隣接する同電位の第１層電源配線３１は、第２のグローバル配線層及び第３のグローバル配線層に形成される第２層電源配線４１及び第３層電源配線５１により接続される。また、異なる配線層に形成される配線はビア４０、５０により接続される。
上記説明より、実施の形態１にかかる半導体装置１では、ＩＯセル１０内に電源を供給する電源配線を全て半導体チップの外周辺に平行するＸ方向に延在するように形成しながら、異なる電圧が与えられる配線を挟んで隣り合う配線を相互に接続する。これにより、実施の形態１にかかる半導体装置１では、半導体チップを周回するように配置される電源配線及び接地配線の並列数を増加させて周回配線の抵抗値を小さくすることができる。
以下では、周回配線の抵抗値の低減効果についてより詳細に説明する。そこで、図１０に比較例にかかる半導体装置１００の電源配線及び接地配線の構造を示す斜視図を示す。図１０に示すように、比較例にかかる半導体装置１００では、半導体チップの周回方向（例えば、Ｘ方向）に延在する第１の電源配線１１１Ａ、第２の電源配線１１１Ｂを有する。この第１の電源配線１１１Ａと第２の電源配線１１１Ｂは、Ｘ方向とは直交するＹ方向に交互に配置される。そして、半導体装置１００では、異なる位置に形成される第１の電源配線１１１Ａを第１の電源配線１１２Ａにより接続する。また、半導体装置１００では、異なる位置に形成される第２の電源配線１１１Ｂを第２の電源配線１１２Ｂにより接続する。なお、第１の電源配線１１１Ａと第１の電源配線１１２Ａは、ビア１２１Ａ及び接続配線１２２Ａにより構成される配線構造により接続される。また、第２の電源配線１１１Ｂと第２の電源配線１１２Ｂは、ビア１２１Ｂ及び接続配線１２２Ｂにより構成される配線構造により接続される。
上述したように、比較例にかかる半導体装置１００は、異なる配線層に直交する方向に延在する配線を設けることで、同一配線層内において離れた配置される電源配線の間を接続する。そのため、比較例にかかる半導体装置１００では、電源配線の並列数が実施の形態１にかかる半導体装置１よりも少なく、配線抵抗を低減できない問題がある。
続いて、実施の形態１にかかる半導体装置１における配線抵抗と、比較例にかかる半導体装置１００における配線抵抗と、を数値により比較する。そこでまず、電源配線の抵抗値を計算するための条件を以下のように定義する。なお、この検討では、比較例にかかる半導体装置の第１の電源配線１１１Ａと第２の電源配線１１１ＢはＸ方向に延在するように配置し、第１の電源配線１１２Ａと第２の電源配線１１２ＢはＹ方向に延在するように配置するものとする。
ＩＯセルの幅（Ｘ方向の幅）：５０［μｍ］
ＩＯロジック形成領域１４の高さ（Ｙ方向の幅）：１００［μｍ］
電源配線に割り当てられる高さ（Ｙ方向の幅）：５０［μｍ］
接地配線に割り当てられる高さ（Ｙ方向の幅）：５０［μｍ］
ＩＯロジック形成領域１４の面積：２５００［μｍ２］
ＩＯロジック形成領域１４の動作電流：５０［μＡ］
第１のグローバル配線層の配線１本当たりのＹ方向の配線幅：１．０［μｍ］
第１のグローバル配線層の配線のＹ方向の配線間隔：２．０［μｍ］
第２、第３のグローバル配線層の配線１本当たりのＹ方向の配線幅：１．０［μｍ］
第２、第３のグローバル配線層の配線のＹ方向の配線間隔：０．５［μｍ］
グローバル配線層の配線のシート抵抗：０．５［Ω／□］
ビア１個当たりの電流許容値：１００［μＡ］
ビアサイズ：０．１［μｍ／□］
ビアの抵抗値：１５［Ω］
第１のグローバル配線層の配線のＸ方向の配線幅：１．０［μｍ］
第１のグローバル配線層の配線のＸ方向の配線間隔：２．０［μｍ］
第１のグローバル配線層の配線の凸部１つ当たりのビア４０の数：２［個］
第１のグローバル配線層の配線の凸部１つ当たりのビア４０の配置可能数：２［個］
第１のグローバル配線層の配線の凸部１つ当たりのＹ方向の長さ：４．０［μｍ］
第２、第３のグローバル配線層間のビア５０の配置間隔：０．１［μｍ］
まず、上記条件における周回電源配線の電流許容量を考える。上記条件より、ＩＯセル１個当たりの電流密度は、（１）式により導き出せる。
電流密度＝ＩＯロジック形成領域１４の動作電流／ＩＯロジック形成領域１４の面積
＝５０［μＡ］／２５００［μｍ２］
＝０．０２［μＡ／μｍ２］ ・・・ （１）
次いで、ビア１個当たりの許容面積Ｓを（２）式に基づき算出する。
許容面積Ｓ＝ビア１当たりの電流許容値／ＩＯロジック形成領域１４の電流密度
＝１００［μＡ］／０．０２［μＡ／μｍ２］
＝５０００［μｍ２］
ＩＯセル１０では、第１のグローバル配線層と第２のグローバル配線層とを接続するビア４０の個数が最も少なくなる。そこで、ＩＯセル１０内のビア４０の数を算出する。まず、ＩＯセルの高さ方向（Ｙ方向）のビアの数について考える。上記条件より、ＩＯロジック形成領域１４の高さ方向に並べることができる第１のグローバル配線層の配線の本数は、（３）式により導き出せる。
第１のグローバル配線層の配線の本数
＝５０［μｍ］／（１．０［μｍ］＋２．０［μｍ］）
＝１６．６６６７ ・・・ （３）
ここで、配線の本数は、必ず整数となるため、（３）式から第１のグローバル配線層の配線の本数は、１６本となる。そして、この１６本の配線は、それぞれ両側面に沿ってビア４０が配置される。そのため、ＩＯロジック形成領域１４では、ビア４０は、Ｙ方向に１６個並ぶとことになる。
次いで、ＩＯロジック形成領域１４の幅方向（Ｘ方向）のビアの数について考える。上記条件より、ＩＯロジック形成領域１４の幅方向に並べることができる凸部の数は、（４）式により導き出せる。
幅方向に並べることができる凸部の数
＝５０［μｍ］／（１．０［μｍ］＋２．０［μｍ］）
＝１６．６６６７ ・・・（４）
ここで、凸部の数は必ず整数となるため、（４）式から幅方向に並べることができる凸部の数は、１６個となる。そして、この１６個の凸部には、それぞれ２個のビア４０が配置される。そのため、ＩＯロジック形成領域１４では、ビア４０は、Ｘ方向に３２個並ぶとことになる。
上記計算より、ＩＯロジック形成領域１４には、１６［個］×３２［個］＝５１２［個］のビア４０が配置されることが分かる。上記計算と同様に、比較例にかかる半導体装置１００のＩＯセルに設けられるＩＯロジック形成領域のビア４０の数を算出すると、比較例にかかる半導体装置１００では、１つのＩＯロジック形成領域当たり４０９６個のビア４０が設けられることになる。
そして、上記条件より、ビア１個当たりの電流許容量は１００μＡであるため、ビアの個数と電流許容量との積から１つのＩＯロジック形成領域に供給可能な電流量を算出する。この計算結果をまとめた表を図１１に示す。図１１に示すように、実施の形態１にかかるＩＯロジック形成領域１４では５１．２ｍＡ、比較例にかかる半導体装置１００のＩＯロジック形成領域では４０９．６ｍＡとなる。一方、上記条件のＩＯロジック形成領域１４の動作電流は、５０［μＡ］である。つまり、実施の形態１にかかる半導体装置１は、比較例にかかる半導体装置１００よりもＩＯロジック形成領域１４に流すことができる電流量は少ないものの、十分な電流許容量を有していることが分かる。
続いて、実施の形態１にかかる半導体装置１と比較例にかかる半導体装置１００のグローバル配線の配線抵抗について考える。まず、Ｘ方向の配線抵抗について考える。Ｘ方向の配線抵抗は、各グローバル配線層においてＹ方向に並ぶ配線の本数に依存する。つまり、Ｘ方向の配線抵抗は、Ｘ方向に延在する配線の並列抵抗を考えればよい。そこで、図１２に実施の形態１にかかるＩＯセルと比較例にかかる半導体装置のＩＯセルにおけるグローバル配線層の横方向（Ｘ方向）の配線数と配線抵抗との関係を示した表を示す。図１２に示すように、比較例にかかる半導体装置１００では、第２のグローバル配線層と第３のグローバル配線層にのみＸ方向に延在する配線が設けられる。ここで、比較例にかかる半導体装置１００のＩＯロジック形成領域では、（３）式から算出されるように、各配線層に１６本の配線が設けられる。一方、実施の形態１にかかる半導体装置１では、第１のグローバル配線層にＸ方向に延在する配線が８本、第２のグローバル配線層と第３のグローバル配線層にＸ方向に延在する配線が１６本ずつ配置される。そのため、Ｘ方向の配線抵抗は、配線数が多い実施の形態１にかかる半導体装置１の方が小さくなる。
次いで、図１３に実施の形態１にかかるＩＯセルと比較例にかかる半導体装置のＩＯセルにおけるグローバル配線層の縦方向（Ｙ方向）の配線数と配線抵抗との関係を示した表を示す。図１３に示すように、比較例にかかる半導体装置１００では、第１のグローバル配線層にのみＹ方向に延在する配線が設けられる。ここで、比較例にかかる半導体装置１００のＩＯロジック形成領域では、（３）式から算出されるように、第１のグローバル配線層に１６本の配線が設けられる。一方、実施の形態１にかかる半導体装置１では、第１のグローバル配線層にＸ方向に延在する配線が１６本配置される。また、実施の形態１にかかる半導体装置１は、第１のグローバル配線層と第２のグローバル配線層と間の第１のビア層内に配置されるビアの個数が２個、第２のグローバル配線層と第３のグローバル配線層と間の第２のビア層内に配置されるビアの個数が２５０個配置される。
ここで、第２のビア層内のビアの数は、（５）式に基づき算出される。
第２のビア層内のビアの数＝ＩＯセルの幅／（ビアサイズ＋ビアの配置間隔）
＝５０［μｍ］／（０．１［μｍ］＋０．１［μｍ］）
＝２５０［個］ ・・・ （５）
そして、実施の形態１にかかる半導体装置１は、隣り合う同電圧の配線の接続に多くのビアを要するため、比較例にかかる半導体装置１００よりも高い配線抵抗となる。図１３に示した例では、実施の形態１にかかる半導体装置１のＹ方向の配線抵抗は、比較例にかかる半導体装置１００のＹ方向の配線抵抗に対して約６．６倍の大きさとなる。
上記検討から、実施の形態１にかかる半導体装置１は、周回配線が延在するＸ方向の並列数を多くすることができるため、Ｘ方向の配線抵抗は比較例にかかる半導体装置１００よりも小さくできる。一方、実施の形態１にかかる半導体装置１は、Ｙ方向に延在する配線を有していないため、Ｙ方向の配線抵抗については、比較例にかかる半導体装置１００よりも高くなる。
しかしながら、近年の半導体装置では、１つの半導体チップに搭載されるＩＯセル１０の数が多くなっている。つまり、近年の半導体装置では、１つの周回配線に接続されるＩＯセルの数が増加している。上記検討から、実施の形態１にかかるＩＯセル１０では、Ｘ方向の配線抵抗が小さく、Ｙ方向の配線抵抗が大きい。そして、ＩＯセル１０を並べる数を増やした場合、周回配線の距離が伸びるため、Ｘ方向の配線抵抗は増加し、Ｙ方向の配線抵抗は並列数の増加に起因して小さくなる傾向がある。
そこで、以下では、並べられるＩＯセル１０の数に対する配線抵抗について検討する。そこで、図１４に比較例にかかる半導体装置において周回配線に接続されるＩＯセルの数と電源配線の抵抗値の関係を示した表を示し、図１５に実施の形態１にかかる半導体装置において周回配線に接続されるＩＯセルの数と電源配線の抵抗値の関係を示した表を示す。
図１４に示すように、比較例にかかる半導体装置１００では、周回配線に接続されるＩＯセルの数が増加すると、Ｘ方向の配線抵抗は単調増加し、Ｙ方向の配線抵抗は単調減少となる。そして、比較例にかかる半導体装置１００では、Ｘ方向の配線抵抗とＹ方向の配線抵抗の合計抵抗は、単調増加となる。これは、Ｘ方向の配線抵抗の増加量をＹ方向の配線抵抗の減少量が常に下回るためである。
一方、図１５に示すように、実施の形態１にかかる半導体装置１でも周回配線に接続されるＩＯセルの数が増加すると、Ｘ方向の配線抵抗は単調増加し、Ｙ方向の配線抵抗は単調減少となる。そして、実施の形態１にかかる半導体装置１では、Ｘ方向の配線抵抗とＹ方向の配線抵抗の合計抵抗は、周回配線に接続されるＩＯセルの数が４個までは単調減少となり、周回配線に接続されるＩＯセルの数が５個以上になると単調増加となる。これは、ＩＯセル１０の並列数が４個までは、Ｙ方向の配線抵抗の減少量がＸ方向の配線抵抗の増加量を上回るためである。
上記図１４に示した合計抵抗と、図１５に示した合計抵抗とを比較したグラフを図１６に示す。図１６に示すように、実施の形態１にかかる半導体装置１は、合計抵抗がＩＯセル１０の並列数が少ない場合は、比較例にかかる半導体装置１００よりも抵抗値が高い、しかし、並列数が８個以上になると、実施の形態１にかかる半導体装置１の合計抵抗は、比較例にかかる半導体装置１００の合計抵抗を下回る。これは、実施の形態１にかかる半導体装置１の合計抵抗の増加率が比較例にかかる半導体装置１００の合計抵抗の増加率よりも小さいためである。そして、ＩＯセル１０の並列数が２０個になった時点では、実施の形態１にかかる半導体装置１の合計抵抗は、比較例にかかる半導体装置１００の合計抵抗よりも２０％程度小さくなる。
上記説明より、実施の形態１にかかる半導体装置１では、１つの周回配線に接続されるＩＯセル１０の数が増加するほど周回配線の抵抗値を抑制する効果が高くなる。そして、周回配線の抵抗値を抑制することで、実施の形態１にかかる半導体装置１は、周回配線で生じるＩＲＤｒｏｐ等の問題を回避することができる。また、上述したように、実施の形態１にかかる半導体装置１では、Ｙ方向の電源配線を設けないことで、配線層の数を抑制しながらＸ方向の配線抵抗を抑制し、１つの周回配線に接続されるＩＯセル１０が増加した場合の配線抵抗の増加を抑制することができる。つまり、実施の形態１にかかる半導体装置１では、１つの周回配線に接続されるＩＯセル１０の数が増加する程、配線抵抗を抑制する効果が高まる。
また、周回配線の抵抗値を抑制することで、周回配線に電源を供給する電源回路の駆動能力を抑制することができ、半導体チップの面積を抑制することができる効果も生じる。また、別の観点では、実施の形態１にかかる半導体装置１は、一定のＩＲＤｒｏｐを維持しながら１つの電源回路に接続するＩＯセル１０を増やすことができる。このように、１つの電源回路に接続されるＩＯセル１０の数を増やすことで、電源回路の数を削減して半導体チップの面積を削減することもできる。
また、近年の半導体装置では、ＩＯセル１０の数が２０個以上となることがほとんどであり、実施の形態１にかかるＩＯセル１０による配線抵抗の削減効果は非常に大きい。また、近年の半導体装置では、半導体装置の信頼性向上のため、配線層の数を抑制することが求められており、少ない配線層の数であっても配線抵抗を抑制できる実施の形態１にかかるＩＯセル１０を用いる効果は高い。
実施の形態２
実施の形態２では、第１のグローバル配線から第３のグローバル配線に形成される配線の形状の別の形態について説明する。より具体的には、実施の形態２では、第２のグローバル配線層に形成される第３の電源配線の側面に凹凸を形成する例について説明する。そのため、実施の形態２にかかる半導体装置においても、トランジスタは図３に示したレイアウトとなる。また、実施の形態２にかかるグローバル配線の配線構造を有するＩＯセルを以下ではＩＯセル６０と称す。
実施の形態２にかかる半導体装置のグローバル配線層毎のレイアウトを図１７〜図１９に示す。図１７に実施の形態２にかかるＩＯセル６０の第１のグローバル配線層のレイアウトの概略図を示す。
図１７に示すように、実施の形態２にかかるＩＯセル６０では、第１のグローバル配線層には、第１の電源配線（例えば、第１層電源配線６２）及び第２の電源配線（第１層接地配線６３）が配置される。つまり、第１層電源配線６２には電源電圧が供給され、第１層接地配線６３には、接地電圧が供給される。第１層電源配線６２は、ビア６１により図３に示したＰＭＯＳトランジスタのソースと接続される。また、第１層接地配線６３は、ビア６１により図３に示したＮＭＯＳトランジスタのソースと接続される。なお、第１層電源配線６２及び第１層接地配線６３と、トランジスタとは、ビア６１を含むスタックビア、或いは、ローカル配線層と他のビアを含む配線構造により電気的に接続される。
第１層電源配線６２及び第１層接地配線６３は、Ｘ方向と平行する方向に延在するように形成される配線である。第１層電源配線６２は、主にＮ型ウェル領域２０の上層に配置され、第１層接地配線６３は、主にＰ型ウェル領域２３の上層に配置される。そして、実施の形態２では、第１層電源配線６２と第１層接地配線６３は、側面に凹凸を有していない形状となる。
続いて、図１８に実施の形態２にかかるＩＯセル６０の第２のグローバル配線層のレイアウトの概略図を示す。図１８に示すように、第２のグローバル配線層には、第２層電源配線６５及び第２層接地配線６６が配置される。第２層電源配線６５には第１の電源が供給され、第２層接地配線６６には第２の電源が供給される。そして、図１８に示すように、第２のグローバル配線層では、第２層電源配線６５及び第２層接地配線６６が、Ｙ方向に交互に配置される。
また、図１８に示すように、第２層電源配線６５及び第２層接地配線６６は、それぞれ少なくとも一方の側面に凹凸を有する。そして、第２層電源配線６５の凸部と第２層接地配線６６の凹部は、互いに噛み合うように形成される。つまり、第２層電源配線６５及び第２層接地配線６６は、互いの凹凸部が噛み合うように配置される。
図１８に示すように、第２層電源配線６５は、第２層電源配線６５の下部に形成される第１層接地配線６３の上層に形成される。第２層電源配線６５の凸部の先端は、第１のグローバル配線層において隣り合う第１層電源配線６２の上層に位置するように形成される。そして、第２層電源配線６５は、凸部の先端付近に設けられたビア６４により、第１のグローバル配線層において隣り合う第１層電源配線６２と接続される。つまり、第２層電源配線６５は、他のグローバル配線層に形成される２つの電源配線を接続する第３の電源配線に相当する。
また、図１８に示すように、第２層接地配線６６は、第２層接地配線６６の下部に形成される第１層電源配線６２の上層に形成される。第２層接地配線６６の凸部の先端は、第１のグローバル配線層において隣り合う第１層接地配線６３の上層に位置するように形成される。第２層接地配線６６は、凸部の先端付近に設けられたビア６４により、第１のグローバル配線層において隣り合う第１層接地配線６３と接続される。つまり、第２層電源配線６５は、他のグローバル配線層に形成される２つの電源配線を接続する第４の電源配線に相当する。
実施の形態２では、他のグローバル配線層に形成される配線を接続する第３の電源配線及び第４の電源配線を１つのグローバル配線層に形成される配線により形成することができる。つまり、第２層電源配線６５及び第２層接地配線６６の凸部の先端は、Ｎ型ウェル領域２０とＰ型ウェル領域２３との境界線のＺ方向の延長線を越えた位置に形成される。
続いて、図１９に実施の形態２にかかるＩＯセル６０の第３のグローバル配線層のレイアウトの概略図を示す。図１９に示すように、第３のグローバル配線層には、第３層電源配線６８及び第３層接地配線６９が配置される。第３層電源配線６８には第１の電源が供給され、第３層接地配線６９には第２の電源が供給される。図１９に示す例では、第３層電源配線６８及び第３層接地配線６９は、それぞれ２本の配線が１つの配線対となるように形成されている。第３層電源配線６８は、配線対を構成する２つの配線がそれぞれビア６７を介して第２層電源配線６５と接続される。第３層接地配線６９は、配線対を構成する２つの配線がそれぞれビア６７を介して第２層電接地線６６と接続される。図１９では、２つの配線で形成される配線対は、１つの配線とみなすことができる。また、図１９に示すように、第３のグローバル配線層では、異なる電圧が供給される配線対がＹ方向に交互に配置される。
ここで、第２のグローバル配線層に形成される配線と第３のグローバル配線層に形成される配線とを接続するビア６７は、できるだけ多く配置することが望ましい。ビア６７をできるだけ多く配置することで、第３の電源配線及び第４の電源配線の抵抗値を低減できるためである。
続いて、実施の形態２にかかる半導体装置のグローバル配線層を中心とした断面構造について説明する。なお、実施の形態２においてもトランジスタの断面構造は同じであるため、説明を省略し、グローバル配線層に形成される配線に関してのみ説明を行う。
図２０に図１９のＸＸ−ＸＸ線に沿ったＩＯセルの断面図を示す。図２０に示すように、ＸＸ−ＸＸ線に沿った断面における第１のグローバル配線層では、第１層電源配線６２と第１層接地配線６３がほぼ同じ配線幅で形成される。また、ＸＸ−ＸＸ線に沿った断面における第２のグローバル配線層では、第２層接地配線６６の方が第２層電源配線６５よりも配線幅（Ｙ方向の配線幅）が広く形成される。第２層電源配線６５は、第１層接地配線６３の上部に形成され、第２層接地配線６６は、第１層電源配線６２の上部に形成される。また、図２０に示すように、実施の形態２では、第３のグローバル配線層に形成される配線は、第２のグローバル配線層に形成される同電圧の配線とビア６８により接続される。
図２１に図１９のＸＸＩ−ＸＸＩ線に沿ったＩＯセルの断面図を示す。図２１に示すように、ＸＸＩ−ＸＸＩ線に沿った断面においても、第１のグローバル配線層では、第１層電源配線６２と第１層接地配線６３がほぼ同じ配線幅で形成される。また、ＸＸＩ−ＸＸＩ線に沿った断面における第２のグローバル配線層では、第２層電源配線６５の方が第２層接地配線６６よりも配線幅（Ｙ方向の配線幅）が広く形成される。第２層電源配線６５は、第１層接地配線６３の上部に形成され、第２層接地配線６６は、第１層電源配線６２の上部に形成される。また、図２１に示すように、実施の形態２では、第３のグローバル配線層に形成される配線は、第２のグローバル配線層に形成される同電圧の配線とビア６８により接続される。
図２０及び図２１に示すように、実施の形態２にかかる半導体装置では、グローバル配線層においては、トランジスタの上部において、異なる電圧の電源が供給される配線が半導体チップの鉛直方向（例えば、Ｚ方向）に積層される構造を有する。特に、第２の電源配線と、第２の電源配線とは異なる電圧となる第３の電源配線については、半導体チップの鉛直方向（例えば、Ｚ方向）に積層される構造を有する点が重要である。
上記説明より、実施の形態２にかかる半導体装置では、側面に凹凸を有する電源配線を第２のグローバル配線層に設けた。つまり、側面に凹凸を有する電源配線は、いずれのグローバル配線層にあっても良いが、少なくとも１層にこのような側面に凹凸を有する電源配線を設けることで、実施の形態１にかかる半導体装置の効果を得ることができる。より具体的には、前述した特徴を有することで、１つの周回配線に接続されるＩＯセルの数を増加させた場合の配線抵抗の低減効果を得ることができる。
実施の形態３
実施の形態３では、第１のグローバル配線から第３のグローバル配線に形成される配線の形状の別の形態について説明する。より具体的には、実施の形態３では、第２のグローバル配線層に形成される配線と、第３のグローバル配線層に形成される配線と、をそれぞれ側面に凹凸を有する形状とする例について説明する。つまり、実施の形態３では、下層において隣り合う同電圧の配線を接続する第３の電源配線を第２、第３のグローバル配線層に形成するものである。そのため、実施の形態３にかかる半導体装置においても、トランジスタは図３に示したレイアウトとなる。また、実施の形態２にかかるグローバル配線の配線構造を有するＩＯセルを以下ではＩＯセル７０と称す。
実施の形態３にかかる半導体装置のグローバル配線層毎のレイアウトを図２２〜図２４に示す。図２２に実施の形態３にかかるＩＯセル７０の第１のグローバル配線層のレイアウトの概略図を示す。
図２２に示すように、実施の形態２にかかるＩＯセル７０では、第１のグローバル配線層には、第１の電源配線（例えば、第１層電源配線７２）及び第２の電源配線（第１層接地配線７３）が配置される。つまり、第１層電源配線７２には電源電源が供給され、第１層接地配線７３には、接地電圧が供給される。第１層電源配線７２は、ビア７１により図３に示したＰＭＯＳトランジスタのソースと接続される。また、第１層接地配線７３は、ビア６１により図３に示したＮＭＯＳトランジスタのソースと接続される。なお、第１層電源配線７２及び第１層接地配線７３と、トランジスタとは、ビア７１を含むスタックビア、或いは、ローカル配線層と他のビアを含む配線構造により電気的に接続される。
第１層電源配線７２及び第１層接地配線７３は、Ｘ方向と平行する方向に延在するように形成される配線である。第１層電源配線７２は、主にＮ型ウェル領域２０の上層に配置され、第１層接地配線７３は、主にＰ型ウェル領域２３の上層に配置される。そして、実施の形態３では、第１層電源配線７２と第１層接地配線７３は、側面に凹凸を有していない形状となる。
続いて、図２３に実施の形態３にかかるＩＯセル７０の第２のグローバル配線層のレイアウトの概略図を示す。図２３に示すように、第２のグローバル配線層には、第２層電源配線７５及び第２層接地配線７６が配置される。第２層電源配線７５には第１の電源が供給され、第２層接地配線７６には第２の電源が供給される。そして、図２３に示すように、第２のグローバル配線層では、第２層電源配線７５及び第２層接地配線７６が、Ｙ方向に交互に配置される。
また、図２３に示すように、第２層電源配線７５及び第２層接地配線７６は、それぞれ少なくとも一方の側面に凹凸を有する。そして、第２層電源配線７５の凸部と第２層接地配線７６の凹部は、互いに噛み合うように形成される。つまり、第２層電源配線７５及び第２層接地配線７６は、互いの凹凸部が噛み合うように配置される。
図２３に示すように、第２層電源配線７５は、第２層電源配線７５の下部に形成される第１層接地配線７３の上層に形成される。第２層電源配線７５の凸部の先端は、第１のグローバル配線層において隣り合う第１層電源配線７２の上層に位置するように形成される。そして、第２層電源配線７５は、凸部の先端付近に設けられたビア７４により、第１のグローバル配線層において隣り合う第１層電源配線７２と接続される。つまり、第２層電源配線７５は、他のグローバル配線層に形成される２つの電源配線を接続する第３の電源配線に相当する。
また、図２３に示すように、第２層接地配線７６は、第２層接地配線７６の下部に形成される第１層接地配線７３の上層に形成される。第２層接地配線７６の凸部の先端は、第１のグローバル配線層において隣り合う第１層接地配線７３の上層に位置するように形成される。第２層接地配線７６は、凸部の先端付近に設けられたビア７４により、第１のグローバル配線層において隣り合う第１層接地配線７３と接続される。つまり、第２層電源配線７５は、他のグローバル配線層に形成される２つの電源配線を接続する第４の電源配線に相当する。
実施の形態３では、他のグローバル配線層に形成される配線を接続する第３の電源配線及び第４の電源配線を１つのグローバル配線層に形成される配線により形成することができる。つまり、第２層電源配線７５及び第２層接地配線７６の凸部の先端は、Ｎ型ウェル領域２０とＰ型ウェル領域２３との境界線のＺ方向の延長線を越えた位置に形成される。
続いて、図２４に実施の形態３にかかるＩＯセル７０の第３のグローバル配線層のレイアウトの概略図を示す。図２４に示すように、第３のグローバル配線層には、第３層電源配線７８及び第３層接地配線７９が配置される。第３層電源配線７８には第１の電源が供給され、第３層接地配線７９には第２の電源が供給される。そして、図２４に示すように、第２のグローバル配線層では、第３層電源配線７８及び第３層接地配線７９が、Ｙ方向に交互に配置される。
また、図２４に示すように、第３層電源配線７８及び第３層接地配線７９は、それぞれ少なくとも一方の側面に凹凸を有する。そして、第３層電源配線７８の凸部と第３層接地配線７９は、互いに噛み合うように形成される。つまり、第３層電源配線７８及び第３層接地配線７９は、互いの凹凸部が噛み合うように配置される。
図２４に示すように、第３層電源配線７８は、第３層電源配線７８の下部に形成される第２層接地配線７６の上層に形成される。第３層電源配線７８の凸部の先端は、第２のグローバル配線層において隣り合う第２層電源配線７５の凸部の上層に位置するように形成される。そして、第３層電源配線７８は、凸部の先端付近に設けられたビア７７により、第２のグローバル配線層において隣り合う第２層電源配線７５の凸部と接続される。つまり、第３層電源配線７８は、第２のグローバル配線層に形成される２つの電源配線を接続する第３の電源配線に相当する。なお、別の観点では、第２のグローバル配線層において隣り合う第２層電源配線７５は、第１の電源配線にもなる。
また、図２４に示すように、第３層接地配線７９は、第３層接地配線７９の下部に形成される第２層電源配線７５の上層に形成される。第３層接地配線７９の凸部の先端は、第２のグローバル配線層において隣り合う第２層接地配線７６の上層に位置するように形成される。第３層接地配線７９は、凸部の先端付近に設けられたビア７７により、第２のグローバル配線層において隣り合う第２層接地配線７６の凸部と接続される。つまり、第３層接地配線７９は、第２のグローバル配線層に形成される２つの電源配線を接続する第４の電源配線に相当する。なお、別の観点では、第２のグローバル配線層において隣り合う第２層接地配線７６は、第２の電源配線にもなる。
実施の形態３では、他のグローバル配線層に形成される配線を接続する第３の電源配線及び第４の電源配線を１つのグローバル配線層に形成される配線により形成することができる。つまり、第２層電源配線７５及び第２層接地配線７６の凸部の先端は、Ｎ型ウェル領域２０とＰ型ウェル領域２３との境界線のＺ方向の延長線を越えた位置に形成される。
上記説明より、実施の形態３では、第２のグローバル配線層は、第１のグローバル配線層との関係では、第３の電源配線を有する第２の配線層となり、第３のグローバル配線層との関係では、第１、第２の電源配線を有する第３の配線層となる。
続いて、実施の形態３にかかる半導体装置のグローバル配線層を中心とした断面構造について説明する。なお、実施の形態３においてもトランジスタの断面構造は同じであるため、説明を省略し、グローバル配線層に形成される配線に関してのみ説明を行う。
図２５に図１９のＸＸＶ−ＸＸＶ線に沿ったＩＯセルの断面図を示す。図２５に示すように、ＸＸＶ−ＸＸＶ線に沿った断面における第１のグローバル配線層では、第１層電源配線７２と第１層接地配線７３がほぼ同じ配線幅で形成される。また、ＸＸＶ−ＸＸＶ線に沿った断面における第２のグローバル配線層では、第２層接地配線７６の方が第２層電源配線７５よりも配線幅（Ｙ方向の配線幅）が広く形成される。第２層電源配線７５は、第１層接地配線７３の上部に形成され、第２層接地配線７６は、第１層電源配線７２の上部に形成される。また、図２５に示すように、ＸＸＶ−ＸＸＶ線に沿った断面における第２のグローバル配線層では、第２層接地配線７６の方が第２層電源配線７５よりも配線幅（Ｙ方向の配線幅）が広く形成される。そして、第３層電源配線７８は、第２層接地配線７６の上部に形成され、第３層接地配線７９は、第２層電源配線７５の上部に形成される。
図２６に図１９のＸＸＶＩ−ＸＸＶＩ線に沿ったＩＯセルの断面図を示す。図２６に示すように、ＸＸＶＩ−ＸＸＶＩ線に沿った断面においても、第１のグローバル配線層では、第１層電源配線７２と第１層接地配線７３がほぼ同じ配線幅で形成される。また、ＸＸＶＩ−ＸＸＶＩ線に沿った断面における第２のグローバル配線層では、第２層接地配線７６の方が第２層電源配線７５よりも配線幅（Ｙ方向の配線幅）が広く形成される。第２層電源配線７５は、第１層接地配線７３の上部に形成され、第２層接地配線７６は、第１層電源配線７２の上部に形成される。また、図２６に示すように、ＸＸＶＩ−ＸＸＶＩ線に沿った断面における第２のグローバル配線層では、第３層接地配線７９の方が第３層電源配線７８よりも配線幅（Ｙ方向の配線幅）が広く形成される。そして、第３層電源配線７８は、第２層接地配線７６の上部に形成され、第３層接地配線７９は、第２層電源配線７５の上部に形成される。
図２５及び図２６に示すように、実施の形態３にかかる半導体装置では、グローバル配線層においては、トランジスタの上部において、異なる電圧の電源が供給される配線が半導体チップの鉛直方向（例えば、Ｚ方向）に積層される構造を有する。特に、第２の電源配線と、第２の電源配線とは異なる電圧となる第３の電源配線については、半導体チップの鉛直方向（例えば、Ｚ方向）に積層される構造を有する点が重要である。
上記説明より、実施の形態３にかかる半導体装置では、３層のグローバル配線層のうち上下重なる２つの配線層をみたときに、下層側の配線層に配置される配線が第１の電源配線及び第２の電源配線となり、上層側の配線層に配置される配線が第１の電源配線を接続する第３の電源配線となる。請求項に記載の第１の配線層と第２の配線層は、それぞれ１層のみで構成される例に限られず、様々な形態が可能である。上述した実施の形態３にかかる構成を採用しても、実施の形態１にかかる半導体装置の効果を得ることができる。より具体的には、前述した特徴を有することで、１つの周回配線に接続されるＩＯセルの数を増加させた場合の配線抵抗の低減効果を得ることができる。
実施の形態４
実施の形態４では、周回配線に設けた凸部の形状の別の形態について説明する。そこで、実施の形態４にかかるＩＯセル８０の第１のグローバル配線層及び第２グローバル配線層のレイアウトの概略図を図２７に示す。なお、図２７では、第２のグローバル配線層に設けられる配線を半透明とすることで、第１のグローバル配線層の配線と第２のグローバル配線層の配線とを共に視認できるように示した。
図２７に示す例は、第１のグローバル配線層に設けられる第１層電源配線８１及び第１層接地配線８２の側面に凹凸を設けたものである。そして、実施の形態４にかかるＩＯセル８０では、第２のグローバル配線層に設けられる第２層電源配線８３及び第３のグローバル配線層に形成される電源配線（不図示）により第１のグローバル配線層において隣接する第１層電源配線８１の間を接続する。また、実施の形態４にかかるＩＯセル８０では、第２のグローバル配線層に設けられる第２層接地配線８４及び第３のグローバル配線層に形成される設置配線（不図示）により第１のグローバル配線層において隣接する第１層接地配線８２の間を接続する。第１のグローバル配線層の配線と第２のグローバル配線層の配線は、ビア８５により接続される。
ここで、図２７に示すように、実施の形態４にかかるＩＯセル８０では、第１層電源配線８１及び第１層接地配線８２の側面に設けられる凸部が、その先端部に幅広部を有する。この幅広部は、凸部の根本部分よりも幅（Ｘ方向の長さ）が大きな部分である。そして、実施の形態４では、この幅広部にビア８５を設ける。このように、幅広部にビア８５を設けることで、実施の形態４では、１つの凸部に設けられるビアの個数を他の実施の形態よりも多くすることができる。
上記説明より、実施の形態４では、グローバル配線層に設けられる配線の凸部の先端部分に幅広部を設け、当該幅広部にビアを設ける。これにより、実施の形態４にかかるＩＯセル８０では、凸部に設けられるビア８５の数を増やし、周回配線のＹ方向の抵抗値を低減することができる。
実施の形態５
実施の形態５では、ＩＯセルのパッドとＩＯロジック形成領域との位置関係の別の形態について説明する。そこで、図２８に実施の形態５にかかるＩＯセルのレイアウトの概略図を示す。図２８に示すように、実施の形態５では、パッド９１をＩＯロジック形成領域９２の上層に設ける。
これにより、実施の形態５では、ＩＯロジック形成領域９２の面積のみでパッド９１を配置できる。つまり、実施の形態５のレイアウトを採用することで、ＩＯセルの面積を削減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、同一の配線層内で同電圧の電源配線が隣接しているような場合であっても、当該同電圧の電源配線の組が交互に配置されている場合は、同電圧の電源配線群は１つの電源配線とみなすことができる。
１ 半導体装置
１０、６０、７０、８０、９０ ＩＯセル
１１、９１ パッド
１２ 周回配線
１２ｖ 周回電源配線
１２ｇ 周回接地配線
１３ 内部ロジック形成領域
１４、９２ ＩＯロジック形成領域
２０ Ｎ型ウェル領域
２１ Ｐ型拡散領域
２２ コンタクト
２３ Ｐ型ウェル領域
２４ Ｎ型拡散領域
２５ コンタクト
２６ ゲート電極
２７ ウェルコンタクト配線
２８ ウェルコンタクト
３０、４０、５０、６１、６４、６７、７１、７４、７７、８５ ビア
３１、６２、７２、８１ 第１層電源配線
３２、６３、７３、８２ 第１層接地配線
４１、６５、７５、８３ 第２層電源配線
４２、６６、７６、８４ 第２層接地配線
５１、６８、７８ 第３層電源配線
５２、６９、７９ 第３層接地配線

Claims (18)

  1. 第１の電源が供給される複数の第１の電源配線と第２の電源が供給される複数の第２の電源配線とが第１の方向に交互に配置される第１の配線層と、
    前記第１の電源が供給され、前記複数の第１の電源配線のうち隣り合う前記第１の電源配線とビアにより接続される第３の電源配線が配置される第２の配線層と、を有し、
    前記第１の電源配線、前記第２の電源配線、及び、前記第３の電源配線は、いずれも前記第１の方向と直交する第２の方向に延在するように形成され、
    前記第１の電源配線から前記第３の電源配線の少なくとも１つは、側面に沿って凸部を有し、当該凸部は、先端部分に、凸部の根本部分よりも配線幅が広い幅広部を有し、前記幅広部に他の配線層に設けられた配線と自配線とを接続するビアが設けられる半導体装置。
  2. 複数の前記第１の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
    前記第３の電源配線は、前記ビアにより、隣り合う前記第１の電源配線の凸部と接続される請求項１に記載の半導体装置。
  3. 複数の前記第２の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
    前記第１の電源配線と前記第２の電源配線とは、前記第１の電源配線の凸部と前記第２の電源配線の凹部とが噛み合うように配置される請求項２に記載の半導体装置。
  4. 前記第２の配線層には、前記第２の電源が供給され、前記複数の第２の電源配線のうち隣り合う前記第２の電源配線と前記ビアにより接続される第４の電源配線が配置され、
    複数の前記第２の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
    前記第４の電源配線は、前記ビアにより、隣り合う前記第２の電源配線の凸部と接続される請求項１に記載の半導体装置。
  5. 前記第３の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
    隣り合う前記第１の電源配線は、いずれも前記ビアにより、前記第３の電源配線の凸部と接続される請求項１に記載の半導体装置。
  6. 前記第２の配線層には、前記第２の電源が供給され、隣り合う前記第２の電源配線と前記ビアにより接続される第４の電源配線が配置され、
    複数の前記第４の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
    前記第３の電源配線と前記第４の電源配線とは、前記第３の電源配線の凸部と前記第４の電源配線の凹部とが噛み合うように配置される請求項５に記載の半導体装置。
  7. 前記第１の方向は、半導体チップの側面に対して直交する方向であり、
    前記第２の方向は、前記半導体チップの側面に対して平行な方向であり、
    前記第１の電源配線、前記第２の電源配線、及び、前記第３の電源配線は、いずれも半導体チップを外周に沿って延在するように配線される請求項１に記載の半導体装置。
  8. 前記第１の配線層は、前記第２の配線層の下層に形成され、
    前記第３の電源配線は、前記第２の電源配線の上部に形成される請求項１に記載の半導体装置。
  9. 前記第２の配線層は、複数層の配線層を含む請求項１に記載の半導体装置。
  10. 少なくともバッファ回路が形成されるＩＯセルであって、
    前記バッファ回路に第１の電源を供給する複数の第１の電源配線と、前記バッファ回路に第２の電源を供給する複数の第２の電源配線と、が第１の方向に交互に配置される第１の配線層と、
    前記第１の電源が供給され、前記複数の第１の電源配線のうち隣り合う前記第１の電源配線とビアにより接続される第３の電源配線が配置される第２の配線層と、を有し、
    前記第１の電源配線、前記第２の電源配線、及び、前記第３の電源配線は、いずれも前記第１の方向と直交する第２の方向に延在するように形成され、
    前記第１の電源配線から前記第３の電源配線の少なくとも１つは、側面に沿って凸部を有し、当該凸部は、先端部分に、凸部の根本部分よりも配線幅が広い幅広部を有し、前記幅広部に他の配線層に設けられた配線と自配線とを接続するビアが設けられるＩＯセル。
  11. 複数の前記第１の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
    前記第３の電源配線は、前記ビアにより、隣り合う前記第１の電源配線の凸部と接続される請求項１０に記載のＩＯセル。
  12. 複数の前記第２の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
    前記第１の電源配線と前記第２の電源配線とは、前記第１の電源配線の凸部と前記第２の電源配線の凹部とが噛み合うように配置される請求項１１に記載のＩＯセル。
  13. 前記第２の配線層には、前記第２の電源が供給され、前記複数の第２の電源配線のうち隣り合う前記第２の電源配線と前記ビアにより接続される第４の電源配線が配置され、
    複数の前記第２の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
    前記第４の電源配線は、前記ビアにより、隣り合う前記第２の電源配線の凸部と接続される請求項１０に記載のＩＯセル。
  14. 前記第３の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
    隣り合う前記第１の電源配線は、いずれも前記ビアにより、前記第３の電源配線の凸部と接続される請求項１０に記載のＩＯセル。
  15. 前記第２の配線層には、前記第２の電源が供給され、隣り合う前記第２の電源配線と前記ビアにより接続される第４の電源配線が配置され、
    複数の前記第４の電源配線は、少なくとも一方の側面に沿って凹凸を有し、
    前記第３の電源配線と前記第４の電源配線とは、前記第３の電源配線の凸部と前記第４の電源配線の凹部とが噛み合うように配置される請求項１４に記載のＩＯセル。
  16. 前記第１の電源配線、前記第２の電源配線、及び、前記第３の電源配線は、隣り合うように配置された他のＩＯセルの前記第１の電源配線、前記第２の電源配線、及び、前記第３の電源配線と接続される請求項１０に記載のＩＯセル。
  17. 前記第１の配線層は、前記第２の配線層の下層に形成され、
    前記第３の電源配線は、前記第２の電源配線の上部に形成される請求項１０に記載のＩＯセル。
  18. 前記第２の配線層は、複数層の配線層を含む請求項１０に記載のＩＯセル。
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