JP6970357B2 - 半導体集積回路装置 - Google Patents

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Description

本開示は、フィンＦＥＴ（Field Effect Transistor）またはナノワイヤＦＥＴを用いた半導体集積回路装置に関するものであり、特に静電気放電に起因するダメージから回路を保護するためのＥＳＤ（Electro Static Discharge）保護回路のレイアウト構成に関する。
図１４に示すとおり、ＥＳＤ保護回路２５１，２５２は一般に、信号端子（入出力端子）２５３と電源端子２５４との間、あるいは、信号端子２５３と接地端子２５５との間にそれぞれ設けられる。ＥＳＤ保護回路には、用途によって様々な保護素子が使用されるが、その放電特性の良好さからダイオードが保護素子として使用されることも多い。
特開２０１７−１１０６９号公報
本開示は、良好な放電特性を有するダイオードを使用したＥＳＤ保護回路を提供することを目的とする。
本開示の第１態様では、フィンＦＥＴ（Field Effect Transistor）を備えた半導体集積回路装置は、ＥＳＤ（Electro Static Discharge）保護回路を備える。前記ＥＳＤ保護回路は、第１方向に延び、前記第１方向と垂直をなす第２方向に並ぶ複数の第１導電型のフィンを含む第１フィン構造部と、前記第１方向に延び、前記第２方向に並ぶ複数の第２導電型のフィンを含み、前記第１フィン構造部と前記第２方向において対向する第２フィン構造部と、前記第１および第２フィン構造部の上層にある第１配線層に形成され、第３方向に延び、前記第１フィン構造部と接続された、電源供給用の第１電源配線と、前記第１配線層に形成され、前記第３方向に延び、前記第２フィン構造部と接続された、信号転送用の第１信号配線と、前記第１配線層より上層の第２配線層に形成され、前記第３方向と垂直をなす第４方向に延び、前記第１電源配線と接続された、電源供給用の第２電源配線とを備え、前記第２方向において、前記第２フィン構造部が占める幅は、前記第１フィン構造部が占める幅よりも大きく、前記第４方向において、前記第１信号配線の幅は、前記第１電源配線の幅よりも大きい。
この態様によると、フィンＦＥＴを備えた半導体集積回路装置は、第１方向に延び、第２方向に並ぶ複数の第１導電型のフィンを含む第１フィン構造部と、第１方向に延び、第２方向に並ぶ複数の第２導電型のフィンを含む第２フィン構造部とを備えたＥＳＤ保護回路を備える。第１フィン構造部は第１および第２電源配線と接続され、第２フィン構造部は第１信号配線と接続される。第１フィン構造部と第２フィン構造部とは、第２方向において対向している。そして、第２フィン構造部が占める幅は、第１フィン構造部が占める幅よりも大きく、第１信号配線の幅は、第１電源配線の幅よりも大きい。このような構成により、ＥＳＤイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
本開示の第２態様では、ナノワイヤＦＥＴ（Field Effect Transistor）を備えた半導体集積回路装置は、ＥＳＤ（Electro Static Discharge）保護回路を備える。前記ＥＳＤ保護回路は、第１方向に延び、前記第１方向と垂直をなす第２方向に複数列に並ぶ第１導電型のパッドを含む第１パッド構造部と、前記第１方向に延び、前記第２方向に複数列に並ぶ第２導電型のパッドを含み、前記第１パッド構造部と前記第２方向において対向する第２パッド構造部と、前記第１および第２パッド構造部の上層にある第１配線層に形成され、第３方向に延び、前記第１パッド構造部と接続された、電源供給用の第１電源配線と、前記第１配線層に形成され、前記第３方向に延び、前記第２パッド構造部と接続された、信号転送用の第１信号配線と、前記第１配線層より上層の第２配線層に形成され、前記第３方向と垂直をなす第４方向に延び、前記第１電源配線と接続された、電源供給用の第２電源配線とを備え、前記第２方向において、前記第２パッド構造部が占める幅は、前記第１パッド構造部が占める幅よりも大きく、前記第４方向において、前記第１信号配線の幅は、前記第１電源配線の幅よりも大きい。
この態様によると、ナノワイヤＦＥＴを備えた半導体集積回路装置は、第１方向に延び、第２方向に複数列に並ぶ第１導電型のパッドを含む第１パッド構造部と、第１方向に延び、第２方向に複数列に並ぶ第２導電型のパッドを含む第２パッド構造部とを備えたＥＳＤ保護回路を備える。第１パッド構造部は第１および第２電源配線と接続され、第２パッド構造部は第１信号配線と接続される。第１パッド構造部と第２パッド構造部とは、第２方向において対向している。そして、第２パッド構造部が占める幅は、第１パッド構造部が占める幅よりも大きく、第１信号配線の幅は、第１電源配線の幅よりも大きい。このような構成により、ＥＳＤイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
本開示の第３態様では、フィンＦＥＴ（Field Effect Transistor）を備えた半導体集積回路装置は、ＥＳＤ（Electro Static Discharge）保護回路を備える。前記ＥＳＤ保護回路は、第１方向に延び、前記第１方向と垂直をなす第２方向に並ぶ複数の第１導電型のフィンと、フィン上に前記第２方向に延びるように形成されたゲートとを含む、第１フィン構造部と、前記第１方向に延び、前記第２方向に並ぶ複数の第２導電型のフィンと、フィン上に前記第２方向に延びるように形成されたゲートとを含み、前記第１フィン構造部と前記第２方向において対向する第２フィン構造部と、前記第１および第２フィン構造部の上層にある第１配線層に形成され、第３方向に延び、前記第１フィン構造部と接続された、電源供給用の第１電源配線と、前記第１配線層に形成され、前記第３方向に延び、前記第２フィン構造部と接続された、信号転送用の第１信号配線と、前記第１配線層より上層の第２配線層に形成され、前記第３方向と垂直をなす第４方向に延び、前記第１電源配線と接続された第２電源配線とを備え、前記第２フィン構造部は、ゲートが、フローティング状態になっている。
この態様によると、フィンＦＥＴを備えた半導体集積回路装置は、第１方向に延び、第２方向に並ぶ複数の第１導電型のフィンを含む第１フィン構造部と、第１方向に延び、第２方向に並ぶ複数の第２導電型のフィンを含む第２フィン構造部とを備えたＥＳＤ保護回路を備える。第１フィン構造部は第１および第２電源配線と接続され、第２フィン構造部は第１信号配線と接続される。第１フィン構造部と第２フィン構造部とは、第２方向において対向している。そして、第２フィン構造部では、フィン上に第２方向に延びるように形成されたゲートが、フローティング状態になっている。このような構成により、信号配線の負荷容量の増加を抑えつつ、ＥＳＤ保護機能を実現することができる。
本開示によると、ＥＳＤ保護回路は、ＥＳＤイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図 図１における信号ＩＯセルの簡易構成図 第１実施形態に係るＶＤＤＩＯ用ＥＳＤ部の構成を示す図 第１実施形態に係るＶＳＳ用ＥＳＤ部の構成を示す図 第１実施形態の変形例１に係るＶＤＤＩＯ用ＥＳＤ部の構成を示す図 第１実施形態の変形例２に係るＶＤＤＩＯ用ＥＳＤ部の構成を示す図 図６の構成の詳細図 （ａ），（ｂ）は図７の構成の断面図 第１実施形態の変形例３に係るＶＤＤＩＯ用ＥＳＤ部の構成を示す図 第２実施形態に係るＶＤＤＩＯ用ＥＳＤ部の構成を示す図 第３実施形態に係るＶＤＤＩＯ用ＥＳＤ部の構成を示す図 第３実施形態の変形例１に係るＶＤＤＩＯ用ＥＳＤ部の構成を示す図 第４実施形態に係るＶＤＤＩＯ用ＥＳＤ部の構成を示す図 信号端子とＥＳＤ保護回路の関係を示す回路図 フィンＦＥＴの基本構造を示す模式図 ナノワイヤＦＥＴの基本構造を示す模式図 ナノワイヤＦＥＴの基本構造を示す模式図
以下、実施の形態について、図面を参照して説明する。
近年、半導体デバイスの分野において、フィン構造のＦＥＴ（以下、フィンＦＥＴと称する）の利用が提案されている。図１５はフィンＦＥＴの概略を示す模式図である。二次元構造のＦＥＴと異なり、ソースおよびドレインはフィンと呼ばれる隆起した立体構造を持つ。そしてこのフィンを囲むように、ゲートが配置されている。このフィン構造により、チャネル領域がフィンの３つの面で形成されるので、チャネルの制御性が従来よりも大幅に改善する。このため、リーク電力削減、オン電流の向上、さらには動作電圧の低減などの効果が得られ、半導体集積回路の性能が向上する。
なお、フィンＦＥＴは、立体拡散層部を有するいわゆる３次元トランジスタデバイスの一種である。３次元トランジスタデバイスには、その他に例えば、ナノワイヤＦＥＴと呼ばれる構造がある。
図１６はナノワイヤＦＥＴの基本構造例を示す模式図である（全周ゲート（ＧＡＡ：Gate All Around）構造ともいう）。ナノワイヤＦＥＴとは、電流が流れる細いワイヤ（ナノワイヤ）を用いたＦＥＴである。ナノワイヤは例えばシリコンによって形成される。図１６に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤＦＥＴにおいて、ナノワイヤの両端に接続されており、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図１６では、シリコン基板の上にＳＴＩ(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方（ハッチを付した部分）では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図１６では簡略化のため、図示を省略している。
ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッドおよびゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、および、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、ＦＥＴのスイッチング特性が良好になる。
なお、パッドは、少なくともナノワイヤが接続されている部分はソース／ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース／ドレイン領域とはならない場合もある。また、ナノワイヤの一部（ゲート電極に囲まれていない部分）が、ソース／ドレイン領域となる場合もある。
また、図１６では、ナノワイヤは、縦方向すなわち基板と垂直をなす方向において、２本配置されている。ただし、縦方向に配置するナノワイヤの本数は、２本に限られるものではなく、１本でもよいし、３本以上を縦方向に並べて配置してもよい。また、図１６では、最も上のナノワイヤの上端とパッドの上端とは、高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。
また、図１７に示すように、基板の上面にＢＯＸ(Buried Oxide)が形成されており、このＢＯＸの上にナノワイヤＦＥＴが形成される場合もある。
（第１実施形態）
図１は実施形態に係る半導体集積回路装置（半導体チップ）の全体構成を模式的に示す平面図である。図１では、図面横方向をＸ方向とし、図面縦方向をＹ方向としている（以降の図も同様）。図１に示す半導体集積回路装置１は、内部コア回路が形成されたコア領域２と、コア領域２の周囲に設けられ、インターフェース回路（ＩＯ回路）が形成されたＩＯ領域３とを備えている。ＩＯ領域３には、半導体集積回路装置１の周辺部を囲むように、ＩＯセル列５が設けられている。図１では図示を簡略化しているが、ＩＯセル列５には、インターフェース回路を構成する複数のＩＯセル１０が並んでいる。
ここで、ＩＯセル１０は、信号の入力、出力または入出力を行う信号ＩＯセル、接地電位（電源電圧ＶＳＳ）を供給するための電源ＩＯセル、主にＩＯ領域３に向けて電源（電源電圧ＶＤＤＩＯ）を供給するための電源ＩＯセルを含む。例えば、ＶＤＤＩＯは３．３Ｖである。図１では、コア領域２の図面右側に、信号入出力用のＩＯセル１０Ａが配置されており、コア領域２の図面下側に、信号入出力用のＩＯセル１０Ｂが配置されている。
ＩＯ領域３には、ＩＯセル１０が並ぶ方向に延びる電源配線６，７が設けられている。電源配線６，７は、半導体集積回路装置１の周辺部にリング状に形成されている（リング電源配線ともいう）。電源配線６は、ＶＤＤＩＯを供給し、電源配線７はＶＳＳを供給する。なお、図１では、電源配線６，７はそれぞれ、単一の配線のように図示されているが、実際には、電源配線６，７はそれぞれ、複数本の配線によって構成される場合もある。また図１では図示を省略しているが、半導体集積回路装置１には、複数の外部接続パッドが配置されている。
図２はＩＯセル１０Ａ，１０Ｂの簡易構成図である。なお、以降の説明では、電源配線６，７はそれぞれ、４本の配線からなるものとしている。図２（ａ）に示すように、ＩＯセル１０Ａには、Ｙ方向に延びる電源配線６，７が配置されている。そしてＩＯセル１０Ａにおいて、電源配線６の下にＶＤＤＩＯ用ＥＳＤ部１０１が設けられ、電源配線７の下にＶＳＳ用ＥＳＤ部１０２が設けられている。ＶＤＤＩＯ用ＥＳＤ部１０１，ＶＳＳ用ＥＳＤ部１０２は、ＩＯセル１０Ａにおいて、チップ外側よりの位置に設けられている。また、図２（ｂ）に示すように、ＩＯセル１０Ｂには、Ｘ方向に延びる電源配線６，７が配置されている。そしてＩＯセル１０Ｂにおいて、電源配線６の下にＶＤＤＩＯ用ＥＳＤ部１０３が設けられ、電源配線７の下にＶＳＳ用ＥＳＤ部１０４が設けられている。ＶＤＤＩＯ用ＥＳＤ部１０３，ＶＳＳ用ＥＳＤ部１０４は、ＩＯセル１０Ｂにおいて、チップ外側よりの位置に設けられている。
本実施形態では、半導体集積回路装置１はフィンＦＥＴを備えるものとする。そして、図２（ａ）に示すＩＯセル１０ＡにおけるＶＤＤＩＯ用ＥＳＤ部１０１，ＶＳＳ用ＥＳＤ部１０２を例にとって、本実施形態におけるＥＳＤ保護回路の構成について説明を行う。
図３は本実施形態に係るＶＤＤＩＯ用ＥＳＤ部１０１の構成を示す図である。図３において、１１，１３，１５はＮ導電型のフィン１６を含むフィン構造部である。フィン構造部１１，１３，１５（第１フィン構造部）はそれぞれ、Ｘ方向（第１方向に相当）に延び、Ｙ方向（第２方向に相当）に並ぶ４本のフィン１６を含む。１２，１４はＰ導電型のフィン１７を含むフィン構造部である。フィン構造部１２，１４（第２フィン構造部）はそれぞれ、Ｘ方向に延び、Ｙ方向に並ぶ６本のフィン１７を含む。フィン構造部１２は、Ｙ方向において、フィン構造部１１，１３と対向しており、フィン構造部１４は、Ｙ方向において、フィン構造部１３，１５と対向している。
また、フィン１６，１７の上層にある配線層Ｍ１において、Ｘ方向（第３方向に相当）に延びる配線８１，８２，８３，８４，８５が形成されている。配線８１はフィン構造部１１の上に形成されており、フィン構造部１１と接続されている。同様に、配線８２，８３，８４，８５はそれぞれ、フィン構造部１２，１３，１４，１５の上に形成されており、フィン構造部１２，１３，１４，１５と接続されている。なお、配線層Ｍ１の配線とフィン構造部とは、図示しないコンタクトやローカル配線を経由して、接続されている。
また、配線層Ｍ１の上層の配線層Ｍ２において、上述した電源配線６を構成する４本の配線６１，６２，６３，６４（第２電源配線）が、Ｙ方向（第４方向に相当）に延びるように形成されている。配線６１，６２，６３，６４は、配線層Ｍ１における配線８１，８３，８５（第１電源配線）とコンタクト１８を介して接続されている。本実施形態では、配線層Ｍ１の配線８１，８２，８３，８４，８５が延びる方向は、フィン１６，１７が延びる方向と同一であり（ともにＸ方向）、配線層Ｍ２の配線６１，６２，６３，６４が延びる方向は、フィン１６，１７が並ぶ方向と同一である（ともにＹ方向）。
フィン構造部１１，１３，１５は、電源配線６を構成する配線６１，６２，６３，６４から、配線８１，８３，８５を経由して、電源電圧ＶＤＤＩＯが供給される。フィン構造部１２，１４は、チップ外部と接続される外部パッド部（図示せず）から、配線８２，８４（第１信号配線）を経由して、入出力信号が供給される。
ここで、Ｙ方向において対向するフィン構造部１１とフィン構造部１２との間に、ダイオードが形成されている。同様に、対向するフィン構造部１２とフィン構造部１３との間、対向するフィン構造部１３とフィン構造部１４との間、対向するフィン構造部１４とフィン構造部１５との間に、ダイオードが形成されている。これらのダイオードによって、ＥＳＤ保護機能が実現される。
そして、図３の構成では、入出力信号が供給されるフィン構造部１２，１４のフィン１７の本数（ここでは６本）は、電源が供給されるフィン構造部１１，１３，１５のフィン１６の本数（ここでは４本）よりも多く、Ｙ方向において、フィン構造部１２，１４が占める幅は、フィン構造部１１，１３，１５が占める幅よりも大きい。また、Ｙ方向において、信号配線である配線８２，８４の幅は、電源配線である配線８１，８３，８５の幅よりも大きい。このような構成により、ＥＳＤイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
図４は本実施形態に係るＶＳＳ用ＥＳＤ部１０２の構成を示す図である。図４に示すＶＳＳ用ＥＳＤ部１０２の構成は、電源電圧がＶＳＳであり、フィン構造部の導電型（Ｐ／Ｎ）が逆になっているが、その他の点は図３に示すＶＤＤＩＯ用ＥＳＤ部１０１の構成と同様である。すなわち、図４において、２１，２３，２５はＰ導電型のフィン２６を含むフィン構造部である。フィン構造部２１，２３，２５（第１フィン構造部）はそれぞれ、Ｘ方向（第１方向に相当）に延び、Ｙ方向（第２方向に相当）に並ぶ４本のフィン２６を含む。２２，２４はＮ導電型のフィン２７を含むフィン構造部である。フィン構造部２２，２４（第２フィン構造部）はそれぞれ、Ｘ方向に延び、Ｙ方向に並ぶ６本のフィン２７を含む。フィン構造部２２は、Ｙ方向において、フィン構造部２１，２３と対向しており、フィン構造部２４は、Ｙ方向において、フィン構造部２３，２５と対向している。
また、フィン２６，２７の上層にある配線層Ｍ１において、Ｘ方向（第３方向に相当）に延びる配線９１，９２，９３，９４，９５が形成されている。配線９１はフィン構造部２１の上に形成されており、フィン構造部２１と接続されている。同様に、配線９２，９３，９４，９５はそれぞれ、フィン構造部２２，２３，２４，２５の上に形成されており、フィン構造部２２，２３，２４，２５と接続されている。
また、配線層Ｍ１の上層の配線層Ｍ２において、上述した電源配線７を構成する４本の配線７１，７２，７３，７４（第２電源配線）が、Ｙ方向（第４方向に相当）に延びるように形成されている。配線７１，７２，７３，７４は、配線層Ｍ１における配線９１，９３，９５（第１電源配線）とコンタクト１８を介して接続されている。
フィン構造部２１，２３，２５は、電源配線７を構成する配線７１，７２，７３，７４から、配線９１，９３，９５を経由して、接地電圧ＶＳＳが供給される。フィン構造部２２，２４は、チップ外部と接続される外部パッド部（図示せず）から、配線９２，９４（第１信号配線）を経由して、入出力信号が供給される。
ここで、対向するフィン構造部２１とフィン構造部２２との間に、ダイオードが形成されている。同様に、対向するフィン構造部２２とフィン構造部２３との間、対向するフィン構造部２３とフィン構造部２４との間、対向するフィン構造部２４とフィン構造部２５との間に、ダイオードが形成されている。これらのダイオードによって、ＥＳＤ保護機能が実現される。
そして、図４の構成では、入出力信号が供給されるフィン構造部２２，２４のフィン２７の本数（６本）は、電源が供給されるフィン構造部２１，２３，２５のフィン２６の本数（４本）よりも多く、Ｙ方向において、フィン構造部２２，２４が占める幅は、フィン構造部２１，２３，２５が占める幅よりも大きい。また、Ｙ方向において、信号配線である配線９２，９４の幅は、電源配線である配線９１，９３，９５の幅よりも大きい。このような構成により、ＥＳＤイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
（変形例１）
図５は変形例１に係るＶＤＤＩＯ用ＥＳＤ部１０１の構成を示す図である。図５の構成は、図３の構成とほぼ同様である。ただし、入出力信号が供給されるフィン構造部１２Ａ、１４Ａにおいて、フィン１７の本数が、図３におけるフィン構造部１２，１４と比べて、少なくなっている。具体的には、フィン構造部１２Ａ，１４Ａは、Ｙ方向における中央部の２本のフィンが省かれており、４本のフィン１７を含む。ただし、Ｙ方向において、フィン構造部１２Ａ，１４Ａが占める幅は、図３におけるフィン構造部１２，１４と同等である。すなわち、フィン構造部１２Ａ，１４Ａは、フィン間隔が、フィン構造部１１，１３，１５のフィン間隔よりも広い部分を有している。
ここで、フィン構造部では、対向するフィン構造部に近いフィンの方が、ダイオード形成に対してより大きく寄与し、対向するフィン構造部から遠くなるほど、ダイオード形成への寄与が小さくなる。したがって、図５のフィン構造部１２Ａ，１４Ａのように、対向するフィン構造部１１，１３，１５から離れている中央部のフィンを省いても、形成されるダイオードの性能は大きくは減じない。一方、本変形例では、信号配線である配線８２，８４に接続されるフィンの数が少なくなるので、信号配線に対する負荷容量が減少する。これにより、より高速な信号の入出力が可能になるとともに、消費電力の低減を図ることができる。
（変形例２）
図６は変形例２に係るＶＤＤＩＯ用ＥＳＤ部１０１の構成を示す図である。図６の構成は、図３の構成とほぼ同様である。ただし、フィン構造部１１，１３，１５において、フィン１６の上に、Ｙ方向に延びるゲート１９ａが形成されており、フィン構造部１２，１４において、フィン１７の上に、Ｙ方向に延びるゲート１９ｂが形成されている。すなわち、フィン構造部１１〜１５は、フィン１６，１７とゲート１９ａ，１９ｂとからなる、フィンＦＥＴと同一の構造を含む。
図７は図６の構成における、配線層Ｍ１より下層の構成の詳細を示す図である。図７では、フィン１６，１７およびゲート１９を配線層Ｍ１の配線と接続するためのローカル配線８６，８７，８８が示されている。また、図８は図７の構成の模式断面図であり、図８（ａ）はフィン構造部１１の線Ａ−Ａにおける断面図、図８（ｂ）はフィン構造部１２の線Ｂ−Ｂにおける断面図である。
フィン構造部１１，１３，１５において、Ｘ方向に延びるローカル配線８６は、フィン１６およびゲート１９ａと、配線層Ｍ１における配線８１，８３，８５とを接続する。また、Ｙ方向に延びるローカル配線８７は、フィン１６と、配線層Ｍ１における配線８１，８３，８５とを接続する。また、フィン構造部１２，１４において、Ｙ方向に延びるローカル配線８８は、フィン１７と、配線層Ｍ１における配線８２，８４とを接続する。ゲート１９ｂは、ローカル配線に接続されておらず、配線層Ｍ１における配線８２，８４と接続されていない。すなわち、フィン構造部１１，１３，１５では、フィン１６に与えられている電源電圧ＶＤＤＩＯが、ゲート１９ａにも与えられている。一方、フィン構造部１２，１４では、ゲート１９ｂはフローティング状態になっている。
このような構成により、ＶＤＤＩＯ用ＥＳＤ部１０１を、半導体集積回路装置１の他の部分のフィンＦＥＴと同様のプロセスによって形成することができる。そして、ゲートの粗密のばらつきを抑制することができ、ゲート形状の仕上がり寸法の精度向上を図ることができる。
なお、ゲート１９ａ，１９ｂの下部は、その下にあるフィン１６，１７と同一導電型の不純物がドーピングされていてもよい。これにより、形成されるダイオードの能力がより向上する。また、図６の構成では、Ｎ導電型のフィン構造部１１，１３，１５のゲート１９ａとＰ導電型のフィン構造部１２，１４のゲート１９ｂとは、Ｘ方向における位置はそろっている。ただし、ゲート１９ａ，１９ｂのＸ方向における位置はそろっていなくてもよい。ただし、ゲート１９ａ，１９ｂの下部に不純物がドーピングされていない場合は、Ｎ導電型のフィン構造部１１，１３，１５とＰ導電型のフィン構造部１２，１４とでゲート１９ａ，１９ｂのＸ方向における位置がそろっている方が、ダイオードの能力はより向上する。
また、図６の構成では、フィン構造部１１，１３，１５では、電源電圧ＶＤＤＩＯがゲート１９ａに与えられているが、ゲート１９ａをフローティング状態としてもよい。また、フィン構造部１２，１４では、ゲート１９ｂはフローティング状態になっているが、例えば、フィン１７と同じ入出力信号が供給されるようにしてもかまわない。ただし、ゲート１９ｂがフローティング状態になっている方が、信号配線である配線８２，８４に対する負荷容量を増加させることがないため、より好ましい。なお、信号配線に対する負荷容量を増加させることがないように、ゲート１９ｂに別の電源等を接続してもよい。
（変形例３）
図９は変形例３に係るＶＤＤＩＯ用ＥＳＤ部１０１の構成を示す図である。図９の構成は、図３の構成とほぼ同様である。ただし、入出力信号が供給されるフィン構造部１２，１４のＸ方向における両側に、複数のＮ導電型フィン１６からなるフィン構造部４１，４２，４３，４４が設けられている。そして、配線層Ｍ１において、フィン構造部４１，４２，４３，４４の上に、配線５１，５２，５３，５４が設けられている。配線５１，５２，５３，５４は、フィン構造部１１，１３，１５の上に配置された配線８１，８３，８５と接続されている。
このような構成により、フィン構造部１２とフィン構造部４１，４２との間にも、ダイオードが形成されており、フィン構造部１４とフィン構造部４３，４４との間にも、ダイオードが形成されている。これにより、ＥＳＤ保護機能をさらに強めることができる。
なお、図９の構成では、入出力信号が供給されるフィン構造部１２，１４のＸ方向における両側に、複数のＮ導電型フィン１６からなるフィン構造部４１，４２，４３，４４が設けられているものとしたが、入出力信号が供給されるフィン構造部１２，１４のＸ方向におけるいずれか一方の側に、複数のＮ導電型フィン１６からなるフィン構造部が設けられた構成としてもよい。
なお、上述した変形例１〜３は、図４のＶＳＳ用ＥＳＤ部１０２の構成に適用してもかまわない。また、上述した変形例１〜３は、組み合わせて、ＶＤＤＩＯ用ＥＳＤ部１０１，ＶＳＳ用ＥＳＤ部１０２の構成に対して適用してもかまわない。
（第２実施形態）
第２実施形態に係る半導体集積回路装置の全体構成は、図１に示すとおりである。本実施形態では、第１実施形態と同様に、半導体集積回路装置１はフィンＦＥＴを備えるものとする。そしてここでは、図２（ｂ）に示すＩＯセル１０ＢにおけるＶＤＤＩＯ用ＥＳＤ部１０３，ＶＳＳ用ＥＳＤ部１０４を例にとって、本実施形態におけるＥＳＤ保護回路の構成について説明する。
フィンＦＥＴの製造プロセスでは、一般的に、半導体チップ全体でフィンの方向を統一する必要がある。したがって、ＩＯセル１０Ｂでは、フィンはＸ方向に延びるように配置されている。このため、本実施形態では、フィンが延びる方向と、配線が延びる方向との関係が、第１実施形態と異なっている。
図１０は本実施形態に係るＶＤＤＩＯ用ＥＳＤ部１０３の構成を示す図である。図１０において、３１，３３，３５はＮ導電型のフィン３６を含むフィン構造部である。フィン構造部３１，３３，３５（第１フィン構造部）はそれぞれ、Ｘ方向（第１方向に相当）に延び、Ｙ方向（第２方向に相当）に並ぶ４本のフィン３６を含む。フィン構造部３２，３４はＰ導電型のフィン３７を含むフィン構造部である。フィン構造部３２，３４（第２フィン構造部）はそれぞれ、Ｘ方向に延び、Ｙ方向に並ぶ６本のフィン３７を含む。フィン構造部３２は、Ｙ方向において、フィン構造部３１，３３と対向しており、フィン構造部３４は、Ｙ方向において、フィン構造部３３，３５と対向している。
また、フィン３６，３７の上層にある配線層Ｍ１において、Ｙ方向（第３方向に相当）に延びる配線１９１，１９２，１９３，１９４，１９５が形成されている。配線１９１，１９３，１９５（第１電源配線）は、フィン構造部３１，３３，３５と接続されている。配線１９２，１９４（第１信号配線）は、フィン構造部３２，３４と接続されている。配線層Ｍ１の配線とフィン構造部とは、コンタクトやローカル配線からなる接続部３９を経由して、接続されている。なお、図１０では、接続部３９を破線の矩形で示しているが、これは接続部３９の存在を模式的に示すものであり、接続部３９の形状は任意である。
また、配線層Ｍ１の上層の配線層Ｍ２において、上述した電源配線６を構成する４本の配線６１，６２，６３，６４が、Ｘ方向（第４方向に相当）に延びるように形成されている。配線６１，６２，６３，６４（第２電源配線）は、配線層Ｍ１における配線１９１，１９３，１９５とコンタクト３８を介して接続されている。配線層Ｍ１の配線１９１，１９２，１９３，１９４，１９５が延びる方向は、フィン３６，３７が並ぶ方向と同一であり（ともにＹ方向）、配線層Ｍ２の配線６１，６２，６３，６４が延びる方向は、フィン３６，３７が延びる方向と同一である（ともにＸ方向）。
フィン構造部３１，３３，３５は、電源配線６を構成する６１，６２，６３，６４から、配線１９１，１９３，１９５を経由して、電源電圧ＶＤＤＩＯが供給される。フィン構造部３２，３４は、チップ外部と接続される外部パッド部（図示せず）から、配線１９２，１９４を経由して、入出力信号が供給される。
ここで、Ｙ方向において対向するフィン構造部３１とフィン構造部３２との間に、ダイオードが形成されている。同様に、対向するフィン構造部３２とフィン構造部３３との間、対向するフィン構造部３３とフィン構造部３４との間、対向するフィン構造部３４とフィン構造部３５との間に、ダイオードが形成されている。これらのダイオードによって、ＥＳＤ保護機能が実現される。
そして、図１０の構成では、入出力信号が供給されるフィン構造部３２，３４のフィン３７の本数（ここでは６本）は、電源が供給されるフィン構造部３１，３３，３５のフィン３６の本数（ここでは４本）よりも多く、Ｙ方向において、フィン構造部３２，３４が占める幅は、フィン構造部３１，３３，３５が占める幅よりも大きい。また、Ｘ方向において、信号配線である配線１９２，１９４の幅は、電源配線である配線１９１，１９３，１９５の幅よりも大きい。このような構成により、ＥＳＤイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
また、左右辺用のＩＯセル（例えばＩＯセル１０Ａ）と上下辺用のＩＯセル（例えばＩＯセル１０Ｂ）とで、フィンが延びる方向が統一されることによって、設計工数を削減することができる。
また、第１実施形態で示した変形例１〜３についても、図１０のＶＤＤＩＯ用ＥＳＤ部１０３の構成に適用することができる。すなわち、変形例１と同様に、フィン構造部３２，３４において、フィンの本数を少なくしてもよい。また、変形例２と同様に、フィン構造部３１〜３５において、フィン３６，３７の上に、Ｙ方向に延びるゲートが形成されていてもよい。また、変形例３と同様に、フィン構造部３２，３４のＸ方向における少なくともいずれか一方の側に、複数のＮ導電型フィン３６からなるフィン構造部が設けられていてもよい。
また、ＶＳＳ用ＥＳＤ部１０４については、ここでは図示を省略するが、第１実施形態における図４のＶＳＳ用ＥＳＤ部１０２と同様に、図１０の構成において、電源電圧をＶＳＳとし、フィン構造部の導電型（Ｐ／Ｎ）を逆にすればよい。さらに、第１実施形態で示した変形例１〜３を、ＶＳＳ用ＥＳＤ部１０４の構成に適用してもかまわない。また、第１実施形態で示した変形例１〜３は、これらを組み合わせて、ＶＤＤＩＯ用ＥＳＤ部１０３，ＶＳＳ用ＥＳＤ部１０４の構成に対して適用してもかまわない。
（第３実施形態）
第３実施形態に係る半導体集積回路装置の全体構成は、図１に示すとおりである。本実施形態では、半導体集積回路装置１はナノワイヤＦＥＴを備えるものとする。そして、ここでは、図２（ａ）に示すＩＯセル１０ＡにおけるＶＤＤＩＯ用ＥＳＤ部１０１、ＶＳＳ用ＥＳＤ部１０２を例にとって、本実施形態におけるＥＳＤ保護回路の構成について説明を行う。
図１１は本実施形態に係るＶＤＤＩＯ用ＥＳＤ部１０１の構成を示す図である。図１１において、１１１，１１３，１１５はＮ導電型のパッドを含むパッド構造部である。パッド構造部１１１，１１３，１１５（第１パッド構造部）はそれぞれ、Ｘ方向（第１方向に相当）において交互に並ぶナノワイヤ１４１およびパッド１４２からなる構造体が、Ｙ方向（第２方向に相当）に４列に並んでいる。そして、ナノワイヤ１４１の上に、Ｙ方向に延びるゲート１４３が設けられている。１１２，１１４はＰ導電型のパッドを含むパッド構造部である。パッド構造部１１２，１１４（第２パッド構造部）はそれぞれ、Ｘ方向において交互に並ぶナノワイヤ１４６およびパッド１４７からなる構造体が、Ｙ方向に６列に並んでいる。そして、ナノワイヤ１４６の上に、Ｙ方向に延びるゲート１４８が設けられている。パッド構造部１１２は、Ｙ方向において、パッド構造部１１１，１１３と対向しており、パッド構造部１１４は、Ｙ方向において、パッド構造部１１３，１１５と対向している。
また、パッド１４２，１４７の上層にある配線層Ｍ１において、Ｘ方向（第３方向に相当）に延びる配線８１，８２，８３，８４，８５が形成されている。配線８１はパッド構造部１１１の上に形成されており、パッド構造部１１１のパッド１４２と接続されている。同様に、配線８２，８３，８４，８５はそれぞれ、パッド構造部１１２，１１３，１１４，１１５の上に形成されており、パッド構造部１１２，１１３，１１４，１１５のパッド１４２，１４７と接続されている。なお、配線層Ｍ１の配線とパッド構造部のパッドとは、図示しないコンタクトやローカル配線を経由して、接続されている。
また、配線層Ｍ１の上層の配線層Ｍ２において、上述した電源配線６を構成する４本の配線６１，６２，６３，６４（第２電源配線）が、Ｙ方向（第４方向に相当）に延びるように形成されている。配線６１，６２，６３，６４は、配線層Ｍ１における配線８１，８３，８５（第１電源配線）とコンタクト１８を介して接続されている。配線層Ｍ１の配線８１，８２，８３，８４，８５が延びる方向は、パッド１４２，１４７が延びる方向と同一であり（ともにＸ方向）、配線層Ｍ２の配線６１，６２，６３，６４が延びる方向は、パッド１４２，１４７の列が並ぶ方向と同一である（ともにＹ方向）。
また、パッド構造部１１１，１１３，１１５では、ゲート１４３も、パッド１４２と同様に、配線８１，８３，８５と接続されているものとする。一方、パッド構造部１１２，１１４では、ゲート１４８は、配線８２，８４と接続されておらず、フローティング状態になっているものとする。
パッド構造部１１１，１１３，１１５は、電源配線６を構成する配線６１，６２，６３，６４から、配線８１，８３，８５を経由して、電源電圧ＶＤＤＩＯが供給される。パッド構造部１１２，１１４は、チップ外部と接続される外部パッド部（図示せず）から、配線８２，８４（第１信号配線）を経由して、入出力信号が供給される。
ここで、Ｙ方向において対向するパッド構造部１１１とパッド構造部１１２との間に、ダイオードが形成されている。同様に、対向するパッド構造部１１２とパッド構造部１１３との間、対向するパッド構造部１１３とパッド構造部１１４との間、対向するパッド構造部１１４とパッド構造部１１５との間に、ダイオードが形成されている。これらのダイオードによって、ＥＳＤ保護機能が実現される。
そして、図１１の構成では、入出力信号が供給されるパッド構造部１１２，１１４のＹ方向におけるパッド１４７の列数（ここでは６列）は、電源が供給されるパッド構造部１１１，１１３，１１５のＹ方向におけるパッド１４２の列数（ここでは４列）よりも多く、Ｙ方向において、パッド構造部１１２，１１４が占める幅は、パッド構造部１１１，１１３，１１５が占める幅よりも大きい。また、Ｙ方向において、信号配線である配線８２，８４の幅は、電源配線である配線８１，８３，８５の幅よりも大きい。このような構成により、ＥＳＤイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
また、図１１の構成により、ＶＤＤＩＯ用ＥＳＤ部１０１を、半導体集積回路装置１の他の部分のナノワイヤＦＥＴと同様のプロセスによって形成することができる。そして、ナノワイヤの粗密のばらつきを抑制することができ、ナノワイヤ形状の仕上がり寸法の精度向上を図ることができる。
また、図１１の構成では、パッド構造部１１１，１１３，１１５では、電源電圧ＶＤＤＩＯがゲート１４３に与えられているものとしたが、ゲート１４３をフローティング状態としてもよい。また、パッド構造部１１２，１１４では、ゲート１４８はフローティング状態になっているものとしたが、例えば、パッド１４７と同じ入出力信号がゲート１４８に供給されるようにしてもかまわない。ただし、パッド構造部１１２，１１４では、ゲート１４８がフローティング状態になっている方が、信号配線である配線８２，８４に対する負荷容量を増加させないので、より好ましい。なお、信号配線に対する負荷容量を増加させることがないように、ゲート１４８に別の電源等を接続してもよい。
また、ＶＳＳ用ＥＳＤ部１０２については、ここでは図示を省略するが、第１実施形態における図４のＶＳＳ用ＥＳＤ部１０２と同様に、図１１の構成において、電源電圧をＶＳＳとし、パッド構造部の導電型（Ｐ／Ｎ）を逆にすればよい。
（変形例１）
図１２は変形例１に係るＶＤＤＩＯ用ＥＳＤ部１０１の構成を示す図である。図１２の構成は、図１１の構成において、パッド構造部１１１〜１１５からナノワイヤ１４１，１４６およびゲート１４３，１４８を省いた構成に相当する。すなわち、図１２において、１２１，１２３，１２５はＮ導電型のパッド１４２を含むパッド構造部（第１パッド構造部）である。１２２，１２４はＰ導電型のパッド１４７を含むパッド構造部（第２パッド構造部）である。
図１２の構成においても、図１１の構成と同様の作用効果が得られる。すなわち、図１２の構成では、入出力信号が供給されるパッド構造部１２２，１２４のＹ方向におけるパッド１４７の列数（ここでは６列）は、電源が供給されるパッド構造部１２１，１２３，１２５のＹ方向におけるパッド１４２の列数（ここでは４列）よりも多く、Ｙ方向において、パッド構造部１２２，１２４が占める幅は、パッド構造部１２１，１２３，１２５が占める幅よりも大きい。また、Ｙ方向において、信号配線である配線８２，８４の幅は、電源配線である配線８１，８３，８５の幅よりも大きい。このような構成により、ＥＳＤイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
（他の変形例）
図１１の構成において、ゲート１４３，１４８を省いた構成としてもよい。また、図１２の構成において、Ｘ方向に分離して並ぶパッド１４２，１４７を、Ｘ方向に延びる長い単一のパッドに変えてもよい。
また、第１実施形態で示した変形例１，３を、本実施形態に適用してもよい。すなわち、図５に示す第１実施形態の変形例１と同様に、パッド構造部１１２，１１４，１２２，１２４において、Ｙ方向におけるパッドの列数を少なくしてもよい。また、図９に示す第１実施形態の変形例３と同様に、パッド構造部１１２，１１４，１２２，１２４のＸ方向における少なくともいずれか一方の側に、複数のＮ導電型パッドを含むパッド構造部を設けてもよい。
また、上述した各変形例を、組み合わせて適用してもかまわない。
（第４実施形態）
第４実施形態に係る半導体集積回路装置の全体構成は、図１に示すとおりである。本実施形態では、第３実施形態と同様に、半導体集積回路装置１はナノワイヤＦＥＴを備えるものとする。そしてここでは、図２（ｂ）に示すＩＯセル１０ＢにおけるＶＤＤＩＯ用ＥＳＤ部１０３，ＶＳＳ用ＥＳＤ部１０４を例にとって、本実施形態におけるＥＳＤ保護回路の構成について説明を行う。
ナノワイヤＦＥＴの製造プロセスでは、一般的に、半導体チップ全体でナノワイヤが延びる方向を統一する必要がある。したがって、ＩＯセル１０Ｂでは、ナノワイヤはＸ方向に延びるように配置されている。このため、本実施形態では、パッドが延びる方向と、配線が延びる方向との関係が、第３実施形態と異なっている。
図１３は本実施形態に係るＶＤＤＩＯ用ＥＳＤ部１０３の構成を示す図である。図１３において、１３１，１３３，１３５はＮ導電型のナノワイヤＦＥＴを含むパッド構造部である。パッド構造部１３１，１３３，１３５（第１パッド構造部）はそれぞれ、Ｘ方向（第１方向）において交互に並ぶナノワイヤ１５１およびパッド１５２からなる構造体が、Ｙ方向（第２方向）に４列に並んでいる。そして、ナノワイヤ１５１の上に、Ｙ方向に延びるゲート１５３が設けられている。１３２，１３４はＰ導電型のナノワイヤＦＥＴを含むパッド構造部である。パッド構造部１３２，１３４（第２パッド構造部）はそれぞれ、Ｘ方向において交互に並ぶナノワイヤ１５６およびパッド１５７からなる構造体が、Ｙ方向に６列に並んでいる。そして、ナノワイヤ１５６の上に、Ｙ方向に延びるゲート１５８が設けられている。パッド構造部１３２は、Ｙ方向において、パッド構造部１３１，１３３と対向しており、パッド構造部１３４は、Ｙ方向において、パッド構造部１３３，１３５と対向している。
また、パッド１５２，１５７の上層にある配線層Ｍ１において、Ｙ方向（第３方向に相当）に延びる配線１９１，１９２，１９３，１９４，１９５が形成されている。配線１９１，１９３，１９５（第１電源配線）は、パッド構造部１３１，１３３，１３５のパッド１５２と接続されている。また、配線１９２，１９４（第１信号配線）は、パッド構造部１３２，１３４のパッド１５７と接続されている。配線層Ｍ１の配線とパッド構造部のパッドとは、コンタクトやローカル配線からなる接続部１５９を経由して、接続されている。なお、図１３では、接続部１５９を破線の矩形で示しているが、これは接続部１５９の存在を模式的に示すものであり、接続部１５９の形状は任意である。
また、配線層Ｍ１の上層の配線層Ｍ２において、上述した電源配線６を構成する４本の配線６１，６２，６３，６４（第２電源配線）が、Ｘ方向（第４方向に相当）に延びるように形成されている。配線６１，６２，６３，６４は、配線層Ｍ１における配線１９１，１９３，１９５とコンタクト１８を介して接続されている。配線層Ｍ１の配線１９１，１９２，１９３，１９４，１９５が延びる方向は、パッド１５２，１５７の列が並ぶ方向と同一であり（ともにＹ方向）、配線層Ｍ２の配線６１，６２，６３，６４が延びる方向は、パッド１５２，１５７が延びる方向と同一である（ともにＸ方向）。
パッド構造部１３１，１３３，１３５は、電源配線６を構成する配線６１，６２，６３，６４から、配線１９１，１９３，１９５を経由して、電源電圧ＶＤＤＩＯが供給される。パッド構造部１３２，１３４は、チップ外部と接続される外部パッド部（図示せず）から、配線１９２，１９４を経由して、入出力信号が供給される。
ここで、Ｙ方向において対向するパッド構造部１３１とパッド構造部１３２との間に、ダイオードが形成されている。同様に、対向するパッド構造部１３２とパッド構造部１３３との間、対向するパッド構造部１３３とパッド構造部１３４との間、対向するパッド構造部１３４とパッド構造部１３５との間に、ダイオードが形成されている。これらのダイオードによって、ＥＳＤ保護機能が実現される。
そして、図１３の構成では、入出力信号が供給されるパッド構造部１３２，１３４のＹ方向におけるパッド１５７の列数（ここでは６列）は、電源が供給されるパッド構造部１３１，１３３，１３５のＹ方向におけるパッド１５２の列数（ここでは４列）よりも多く、Ｙ方向において、パッド構造部１３２，１３４が占める幅は、パッド構造部１３１，１３３，１３５が占める幅よりも大きい。また、Ｘ方向において、信号配線である配線１９２，１９４の幅は、電源配線である配線１９１，１９３，１９５の幅よりも大きい。このような構成により、ＥＳＤイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
また、左右辺用のＩＯセル（例えばＩＯセル１０Ａ）と上下辺用のＩＯセル（例えばＩＯセル１０Ｂ）とで、ナノワイヤおよびパッドが延びる方向が統一されることによって、設計工数を削減することができる。
また、第３実施形態で示した変形例についても、図１３のＶＤＤＩＯ用ＥＳＤ部１０３の構成に適用することができる。すなわち、パッド構造部１３１〜１３５において、ゲート１５３，１５８を省いた構成としてもよい。あるいは、パッド構造部１３１〜１３５において、ナノワイヤ１５１，１５６およびゲート１５３，１５８を省いた構成としてもよい。あるいは、パッド構造部１３１〜１３５において、ナノワイヤ１５１，１５６およびゲート１５３，１５８を省き、Ｘ方向に分離して並ぶパッド１５２，１５７を、Ｘ方向に延びる長いパッドに変えた構成としてもよい。
また、第１実施形態で示した変形例１，３を、本実施形態に適用してもよい。すなわち、図５に示す第１実施形態の変形例１と同様に、パッド構造部１３２，１３４において、Ｙ方向におけるパッドの列数を少なくしてもよい。また、図９に示す第１実施形態の変形例３と同様に、パッド構造部１３２，１３４のＸ方向における少なくともいずれか一方の側に、複数のＮ導電型パッドを含むパッド構造部を設けてもよい。
また、ＶＳＳ用ＥＳＤ部１０４については、ここでは図示を省略するが、第１実施形態における図４のＶＳＳ用ＥＳＤ部１０２と同様に、図１３の構成において、電源電圧をＶＳＳとし、パッド構造部の導電型（Ｐ／Ｎ）を逆にすればよい。さらに、第３実施形態で示した変形例や、第１実施形態で示した変形例１，３を、ＶＳＳ用ＥＳＤ部１０４の構成に適用してもかまわない。
また、上述した各変形例を、組み合わせて適用してもかまわない。
なお、フィン構造部が含むフィンの本数や、パッド構造部が含むパッドの個数は、上述の実施形態で示したものに限られるものではない。また、信号配線が形成される配線層は、配線層Ｍ１に限られるものではなく、また、信号配線は複数の配線層に形成されていてもよい。また、リング電源配線が形成される配線層は、配線層Ｍ２に限られるものではなく、信号配線が形成される配線層よりも上層の配線層であればよい。また、リング電源配線は複数の配線層に形成されていてもよい。これにより、リング電源配線の抵抗値が下がり、ＥＳＤ耐性が向上する。
１ 半導体集積回路装置
６，６１，６２，６３，６４ 電源配線（第２電源配線）
７，７１，７２，７３，７４ 電源配線（第２電源配線）
１１，１３，１５ フィン構造部（第１フィン構造部）
１２，１４ フィン構造部（第２フィン構造部）
１６，１７ フィン
１９ａ，１９ｂ ゲート
２１，２３，２５ フィン構造部（第１フィン構造部）
２２，２４ フィン構造部（第２フィン構造部）
２６，２７ フィン
３１，３３，３５ フィン構造部（第１フィン構造部）
３２，３４ フィン構造部（第２フィン構造部）
４１，４２，４３，４４ フィン構造部（第３フィン構造部）
８１，８３，８５ 配線（第１電源配線）
８２，８４ 配線（第１信号配線）
９１，９３，９５ 配線（第１電源配線）
９２，９４ 配線（第１信号配線）
１０１，１０３ ＶＤＤＩＯ用ＥＳＤ部（ＥＳＤ保護回路）
１０２，１０４ ＶＳＳ用ＥＳＤ部（ＥＳＤ保護回路）
１１１，１１３，１１５，１２１，１２３，１２５，１３１，１３３，１３５ パッド構造部（第１パッド構造部）
１１２，１１４，１２２，１２４，１３２，１３４ パッド構造部（第２パッド構造部）
１４１，１４６，１５１，１５６ ナノワイヤ
１４２，１４７，１５２，１５７ パッド
１４３，１４８，１５３，１５８ ゲート
１９１，１９３，１９５ 配線（第１電源配線）
１９２，１９４ 配線（第１信号配線）

Claims (14)

  1. フィンＦＥＴ（Field Effect Transistor）を備えた半導体集積回路装置であって、
    ＥＳＤ（Electro Static Discharge）保護回路を備え、
    前記ＥＳＤ保護回路は、
    第１方向に延び、前記第１方向と垂直をなす第２方向に並ぶ複数の第１導電型のフィンを含む第１フィン構造部と、
    前記第１方向に延び、前記第２方向に並ぶ複数の第２導電型のフィンを含み、前記第１フィン構造部と前記第２方向において対向する第２フィン構造部と、
    前記第１および第２フィン構造部の上層にある第１配線層に形成され、第３方向に延び、前記第１フィン構造部と接続された、電源供給用の第１電源配線と、
    前記第１配線層に形成され、前記第３方向に延び、前記第２フィン構造部と接続された、信号転送用の第１信号配線と、
    前記第１配線層より上層の第２配線層に形成され、前記第３方向と垂直をなす第４方向に延び、前記第１電源配線と接続された、電源供給用の第２電源配線とを備え、
    前記第２方向において、前記第２フィン構造部が占める幅は、前記第１フィン構造部が占める幅よりも大きく、
    前記第４方向において、前記第１信号配線の幅は、前記第１電源配線の幅よりも大きい
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記第３方向は、前記第１方向と同一であり、前記第４方向は、前記第２方向と同一である
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記第３方向は、前記第２方向と同一であり、前記第４方向は、前記第１方向と同一である
    ことを特徴とする半導体集積回路装置。
  4. 請求項１記載の半導体集積回路装置において、
    前記第２フィン構造部は、フィンの本数が、前記第１フィン構造部におけるフィンの本数よりも多い
    ことを特徴とする半導体集積回路装置。
  5. 請求項１記載の半導体集積回路装置において、
    前記第１および第２フィン構造部は、フィン上に前記第２方向に延びるように形成されたゲートを含む
    ことを特徴とする半導体集積回路装置。
  6. 請求項５記載の半導体集積回路装置において、
    前記第２フィン構造部は、ゲートが、フローティング状態になっている
    ことを特徴とする半導体集積回路装置。
  7. 請求項１記載の半導体集積回路装置において、
    前記ＥＳＤ保護回路は、
    前記第２フィン構造部の、前記第１方向における少なくともいずれか一方の側に配置され、前記第１方向に延び、前記第２方向に並ぶ複数の前記第１導電型のフィンを含む第３フィン構造部を備え、
    前記第３フィン構造部は、前記第１および第２電源配線を介して、電源が供給される
    ことを特徴とする半導体集積回路装置。
  8. ナノワイヤＦＥＴ（Field Effect Transistor）を備えた半導体集積回路装置であって、
    ＥＳＤ（Electro Static Discharge）保護回路を備え、
    前記ＥＳＤ保護回路は、
    第１方向に延び、前記第１方向と垂直をなす第２方向に複数列に並ぶ第１導電型のパッドを含む第１パッド構造部と、
    前記第１方向に延び、前記第２方向に複数列に並ぶ第２導電型のパッドを含み、前記第１パッド構造部と前記第２方向において対向する第２パッド構造部と、
    前記第１および第２パッド構造部の上層にある第１配線層に形成され、第３方向に延び、前記第１パッド構造部と接続された、電源供給用の第１電源配線と、
    前記第１配線層に形成され、前記第３方向に延び、前記第２パッド構造部と接続された、信号転送用の第１信号配線と、
    前記第１配線層より上層の第２配線層に形成され、前記第３方向と垂直をなす第４方向に延び、前記第１電源配線と接続された、電源供給用の第２電源配線とを備え、
    前記第２方向において、前記第２パッド構造部が占める幅は、前記第１パッド構造部が占める幅よりも大きく、
    前記第４方向において、前記第１信号配線の幅は、前記第１電源配線の幅よりも大きい
    ことを特徴とする半導体集積回路装置。
  9. 請求項８記載の半導体集積回路装置において、
    前記第３方向は、前記第１方向と同一であり、前記第４方向は、前記第２方向と同一である
    ことを特徴とする半導体集積回路装置。
  10. 請求項８記載の半導体集積回路装置において、
    前記第３方向は、前記第２方向と同一であり、前記第４方向は、前記第１方向と同一である
    ことを特徴とする半導体集積回路装置。
  11. 請求項８記載の半導体集積回路装置において、
    前記第２パッド構造部は、前記第２方向におけるパッドの列数が、前記第１パッド構造部におけるパッドの列数よりも多い
    ことを特徴とする半導体集積回路装置。
  12. 請求項９記載の半導体集積回路装置において、
    前記第１および第２パッド構造部は、それぞれ、前記第１方向において前記パッドとナノワイヤとが交互に並ぶ構造体と、前記ナノワイヤの周囲を囲み、前記第２方向に延びるように形成されたゲートとを含む
    ことを特徴とする半導体集積回路装置。
  13. 請求項１２記載の半導体集積回路装置において、
    前記第２パッド構造部は、ゲートが、フローティング状態になっている
    ことを特徴とする半導体集積回路装置。
  14. フィンＦＥＴ（Field Effect Transistor）を備えた半導体集積回路装置であって、
    ＥＳＤ（Electro Static Discharge）保護回路を備え、
    前記ＥＳＤ保護回路は、
    第１方向に延び、前記第１方向と垂直をなす第２方向に並ぶ複数の第１導電型のフィンと、フィン上に前記第２方向に延びるように形成されたゲートとを含む、第１フィン構造部と、
    前記第１方向に延び、前記第２方向に並ぶ複数の第２導電型のフィンと、フィン上に前記第２方向に延びるように形成されたゲートとを含み、前記第１フィン構造部と前記第２方向において対向する第２フィン構造部と、
    前記第１および第２フィン構造部の上層にある第１配線層に形成され、第３方向に延び、前記第１フィン構造部と接続された、電源供給用の第１電源配線と、
    前記第１配線層に形成され、前記第３方向に延び、前記第２フィン構造部と接続された、信号転送用の第１信号配線と、
    前記第１配線層より上層の第２配線層に形成され、前記第３方向と垂直をなす第４方向に延び、前記第１電源配線と接続された第２電源配線とを備え、
    前記第２フィン構造部は、ゲートが、フローティング状態になっている
    ことを特徴とする半導体集積回路装置。
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