KR20200135151A - 매립된 파워 공급 레일을 이용한 파워 분배 네트워크 - Google Patents

매립된 파워 공급 레일을 이용한 파워 분배 네트워크 Download PDF

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KR20200135151A
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바실리오스 콘스탄티노스 게로우시스
르윅 센굽타
홍준구
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삼성전자주식회사
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Abstract

매립된 파워 레일로부터 파워 분배 네트워크로 전기적 연결을 가능하게 하는 구성의 탭 셀이 설명된다. 상기 탭 셀은 VDD 파워 공급 레일 및 VSS 파워 공급 레일을 포함하는 매립된 파워 레일 층, 상기 매립된 파워 레일 층 상에 교대로 배열된 다수의 비아 층들 및 다수의 배선 층들, 상기 다수의 배선 층들 중 하나는 파워 공급 배선 층이고, 상기 다수의 배선 층들 중, 상기 파워 공급 배선 층 내의 VDD 파워 공급 금속 배선 및 VSS 파워 공급 금속 배선, 상기 VDD 파워 공급 레일을 상기 VSS 파워 공급 금속 배선과 전기적으로 연결하는 VDD 파워 공급 구조, 및 상기 VSS 파워 공급 레일을 상기 VSS 파워 공급 금속 배선과 전기적으로 연결하는 VSS 파워 공급 구조를 포함할 수 있다. 상기 VDD 파워 공급 구조 및 상기 VSS 파워 공급 구조는 상면도에서 대칭 구조를 가질 수 있다. 상기 탭 셀은 능동 반도체 소자를 포함하지 않을 수 있다.

Description

매립된 파워 공급 레일을 이용한 파워 분배 네트워크{POWER DISTRIBUTION NETWORK USING BURIED POWER SUPPLY RAIL}
본 개시는 일반적으로 매립된 파워 레일을 갖는 집적 회로에 관한 것이다.
반도체 셀들이 반도체 칩 내에 집적될 때, 표준 반도체 셀은 로직 디바이스에 파워를 공급하기 위하여 셀 내의 파워 레일 (예를 들어, VDD 및 VSS 파워 공급 레일)에 연결된 한 세트의 로직 디바이스 (예를 들어, p-형 전계 효과 트랜지스터, n-형 전계 효과 트랜지스터, 인버터, NAND 게이트, NOR 게이트, 플립 플롭, 또는 다른 로직 회로들)를 포함한다. 일부 관련 기술의 반도체 셀은 본 기술 분야에서 매립된 파워 레일로 알려진 로직 디바이스 아래의 파워 레일을 포함한다. 매립된 파워 레일이 있는 셀은 일반적으로 셀 영역을 작게 하기 위하여 설계된다. 그러나, 매립된 파워 레일을 구비한 종래의 반도체 셀에서, 매립된 파워 레일은 전형적으로 후단 공정(BEOS, back-end-of-line)의 제1 접근 가능한 금속층 아래의 셋 이상의 금속층들이기 때문에 매립된 파워 레일은 파워 분배 네트워크에 직접적으로 연결될 수 없다. (예를 들어, 매립된 파워 레일은 후단 공정에서 금속층 M1 아래의 세 층의 금속층이다. 따라서, 매립된 파워 레일을 갖는 셀이 셀 영역을 작게 하기 위하여 설계되었지만, 종래 기술에서는 매립된 파워 레일을 파워 분배 네트워크에 연결하기 위한 반도체 셀 내부의 표준 비아 연결의 스케일링 제한한다. 그러므로, 종래의 반도체 셀에서, 매립된 파워 레일 및 매립된 파워 레일과 파워 분배 네트워크 사이의 연결은 반도체 셀의 축소 스케일링을 제한한다.
본 개시의 실시예들이 해결하고자 하는 과제는 집적회로 또는 셀의 매립된 파워 레일로부터 파워 분배 네트워크(PDN)로 전기 접속을 가능하게 하도록 구성된 탭 셀의 다양한 실시 예들을 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 다양한 과제들이 본문 내에서 구체적으로 언급될 것이다.
본 개시의 일 실시예에 의한 탭 셀은 매립된 파워 레일로부터 파워 분배 네트워크로 전기적 연결을 가능하게 하는 구성을 가질 수 있다. 상기 탭 셀은 VDD 파워 공급 레일 및 VSS 파워 공급 레일을 포함하는 매립된 파워 레일 층, 상기 매립된 파워 레일 층 상에 교대로 배열된 다수의 비아 층들 및 다수의 배선 층들, 상기 다수의 배선 층들 중 하나는 파워 공급 배선 층이고, 상기 다수의 배선 층들 중, 상기 파워 공급 배선 층 내의 VDD 파워 공급 금속 배선 및 VSS 파워 공급 금속 배선, 상기 VDD 파워 공급 레일을 상기 VSS 파워 공급 금속 배선과 전기적으로 연결하는 VDD 파워 공급 구조, 및 상기 VSS 파워 공급 레일을 상기 VSS 파워 공급 금속 배선과 전기적으로 연결하는 VSS 파워 공급 구조를 포함할 수 있다. 상기 탭 셀은 능동 반도체 소자를 포함하지 않을 수 있다.
상기 다수의 비아 층들 및 상기 다수의 배선 층들은 상기 매립된 파워 레일 층 상의 제1 비아 층, 상기 제1 비아 층 상의 제1 배선 층, 상기 제1 배선 층 상의 제2 비아 층, 상기 제2 비아 층 상의 제2 배선 층, 상기 제2 배선 층 상의 제3 비아 층, 및 상기 제3 비아 층 상의 상기 파워 공급 배선 층을 포함할 수 있다. 상기 VDD 파워 공급 구조는 상기 제1 비아 층 내의 제1 VDD 비아, 상기 제1 VDD 배선 층 내의 제1 VDD 금속 배선, 상기 제2 비아 층 내의 제2 VDD 비아, 상기 제2 배선 층 내의 제2 VDD 금속 배선, 및 상기 제3 비아 층 내의 제3 VDD 비아를 포함할 수 있다. 상기 제1 VDD 비아는 상기 VDD 파워 공급 레일을 상기 제1 VDD 금속 배선과 전기적으로 연결할 수 있다. 상기 제2 VDD 비아는 상기 제1 VDD 금속 배선을 상기 제2 VDD 금속 배선과 전기적으로 연결할 수 있다. 상기 제3 VDD 비아는 상기 제2 VDD 금속 배선을 상기 VDD 파워 공급 금속 배선과 전기적으로 연결할 수 있다.
상기 VSS 파워 공급 구조는 상기 제1 비아 층 내의 제1 VSS 비아, 상기 제1 배선 층 내의 제1 VSS 금속 배선, 상기 제2 비아 층 내의 제2 VSS 비아, 상기 제2 배선 층 내의 제2 VSS 금속 배선, 및 상기 제3 비아 층 내의 제3 VSS 비아를 포함할 수 있다. 상기 제1 VSS 비아는 상기 VSS 파워 공급 레일을 상기 제1 VSS 금속 배선과 전기적으로 연결할 수 있다. 상기 제2 VSS 비아는 상기 제1 VSS 금속 배선을 상기 제2 VSS 금속 배선과 전기적으로 연결할 수 있다. 상기 제3 VSS 비아는 상기 제2 VSS 금속 배선을 상기 VSS 파워 공급 금속 배선과 전기적으로 연결할 수 있다.
상기 제1 및 제2 VDD 금속 배선들 및 상기 제1 및 제2 VSS 금속 배선들은 각각, 세그먼트 모양을 가질 수 있다.
상기 제1 내지 제3 VDD 비아들 및 상기 제1 내지 제3 VSS 비아들은 각각, 기둥 모양을 가질 수 있다.
상면도에서, 상기 제1 VDD 금속 배선은 제1 수평 방향으로 연장할 수 있고, 상기 제2 VDD 금속 배선은 상기 제1 수평 방향과 수직하는 제2 수평 방향으로 연장할 수 있고, 및 상기 파워 공급 금속 배선은 상기 제1 수평 방향으로 연장할 수 있다.
상기 제1 내지 제3 VDD 비아들은 서로 수직으로 중첩되지 않을 수 있다.
상기 VDD 파워 공급 구조 및 상기 VSS 파워 공급 구조는 서로 대칭 모양을 가질 수 있다.
상기 VDD 파워 공급 구조는 상기 다수의 비아 층들 및 상기 다수의 배선 층들을 수직으로 관통하여 상기 VDD 파워 공급 레일을 상기 VDD 파워 공급 금속 배선과 직접적으로 연결하는 VDD 슈퍼-비아를 포함할 수 있다.
상기 VSS 파워 공급 구조는 상기 다수의 비아 층들 및 상기 다수의 배선 층들을 수직으로 관통하여 상기 VSS 파워 공급 레일을 상기 VSS 파워 공급 금속 배선과 직접적으로 연결하는 VSS 슈퍼-비아를 포함할 수 있다.
상기 VDD 파워 공급 금속 배선 및 상기 VSS 파워 공급 금속 배선은 상기 파워 공급 배선층 위의 파워 분배 네트워크와 전기적으로 연결될 수 있다. 상기 파워 분배 네트워크는 메시 모양, 스트라이프들 모양, 프레임 모양, 및 링 모양 중 하나일 수 있다.
상기 매립된 파워 레일 층은 반도체 기판의 하부에 형성된 절연층을 포함할 수 있다. 상기 VDD 파워 공급 레일 및 상기 VSS 파워 공급 레일은 상기 반도체 기판의 하부에 형성된 상기 절연층 내에 매립될 수 있다.
상기 VDD 파워 공급 구조는 상기 반도체 기판을 관통하는 VDD 비아를 포함할 수 있다. 상기 VSS 파워 공급 구조는 상기 반도체 기판을 관통하는 VSS 비아를 포함할 수 있다.
본 개시의 일 실시예에 의한 탭 셀은 파워 공급 레일을 포함하는 매립된 파워 레일 층, 상기 매립된 파워 레일 층 상의 소자 층, 상기 소자 층 상에 교대로 배열된 다수의 배선 층들 및 다수의 비아 층들, 상기 다수의 배선 층들 및 상기 다수의 비아 층들 상의 파워 공급 배선 층, 상기 파워 공급 배선 층 내의 파워 공급 금속 배선, 및 상기 소자 층, 상기 다수의 배선 층들, 및 상기 다수의 비아 층들을 수직으로 관통하여 상기 파워 공급 레일을 상기 파워 공급 금속 배선과 연결하는 파워 공급 구조를 포함할 수 있다. 상기 파워 공급 구조는 상기 소자 층 및 상기 다수의 비아 층들 내의 다수의 비아들, 및 상기 다수의 배선 층들 내의 다수의 금속 배선들을 포함할 수 있다. 상기 비아들은 서로 수직으로 중첩되지 않을 수 있다.
상기 소자 층 내의 능동 반도체 소자를 더 포함할 수 있다.
상기 능동 반도체 소자는 전계 효과 트랜지스터를 포함할 수 있다.
상기 다수의 금속 배선들은 제1 수평 방향으로 연장하는 제1 금속 배선들, 및 상기 제1 수평 방향과 수직하는 제2 수직 방향으로 연장하는 제2 금속 배선들을 포함할 수 있다.
상기 제1 및 제2 금속 배선들은 각각, 세그먼트 모양을 가질 수 있다.
상기 파워 공급 레일은 VDD 파워 공급 레일 및 VSS 파워 공급 레일을 포함할 수 있다. 상기 파워 공급 금속 배선은 VDD 파워 공급 금속 배선 및 VSS 파워 공급 금속 배선을 포함할 수 있다. 상기 파워 공급 구조는 VDD 파워 공급 구조 및 VSS 파워 공급 구조를 포함할 수 있다. 상기 다수의 비아들은 VDD 비아 및 VSS 비아를 포함할 수 있다. 상기 다수의 금속 배선들은 VDD 금속 배선들 및 VSS 금속 배선들을 포함할 수 있다. 상기 VDD 파워 공급 구조는 상기 VDD 파워 공급 레일을 상기 VDD 파워 공급 금속 배선과 전기적으로 연결할 수 있다. 상기 VSS 파워 공급 구조는 상기 VSS 파워 공급 레일을 상기 VSS 파워 공급 금속 배선과 전기적으로 연결할 수 있다.
상기 파워 공급 레일은 VDD 파워 공급 레일 및 VSS 파워 공급 레일을 포함할 수 있다. 상기 파워 공급 금속 배선은 VDD 파워 공급 금속 배선 및 VSS 파워 공급 금속 배선을 포함할 수 있다. 상기 파워 공급 구조는 상기 소자 층, 상기 다수의 배선 층들, 및 상기 다수의 비아 층들을 수직으로 관통하여 상기 VDD 파워 공급 레일을 상기 VDD 파워 공급 금속 배선과 연결하는 VDD 슈퍼-비아, 및 상기 소자 층, 상기 다수의 배선 층들, 및 상기 다수의 비아 층들을 수직으로 관통하여 상기 VSS 파워 공급 레일을 상기 VSS 파워 공급 금속 배선과 연결하는 VSS 슈퍼-비아를 포함할 수 있다.
상기 파워 공급 레일은 VDD 파워 공급 레일 및 VSS 파워 공급 레일을 포함할 수 있다. 상기 파워 공급 금속 배선은 VDD 파워 공급 금속 배선 및 VSS 파워 공급 금속 배선을 포함할 수 있다. 상기 파워 공급 구조는 VDD 파워 공급 구조 및 VSS 파워 공급 구조를 포함할 수 있다. 상기 VDD 파워 공급 구조 및 상기 VSS 파워 공급 구조는 대칭 구조들일 수 있다.
본 개시의 일 실시예에 의한 반도체 셀은 제1 탭 셀, 제2 탭 셀, 및 상기 제1 탭 셀과 상기 제2 탭 셀 사이의 로직 셀을 포함할 수 있다. 상기 제1 탭 셀, 상기 제2 탭 셀, 및 상기 로직 셀은 파워 공급 레일을 포함하는 매립된 파워 레일 층, 상기 매립된 파워 레일 층 상의 소자 층, 상기 소자 층 상에 교대로 배열된 다수의 배선 층들 및 다수의 비아 층들, 상기 다수의 배선층들 및 상기 다수의 비아 층들 상의 파워 공급 배선 층, 상기 파워 공급 배선 층 내의 파워 공급 금속 배선, 및 상기 소자 층, 상기 다수의 배선 층들, 및 상기 다수의 비아 층들을 수직으로 관통하여 상기 파워 공급 레일을 상기 파워 공급 금속 배선과 전기적으로 연결하는 파워 공급 구조를 포함할 수 있다. 상기 파워 공급 구조는 상기 소자층 및 상기 다수의 비아 층들 내의 다수의 비아들, 및 상기 다수의 배선 층들 내의 다수의 금속 배선들을 포함할 수 있다. 상기 다수의 비아들은 서로 수직으로 중첩되지 않을 수 있다. 상기 로직 셀은 상기 소자 층 내의 능동 반도체 소자를 더 포함할 수 있다. 상기 제1 탭 셀 및 상기 제2 탭 셀은 상기 능동 반도체 소자를 포함하지 않을 수 있다.
이 요약은 아래의 상세한 설명에서 추가로 설명되는 개념의 선택을 소개하기 위해 제공된다. 이 요약은 청구된 발명의 핵심 또는 필수적 특징을 식별하기 위한 것이 아니며, 청구된 발명의 범위를 제한하는 데 사용되도록 의도되지 않았다. 설명된 특징들 중 하나 이상이 하나 이상의 다른 설명된 특징들과 조합되어 작동 가능한 장치를 제공할 수 있다.
본 개시의 실시예들에 따르면, 집적회로 또는 셀의 매립된 파워 레일로부터 파워 분배 네트워크(PDN)로 전기 접속을 가능하게 하도록 구성된 탭 셀들이 제공될 수 있다.
본 개시의 실시예들에 따른 다양한 효과들이 본문 내에서 언급될 것이다.
본 개시의 실시 예들의 특징 및 장점은 첨부 도면과 함께 고려될 때 다음의 상세한 설명을 참조하여 더 잘 이해될 것이다. 도면에서, 유사한 참조 번호는 유사한 특징 및 구성 요소를 참조하기 위해 도면 전체에 사용된다.
도 1a는 본 개시의 일 실시예에 의한 탭 셀의 레이아웃도이고 및 도 1b는 도 1a의 선 I-I'을 따라 취해진 종단 측면도이다.
도 1c는 본 개시의 일 실시예에 의한 탭 셀의 상면 레이아웃도이고 및 도 1d는 도 1c의 선 II-II' 및 III-III'을 따라 취해진 종단 측면도이다.
도 2a는 슈퍼-비아를 포함하는 본 개시의 일 실시예에 의한 탭 셀의 레이아웃도이고, 및 도 2b 및 2c는 도 2a의 선 IV-IV'을 따라 취해진 종단 측면도이다.
도 3은 본 개시의 일 실시예에 의한 탭 셀의 종단 측면도이다.
도 4는 본 개시의 일 실시예에 의한 매립된 파워 레일 및 매립된 파워 레일과 연결된 슈퍼-비아를 포함하는 반도체 집적 회로의 측면도이다.
도 5는 이격된 탭 셀들 쌍 및 이격된 탭 셀들 사이의 적어도 하나의 반도체 셀을 포함하는 반도체 칩의 레이아웃도이다.
본 출원은 2019년 5월 22일자로 미국 특허청에 출원된 미국 가출원 제62/851,468호 및 2019년 9월 5일자로 미국 특허청에 출원된 미국 출원 제16/561,340호의 우선권 및 이익을 주장하며, 이의 전체 내용은 본 출원 명세서에 참조로 포함된다.
본 개시는 집적 회로 또는 셀의 매립된 파워 레일로부터 파워 분배 네트워크(PDN)로 전기적 접속을 가능하게 하도록 구성된 탭 셀의 다양한 실시 예들에 관한 것이다. 하나 이상의 실시 예들에서, 탭 셀은 탭 셀의 매립된 파워 레일을 후단 공정(BEOL)의 금속층 내의 금속 배선과 직접적으로 연결하는 슈퍼-비아를 포함할 수 있다. 본 개시는 또한 후단 공정(BEOL)의 금속층 내의 금속 배선을 매립된 파워 레일에 직접적으로 연결하는 하나 이상의 슈퍼-비아를 포함하는 집적 회로 또는 셀의 다양한 실시 예들에 관한 것이다. 본 개시는 또한 한 쌍의 이격된 탭 셀들, 및 한 쌍의 탭 셀들 사이에 적어도 하나의 반도체 셀을 포함하는 반도체 칩의 다양한 실시 예들에 관한 것이다. 하나 이상의 실시 예에서, 한 쌍의 이격된 탭 셀들 사이의 하나 이상의 반도체 셀들은 본 발명의 하나 이상의 실시 예에 따른 반도체 칩 같은 하나 이상의 슈퍼-비아들을 포함 할 수 있다. 본 발명의 하나 이상의 실시 예에 따른 반도체 칩은 두 탭 셀들 및 매립된 파워 레일을 파워 분배 네트워크에 연결하기 위한 하나 이상의 슈퍼-비아들의 조합을 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명되며, 도면 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 그러나, 본 발명은 여러 가지 다양한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 오히려, 이들 실시 예들은 예시로서 제공되어 본 개시가 철저하고 완전하며, 본 발명의 양태 및 특징을 당 업자에게 전체적으로 전달할 것이다. 따라서, 본 발명의 양태 및 특징을 완전히 이해하기 위해 일반적인 당 업자에게 필요하지 않은 공정들, 구성 요소들, 및 기술은 설명되지 않을 수 있다. 다르게 언급되지 않는 한, 유사한 참조 부호는 첨부 된 도면 및 기재된 설명 전체에 걸쳐 유사한 요소를 나타내므로, 그 설명은 반복되지 않을 수 있다.
도면에서, 요소, 층, 및 영역의 상대적인 크기는 명확성을 위해 과장 및/또는 단순화될 수 있다. 바로 밑에", "아래에", "하부에", "아래 쪽에", "위에", "상부에"등과 같은 공간적으로 상대적인 용어는 본 명세서에서 하나의 구성 요소 또는 도면에 도시된 바와 같은 다른 요소 (들) 또는 특징 (들)과의 관계를 설명하기 쉽게 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향 외에, 사용 중이거나 동작 중인 장치의 상이한 방향을 포함하는 것으로 이해될 것이다. 예를 들어, 도면에서 장치가 뒤집히면, 다른 요소들 또는 특징들 "아래" 또는 "밑" 또는 "아래 쪽"으로 기술된 요소들은 다른 요소들 또는 특징들 "위"로 배향 될 것이다. 따라서, "아래" 및 "아래 쪽"이라는 용어는 위와 아래의 방향을 모두 포함할 수 있다. 장치는 다르게 배향될 수 있고 (예를 들어, 90도 또는 다른 배향으로 회전될 수 있음), 여기에 사용된 공간적으로 상대적인 설명자는 이에 따라 해석되어야 한다.
비록 "제1", "제2", "제3" 등의 용어가 본 명세서에서 다양한 요소, 구성 요소, 영역, 층 및/또는 섹션, 이들 요소, 구성 요소, 영역, 층들 및/또는 섹션들은 이러한 용어들에 의해 제한되지 않아야 한다. 이들 용어는 하나의 요소, 구성 요소, 영역, 층, 또는 섹션을 다른 요소, 구성 요소, 영역, 층, 또는 섹션과 구별하기 위해 사용된다. 따라서, 후술되는 제1 요소, 구성 요소, 영역, 층, 또는 섹션은 본 발명의 사상 및 범위를 벗어나지 않으면서 제2 요소, 구성 요소, 영역, 층, 또는 섹션으로 지칭 될 수 있다.
요소 또는 층이 다른 요소 또는 층을 "상", "연결된", 또는 "연동된" 것으로 언급될 때, 다른 요소 또는 층에 직접 연결되거나 연결될 수 있거나, 층, 또는 하나 이상의 개재 요소 또는 층이 존재할 수 있다. 또한, 요소 또는 층이 두 개의 요소들 또는 층들 "사이" 있는 것으로 언급될 때, 이는 두 개의 요소들 또는 층들 사이의 유일한 요소 또는 층, 또는 하나 이상의 개재 요소 또는 층이 존재할 수도 있음이 이해될 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 단수의 표현은 문맥 상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서 사용될 때 "포함한다", "포함하는", "갖는다", 및 "갖는"이라는 용어는 언급된 특징들, 정수들, 단계들, 연산들, 요소들, 및/또는 구성 요소들의 존재를 특정하는 것으로 이해될 것이나, 하나 이상의 다른 특징, 정수, 단계, 연산, 요소, 구성 요소, 및/또는 이들의 그룹의 존재 또는 추가를 배제하지는 않는다. 본 명세서에 사용된 용어 "및/또는"은 관련되어 열거된 항목 중 하나 이상의 임의의 및 모든 조합을 포함한다. 구성 요소 목록 앞의 "적어도 하나 이상"과 같은 표현은 전체 요소 목록을 수정하고 목록의 개별 요소를 수정하지 않는다.
본 명세서에서 사용되는 용어 "실질적으로", "약", 및 유사한 용어들은 정도의 용어가 아닌 근사치의 용어로 사용되며, 본 기술 분야의 통상의 기술자에 의해 인식될 측정된 또는 계산된 값의 고유한 변화를 설명하려는 것이다. 또한, 본 발명의 실시 예들을 설명할 때 "~ 수 있다"의 사용은 "본 발명의 하나 이상의 실시 예"를 참조한다. 본 명세서에서 사용된 용어 "이용", "이용하는", 및 "이용된"은 각각 "활용하다", "활용하는", 및 "활용되는"이라는 용어와 동의어로 간주될 수 있다. 또한, "예시적인"이라는 용어는 예 또는 예시를 지칭하는 것으로 의도된다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함하여 본 명세서에서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 또한, 일반적으로 사용되는 사전에 정의된 용어와 같은 용어는 관련 기술 및/또는 본 명세서의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 및 본 명세서에서 명시 적으로 정의되지 않는 한 이상적이거나 지나치게 공식적인 의미로 해석되어서는 아니 된다.
도 1a는 본 개시의 일 실시예에 의한 집적 회로 또는 셀의 매립된 파워 레일로부터 파워 분배 네트워크 (PDN)로 전기적 연결을 가능하게 하는 구성의 탭 셀 (100)에 따른 레이아웃이고, 도 1b는 도 1a의 I-I' 선을 따라 취해진 종단면도이다.
도시된 실시예에서, 탭 셀 (100)은 VDD 및 VSS 파워 공급 레일들 (102, 103)을 포함하는 매립된 파워 레일 층 (101), 및 매립된 파워 레일 층 (101) 상에 교대로 배열/적층된 비아 층들 및 배선 층들을 포함할 수 있다. 도시된 실시예에서, 탭 셀 (100)은 매립된 파워 레일 층 (101) 상의 제1 비아 층(104), 제1 비아 층(104) 상의 제1 배선 층(105), 제1 배선 층 (105) 상의 제2 비아 층 (106), 제1 비아 층 (106) 상의 제2 배선 층 (107), 제2 배선 층 (107) 상의 제3 비아 층 (108), 및 제3 비아 층 (108) 상의 제3 배선 층 (109)을 포함할 수 있다. 매립된 파워 레일 층 (101), 제1 내지 제4 비아 층들 (104, 106, 108) 및 제1 내지 제3 배선 층들 (105, 107, 109)은 실리콘 산화물 같은 절연물을 포함할 수 있다.
제1 비아 층 (104)은 제1 VDD 비아 (113) 및 제1 VSS 비아 (115)를 포함할 수 있다. 제1 배선 층 (105)은 제1 VDD 금속 배선 (112) 및 제1 VSS 금속 배선 (114)을 포함할 수 있다. 제2 비아 층 (106)은 제2 VDD 비아 (117) 및 제2 VSS 비아 (119)를 포함할 수 있다. 제2 배선 층 (107)은 제2 VDD 금속 배선 (116) 및 제2 VSS 금속 배선 (118)을 포함할 수 있다. 제3 비아 층 (108)은 제3 VDD 비아 (121) 및 제3 VSS 비아 (123)을 포함할 수 있다. 제3 배선 층 (109)은 제3 VDD 금속 배선 (120) 및 제3 VSS 금속 배선 (122)을 포함할 수 있다.
일 실시예에서, 제3 배선 층 (109)는 파워 공급 배선 층으로 참조될 수 있다. 따라서, 제3 VDD 금속 배선 (120)은 VDD 파워 공급 금속 배선으로 참조될 수 있고, 및 제3 VSS 금속 배선 (122)은 VSS 파워 공급 금속 배선으로 참조될 수 있다. 일 실시예에서, 제3 VDD 금속 배선 (예를 들어, VDD 파워 공급 금속 배선) (120) 및 제3 VSS 금속 배선 (예를 들어, VSS 파워 공급 금속 배선) (122)은 파워 분배 네트워크(PDN)의 일부일 수 있다.
일 실시예에서, 매립된 파워 레일 층 (101)은 반도체 기판 (예를 들어, 실리콘 웨이퍼)일 수 있다. 예를 들어, VDD 및 VSS 파워 공급 레일들 (102, 103)은 반도체 기판 내에 매립될 수 있다. 일 실시예에서, 매립된 파워 레일 층 (101)은 반도체 기판 상에 형성된 절연층일 수 있다. 예를 들어, VDD 및 VSS 파워 공급 레일들 (102, 103)은 반도체 기판 상의 절연층 내에 매립될 수 있다. 일 실시예에서, 매립된 파워 레일 층 (101)은 반도체 기판의 하부에 형성된 절연층일 수 있다. 예를 들어, VDD 및 VSS 파워 공급 레일들 (102, 103)은 반도체 기판의 하부의 절연층 내에 매립될 수 있다.
일 실시예에서, 탭 셀 (100)은 VDD 파워 공급 구조 (150) 및 VSS 파워 공급 구조 (160)을 포함할 수 있다. 예를 들어, VDD 파워 공급 구조 (150)은 VDD 파워 공급 레일 (102), 제1 VDD 비아 (113), 제1 VDD 금속 배선 (112), 제2 VDD 비아 (117), 제2 VDD 금속 배선 (116), 제3 VDD 비아 (121), 및 제3 VDD 금속 배선 (120)을 포함할 수 있다. VSS 파워 공급 구조 (160)은 VSS 파워 공급 레일 (103), 제1 VSS 비아 (115), 제1 VSS 금속 배선 (114), 제2 VSS 비아 (119), 제2 VSS 금속 배선 (118), 제3 VSS 비아 (122), 및 제3 VSS 금속 배선 (123)을 포함할 수 있다.
VDD 파워 공급 구조 (150)과 VSS 파워 공급 구조 (160)은 대칭 구조일 수 있다. 일 실시예에서, 상면도에서, VDD 파워 공급 구조 (150)과 VSS 파워 공급 구조 (160)는 점 대칭 구조 또는 회전 대칭 구조르를 가질 수 있다. 일 실시예에서, 상면도 또는 측면도에서, VDD 파워 공급 구조 (150)과 VSS 파워 공급 구조 (160)은 미러링된 구조를 일 수 있다.
상면도 또는 측면도에서, 금속 배선들 (112, 114, 116, 118, 120, 122)은 제1 수평 (컬럼) 방향 또는 제2 수평 (로우) 방향으로 늘어지거나 연장하는 세그먼트 모양 또는 바 모양을 가질 수 있다. 비아들(113, 115, 117, 119, 121, 123)은 측면도에서 기둥 모양을 가질 수 있다.
일 실시예에서, 탭 셀 (100)은 VDD 및 VSS 파워 공급 레일들 (102, 103)을 제3 VDD 및 VSS 금속 배선들 (예를 들어, VDD 및 VSS 파워 공급 금속 배선들) (120, 122)과 연결하는 일련의 엇갈린 비아들 및 금속 배선들을 포함할 수 있다. 예시된 실시예에서, 제1 배선층 (105) 내의 제1 VDD 금속 배선 (112)은 제1 비아 층 (104) 내의 제1 VDD 비아 (113)을 통해 VDD 파워 공급 레일 (102)과 연결될 수 있고, 및 제1 배선층 (105) 내의 제1 VSS 금속 배선 (114)은 제1 비아 층 (104) 내의 제1 VSS 비아 (115)를 통해 VSS 파워 공급 레일 (103)과 연결될 수 있다. 예시된 실시예에서, 제2 배선 층 (107) 내의 제2 VDD 금속 배선 (116)은 제2 비아 층 (106) 내의 제2 VDD 비아 (117)을 통해 제1 VDD 금속 배선 (112)과 연결될 수 있고, 및 제2 배선 층 (107) 내의 제2 VSS 금속 배선 (118)은 제2 비아 층(106) 내의 제2 VSS 비아 (119)를 통해 제2 VSS 금속 배선 (114)와 연결될 수 있다. 도시된 실시예에서, 제3 배선층 109 내의 제3 VDD 금속 배선 (예를 들어, VDD 파워 공급 금속 배선) (120))은 제3 비아 층 (108) 내의 제3 VDD 비아 (121)를 통하여 제2 VDD 금속 배선 (116)과 연결될 수 있고, 및 제3 배선 층 (109) 내의 제3 VSS 금속 배선 (예를 들어, VSS 파워 공급 금속 배선) (122)은 제3 비아 층 (108) 내의 제3 VSS 비아 (123)을 통하여 제2 VSS 금속 배선 (118)과 연결될 수 있다.
VDD 비아들 (113, 117, 121)은 서로 수직으로 정렬 및 중첩되지 않을 수 있고, 및 VSS 비아들 (115, 119, 123)도 서로 수직으로 정렬 및 중첩되지 않을 수 있다. VDD 금속 배선들 (112, 116, 120)은 각각, 컬럼 방향 및 로우 방향으로 번갈아 연장하는 세그먼트 모양 또는 바 모양을 가질 수 있다. VSS 금속 배선들 (114, 118, 122)도 각각, 컬럼 방향 및 로우 방향으로 번갈아 연장하는 세그먼트 모양 또는 바 모양을 가질 수 있다. 따라서, VDD 비아들 (113, 117, 121) 및 VDD 금속 배선들 (112, 116, 120)은 VDD 엇갈린 구조 또는 VSS 스테이플 구조를 형성할 수 있고, 및 VSS 비아들 (115, 119, 123) 및 VSS 금속 배선들 (114, 118, 122)은 VSS 엇갈린 구조 또는 VSS 스테이플 구조를 형성할 수 있다. VDD 엇갈린 구조 또는 VSS 스테이플 구조와 VSS 엇갈린 구조 또는 VSS 스테이플 구조는 함께 파워 공급 래더 (ladder) 구조를 형성할 수 있다.
이 방법으로, 탭 셀 (100)은 VDD 파워 공급 레일 (102) 및 VSS 파워 공급 레일 (103)을 매립된 파워 레일 층 (101)으로부터 제3 배선 층 (109) 내의 제3 금속 배선들 (120, 122)로 승격시킬 수 있다. 예를 들어, VDD 파워는 제3 VDD 금속 배선 (또는 VDD 파워 공급 금속 배선) (120)으로부터 VDD 파워 공급 레일 (102)로, 또는 그 반대로 전달 및 공급될 수 있고, 및 VSS 파워는 제3 VSS 금속 배선 (또는 VS 파워 공급 금속 배선) (122)으로부터 VSS 파워 공급 레일 (102)로, 또는 그 반대로 전달 및 공급될 수 있다.
도 1c는 본 개시의 일 실시예에 의한 집적 회로 또는 셀의 매립된 파워 레일로부터 파워 분배 네트워크 (PDN)로 전기적 연결을 가능하게 하는 구성의 탭 셀 (100)에 따른 레이아웃이고, 도 1d는 도 1c의 II-II' 및 III-III' 선들을 따라 취해진 종단면도이다.
도 1c 및 1d를 참조하면, 탭 셀 (100)은 도 1a 및 1b와 비교하여, 제3 배선 층 (109) 상의 제4 비아 층 (110) 및 제4 비아 층 (110) 상의 제4 배선 층 (111)을 더 포함할 수 있다. 제4 비아 층 (110)은 제4 VDD 비아 (127) 및 제4 VSS 비아 (129)를 포함할 수 있고, 제4 배선 층 (111)은 제4 VDD 금속 배선 (126) 및 제4 VSS 금속 배선 (128)을 포함할 수 있다. 일 실시예에서, 제4 배선 층 (111)은 파워 공급 배선 층으로 참조될 수 있다. 따라서, 제4 VDD 금속 배선 (126)은 VDD 파워 공급 금속 배선으로 참조될 수 있고, 및 제4 VSS 금속 배선 (128)은 VSS 파워 공급 금속 배선으로 참조될 수 있다. 일 실시예에서, 제4 VDD 금속 배선 (126) 및 제4 VSS 금속 배선 (128)은 파워 분배 네트워크 (PDN)의 일부일 수 있다.
일 실시예에서, VDD 파워 공급 구조 (150)는 제4 VDD 비아 (127) 및 제4 VDD 금속 배선 (예를 들어, VDD 파워 공급 금속 배선) (126)을 더 포함할 수 있고, 및 VSS 파워 공급 구조 (160)는 제4 VSS 비아 (129) 및 제4 VSS 금속 배선 (예를 들어, VSS 파워 공급 금속 배선) (128)을 더 포함할 수 있다.
앞서 언급되었듯이, VDD 파워 공급 구조 (150)과 VSS 파워 공급 구조 (160)는 대칭 구조일 수 있다. 일 실시예에서, 상면도에서, VDD 파워 공급 구조 (150)와 VSS 파워 공급 구조 (160)는 점 대칭 또는 회전 대칭 구조를 가질 수 있다. 일 실시예에서, 상면도 또는 측면도에서, VDD 파워 공급 구조 (150)과 VSS 파워 공급 구조 (160)는 미러링된 구조일 수 있다.
상면도 또는 측면도에서, 제4 VDD 및 VSS 금속 배선들 (126, 128)은 세그먼트 모양 또는 바 모양을 가질 수 있다. 측면도에서, 제4 VDD 및 VSS 비아들 (127, 129)은 기둥 모양을 가질 수 있다.
VDD 파워 공급 금속 배선들 (120, 126) 및 VSS 파워 공급 금속 배선들 (122, 128)은 파워 분배 네트워크 (PDN)와 연결될 수 있다. 일 실시예에서, 파워 분배 네트워크 (PDN)는 메시 (mesh), 스트라이프 (stripes)들, 프레임 (frame), 및/또는 링 (ring) 모양일 수 있다. 일 실시예에서, 파워 분배 네트워크 (PDN)는 파워 공급 배선층 (119 또는 111)에 위치하거나 그 위에 위치할 수 있다. 일 실시예에서, VDD 파워 공급 금속 배선 (120 또는 126) 및 VSS 파워 공급 금속 배선 (122 또는 128)은 하나 이상의 비아 스테이플들을 통해 연결될 수 있다. 예를 들어, 하나 이상의 비아 스테이플들은 파워 공급 배선 층 (109 또는 111) 의 VDD 파워 공급 금속 배선 (120 또는 126) 및 VSS 파워 공급 금속 배선 (122 또는 128)을 파워 분배 네트워크 (PDN)에 연결할 수 있다. 일 실시예에서, VSS 파워 공급 금속 배선 (122 또는 128)은 비아 래더를 통하여 파워 분배 네트워크 (PDN)와 연결될 수 있다. 예를 들어 들어, 비아 래더는 제3 배선층 (109) 상의 제4 비아 층 (100)에서 시작하여 제4 배선 층 (110)보다 높은 배선 층 (파워 분배 네트워크 (PDN)가 위치한)에서 종료되는 비아 단편들 (via cuts)의 배열을 포함할 수 있다. 예를 들어, 본 개시의 일 실시예에 의한 탭 셀 (100)의 VDD 파워 공급 금속 배선 (120 또는 126) 및 VSS 파워 공급 금속 배선 (122 또는 128)을 파워 분배 네트워크 (PDN)에 연결시키기 위하여 VDD 파워 공급 금속 배선 (120 또는 126) 및 VSS 파워 공급 금속 배선 (122 또는 128) 위의 각 배선 층은 하나 이상의 배선 세그먼트들 (예를 들어, 평행하는 두 배선 세그먼트들) 및 각 비아 층은 다음 상부 배선 층과 연결하기 위한 적어도 두 개의 비아들 (배선 세그먼트당 하나)를 포함할 수 있다. 일 실시예에서, 탭 셀 (100)은 필요에 따라 도 1a 내지 1d에 도시되지 않은 하나 이상의 층들, 예를 들어, 추가적 배선 층들 및/또는 비아 층들을 포함할 수 있다.
일 실시예에서, 탭 셀 (100)은 제4 배선 층 (111) 상의 추가적인 비아 층들 및 배선 층들을 포함할 수 있다. 예를 들어, 탭 셀 (100)은 제4 배선 층 (111) 상의 제5 비아 층, 제5 비아 층 상의 제5 배선 층, 제5 배선층 상의 제6 비아 층, 및 제6 비아 층 상의 제6 배선 층을 포함할 수 있다. 일 실시예에서, 추가적인 비아 층들은 추가적인 비아들을 포함할 수 있고, 및 추가적인 배선 층들은 추가적인 금속 배선들을 포함할 수 있다. 예를 들어, 추가적인 비아들은 추가적인 VDD 비아들 및 VSS 비아들을 포함할 수 있고, 및 추가적인 금속 배선들은 추가적인 VDD 금속 배선들 및 추가적인 VSS 금속 배선들을 포함할 수 있다.
도시된 실시예에서, 탭 셀 (100)은 어떤 능동 반도체 소자들 (예를 들어, p-형 전계 효과 트랜지스터, n-형 전계 효과 트랜지스터, 인버터, NAND 게이트, NOR 게이트, 플립 플롭, 또는 다른 로직 회로들 같은 반도체 소자들)을 포함하지 않을 수 있다.
일 실시예에서, 탭 셀 (100)은 VDD 파워 공급 레일 (102) 및 VSS 파워 공급 레일 (103)을 매립된 파워 레일 층 (101)로부터 제4 배선층 (예를 들어, 파워 공급 배선층) (109 또는 111) 내의 제4 금속 배선들 (126, 128)로 전기적으로 승격시킬 수 있다. 예를 들어, VDD 파워는 VDD 금속 배선 (예를 들어, VDD 파워 공급 금속 배선) (126)으로부터VDD 파워 공급 레일 (102)로, 또는 그 반대로 전달 및 공급될 수 있고, 및 VSS 파워는 VSS 금속 배선 (예를 들어, VSS 파워 공급 금속 배선) (128)으로부터 VSS 파워 공급 레일 (103)로, 또는 그 반대로 전달 및 공급될 수 있다.
도 2a는 본 개시의 일 실시예에 의한 탭 셀 (200)의 레이아웃도이고, 및 도 2b 및 2c는 도 2a의 II-II' 및 III-III' 선을 따라 취해진 종단면도들이다. 도시된 실시예에서, 탭 셀 (200)은 VDD 파워 공급 레일 (202) 및 VSS 파워 공급 레일 (203)을 포함하는 매립된 파워 레일 층 (201), 및 매립된 파워 레일 층 (201) 상에 교대로 번갈아 배열/적층된 일련의 비아 층들 및 배선 층들을 포함할 수 있다. 도시된 실시예에서, 탭 셀 (200)은 매립된 파워 레일 층 (201) 상의 제1 비아 층 (204), 제1 비아 층 (204) 상의 제1 배선 층 (205), 제1 배선 층 (205) 상의 제2 비아 층 (206), 제2 비아 층 (206) 상의 제2 배선 층 (207), 제2 배선 층 (207) 상의 제3 비아 층 (208), 제3 비아 층 (208) 상의 제3 배선 층 (209), 제3 배선 층 (209) 상의 제4 비아 층 (210), 및 제4 비아 층 (210) 상의 제4 배선층 (211)을 포함할 수 있다. 일 실시예에서, 탭 셀 (200)은 도 2a 내지 2c에 도시되지 않은 하나 이상의 추가적인 층들 (예를 들어, 추가적인 배선 층들 및/또는 비아 층들)을 더 포함할 수 있다.
부가하여, 도시된 실시예에서, 탭 셀(200)은 어떤 능동 반도체 소자들 (예를 들어, p-형 전계 효과 트랜지스터, n-형 전계 효과 트랜지스터, 인버터, NAND 게이트, NOR 게이트, 플립 플롭, 또는 다른 로직 회로들 같은 반도체 소자들)을 포함하지 않을 수 있다.
일 실시예에서, 매립된 파워 레일 층 (201)은 실리콘 웨이퍼 같은 반도체 기판일 수 있다. 예를 들어, VDD 및 VSS 매립 파워 레일들 (202, 203)은 반도체 기판 내에 매립될 수 있다. 일 실시예에서, 매립된 파워 레일 층 (201)은 반도체 기판 상에 형성된 절연층일 수 있다. 예를 들어, VDD 및 VSS 파워 공급 레일들 (202, 203)은 반도체 기판 상의 절연층 내에 매립될 수 있다. 일 실시예에서, 매립된 파워 레일 층 (201)은 반도체 기판의 하부에 형성된 절연층일 수 있다. 예를 들어, VDD 및 VSS 파워 공급 레일들 (202, 203)은 반도체 기판의 하부의 절연층 내에 매립될 수 있다.
도시된 실시예에서, 탭 셀 (200)은 VDD 및 VSS 파워 공급 레일들 (202, 203)과 각각 연결된 두 개의 VDD 및 VSS 슈퍼-비아들 (212, 213 및 214, 215)을 포함할 수 있다. (예를 들어, VDD 및 VSS 파워 공급 레일들 (202, 203)과 연결된 배열 내에 배열된 두 VDD 슈퍼-비아들 (212, 213) 및 두 VSS 슈퍼-비아들 (214, 215)) 일 실시예에서, 탭 셀 (200)은 VDD 및 VSS 파워 공급 레일들 (202, 203)과 연결된 적절한 수의 다른 슈퍼-비아들을 포함할 수 있다. 예를 들어, VDD 및 VSS 파워 공급 레일들 (202, 203)과 연결된 단일 슈퍼-비아들 (예를 들어, 212, 214) 또는 VDD 및 VSS 파워 공급 레일들 (202, 203)과 연결된 셋 이상의 슈퍼-비아들 (예를 들어, VDD 및 VSS 파워 공급 레일들 (202, 203)과 연결된 셋 이상의 슈퍼-비아들 배열)을 포함할 수 있다. 도시된 실시예에서, 슈퍼-비아들 (212, 213 및 214, 215)은 BEOL 층 (204 내지 208 또는 204 내지 210)을 수직으로 관통하여 VDD 및 VSS 파워 공급 레일들 (202, 203)을 제3 또는 제4 배선 층 (예를 들어, 파워 공급 배선 층) (209 또는 211) 내의 VDD 및 VSS 파워 공급 금속 배선들 (216, 218)과 각각, 직접적으로 연결할 수 있다. 부가하여, 도시된 실시예에서, 슈퍼-비아들 (212, 213 및 214, 215)는 두 층의 배선 층들 (즉, 제1 배선 층 205 및 제2 배선층 (207)) 및 세 층의 비아 층들 (즉, 제1 비아 층 (204), 제2 비아 층 (206), 및 제3 비아 층(208))을 수직으로 관통할 수 있다. 일 실시예에서, 슈퍼-비아들 (212, 213 및 214, 215)은 세 층의 배선 층들 (즉, 제1 배선층 (205), 제2 배선 층 (207), 및 제3 배선 층 (209) 및 네 층의 비아 층들 (즉, 제1 비아층 (204), 제2 비아 층 (206), 제3 비아 층(208), 및 제4 비아 층 (210))을 수직으로 관통할 수 있다. 일 실시예에서, 슈퍼-비아들 (212, 213 및 214, 215)은 네 층의 배선 층들 및 다섯 층의 비아 층들을 수직으로 관통할 수 있다. 이 방법에서, 슈퍼-비아들 (212, 213 및 214, 215)은 적어도 세 개의 비아들 (예를 들어, 도 1b 또는 도 1d의 제1 내지 제3 비아들 (113, 117, 121 및 115, 119, 123)을 대체할 수 있고, 및 탭 셀 (200)의 슈퍼 비아들 (212, 213 및 214, 215)은 VDD 파워 공급 레일 (202) 및 VSS 파워 공급 레일 (203)을 매립된 파워 레일 층 (201)로부터 BEOL 층의 제3 또는 제4 배선 층들 (209 또는 211) 또는 그 위로 전기적으로 승격시킬 수 있다.
VDD 파워 공급 금속 배선 (216) 및 VSS 파워 공급 금속 배선 (218)은 파워 분배 네트워크(PDN)와 연결될 수 있다. 일 실시예에서, 파워 분배 네트워크 (PDN)는 메시 모양, 다수의 스트라이프 모양, 프레임 모양, 또는 링 모양일 수 있다. 일 실시예에서, 파워 분배 네트워크 (PDN)는 제4 배선 층 (211) 또는 그보다 위에 위치할 수 있다. 일 실시예에서, VDD 파워 공급 금속 배선 (216) 및 VSS 파워 공급 금속 배선 (218)은 하나 이상의 비아 스테이플들을 통해 파워 분배 네트워크 (PDN)과 연결될 수 있다. 예를 들어, 하나 이상의 비아 스테이플들은 탭 셀 (200)의 제3 배선 층 (209)에 위치한 VDD 파워 공급 금속 배선 (216) 및 VSS 파워 공급 금속 배선 (218)을 제3 배선 층 (209) 보다 위에 있는 배선 층에 위치한 파워 분배 네트워크 (PDN)와 연결할 수 있다. 일 실시예에서, 탭 셀 (200)의 VDD 파워 공급 금속 배선 (216) 및 VSS 파워 공급 금속 배선 (218)은 비아 래더를 통하여 파워 분배 네트워크 (PDN)와 연결될 수 있다. 예를 들어, 비아 래더는 제3 배선 층 (209) 상의 제4 비아 층 (210)에서 시작하여 제3 배선층 (209)보다 높은 곳에 위하고 파워 분배 네트워크 (PDN)가 위치한 배선 층에서 종료될 수 있다.
도 3은 본 개시의 일 실시예에 의한 집적 회로 또는 셀의 매립된 파워 레일로부터 파워 분배 네트워크 (PDN)로 전기적 연결을 가능하게 하는 구성의 탭 셀 (300)의 종단면도이다. 도시된 실시예에서, 탭 셀 (300)은 VDD 및 VSS 파워 공급 레일들 (302, 303)을 포함하는 매립된 파워 레일 층 (301), 및 매립된 파워 레일 층 (301) 상의 둘 이상의 중간 공정(MOL, middle-of-line) 층들 (304, 305)를 포함할 수 있다.
부가하여, 도시된 실시예에서, 탭 셀 (300)은 능동 반도체 소자들 (예를 들어, p-형 전계 효과 트랜지스터, n-형 전계 효과 트랜지스터, 인버터, NAND 게이트, NOR 게이트, 플립 플롭, 또는 기타 로직 회로들 같은 반도체 소자들)을 포함하지 않을 수 있다.
일 실시예에서, 매립된 파워 레일 층 (301)은 반도체 기판 (예를 들어, 실리콘 웨이퍼)일 수 있다. 예를 들어, VDD 및 VSS 파워 레일들 (302, 303)은 반도체 기판 내에 매립될 수 있다. 일 실시예에서, 매립된 파워 레일 층 (301)은 반도체 기판 상에 형성된 절연층일 수 있다. 예를 들어, VDD 및 VSS 파워 공급 레일들 (302, 303)은 반도체 기판 상의 절연층 내에 매립될 수 있다. 일 실시예에서, 매립된 파워 레일 층 (301)은 반도체 기판의 하부에 형성된 절연층일 수 있다. 예를 들어, VDD 및 VSS 파워 공급 레일들 (102, 103)은 반도체 기판의 하부의 절연층 내에 매립될 수 있다.
일 실시예에서, 둘 이상의 MOL 층들 (304, 305)는 VDD 및 VSS 파워 공급 레일들 (302, 303)을 후단 공정(BEOL) 층의 제1 배선 층 (306) 또는 제1 배선 층 (306) 상의 제2 배선 층 (308) 내의 금속 배선들로 연결하는 금속 배선들을 포함할 수 있다. 도시된 실시예에서, 텝 셀 (300)은 VDD 파워 공급 레일 (302)과 (예를 들어, 비아 없이) 직접적으로 연결된 하부 MOL 층 (304) 내의 제1 VDD 배선 (307) (예를 들어, 트랜지스터의 게이트 전극 또는 소스/드레인 영역들의 실리사이드 층), 및 VSS 파워 공급 레일 (303)과 (예를 들어, 비아 없이) 직접적으로 연결된 하부 MOL 층 (304) 내의 제1 VSS 배선 (308) (예를 들어, 트랜지스터의 게이트 전극 또는 소스/드레인 영역들의 실리사이드 층)을 포함할 수 있다. 도시된 실시예에서, 탭 셀 (300)은 또한 제1 VDD 배선 (307)과 (예를 들어, 비아 없이) 직접적으로 연결되고, 및 제1 배선 층 (306) 내의 VDD 파워 공급 금속 배선 (310)과 (예를 들어, 비아 없이) 직접적으로 연결되는 상부 MOL 층 (305) 내의 제2 VDD 배선 (309) (예를 들어, 컨택 플러그)를 포함할 수 있다. 도시된 실시예에서, 탭 셀 (300)은 또한 제1 VSS 배선 (308)과 (예를 들어, 비아 없이) 직접적으로 연결되고, 및 제1 배선층 (306) 내의 VSS 파워 공급 금속 배선 (312)과 (예를 들어, 비아 없이) 직접적으로 연결되는 상부 MOL 층 (305) 내의 제2 VSS 금속 배선 (311) (예를 들어, 컨택 플러그)를 포함할 수 있다. 이 방법에서, 탭 셀 (300)은 VDD 파워 공급 레일 (302) 및 VSS 파워 공급 레일 (303)을 매립된 파워 레일 층 (301)로부터 비아를 사용하지 않고 BEOL 층 내의 제1 배선층 (306)으로 전기적으로 승격시킬 수 있다. 즉, 도시된 실시예에서, 탭 셀 (300)은 제1 VDD 배선 (307)과 제2 VDD 배선 (309) 사이의 중첩 및 제1 VSS 배선 (308) 및 제2 VSS 배선 (310)의 중첩이 비아들을 사용하지 않고 이들 층들을 연결하는 셀 내의 로컬 배선들을 구현할 수 있다.
일 실시예에서, 탭 셀 (300)은 VDD 파워 공급 레일 (302) 및 VSS 파워 공급 레일 (303)을 매립 파워 레일 층 (301)로부터 BEOL 층들 내의 제2 배선 층 (308) 또는 제2 배선 층 (308) 보다 위에 있는 배선 층으로 전기적으로 승격시킬 수 있다. 예를 들어, 일 실시예에서, 탭 셀 (300)은 매립된 파워 레일 층 (301) 내의 VDD 파워 공급 레일 (302) 및 VSS 파워 공급 레일 (303)을 BEOL 층의 제1 배선 층 (306) 또는 제1 배선 층 (306) 보다 위에 있는 배선 층의 VDD 및 VSS 파워 공급 금속 배선들 (310, 312)로 연결하기 위한 셋 이상의 MOL 층들을 포함할 수 있다.
VDD 파워 공급 금속 배선 (310) 및 VSS 파워 공급 금속 배선 (312)는 파워 분배 네트워크 (PDN)와 연결될 수 있다. 일 실시예에서, 파워 분배 네트워크 (PDN)는 메시, 스트라이프들, 프레임, 및/또는 링일 수 있다. 일 실시예에서, 파워 분배 네트워크 (PDN)는 제3 배선 층 (306) 보다 위에 있는 배선 층에 위치할 수 있다. 일 실시예에서, VDD 파워 공급 금속 배선 (310) 및 VSS 파워 공급 금속 배선 (312)는 하나 이상의 비아 스테이플들을 통하여 파워 분배 네트워크 (PDN)와 연결될 수 있다. 예를 들어, 하나 이상의 비아 스테이플들은 탭 셀 (300)의 제3 배선 층 (306) 내의 VDD 파워 공급 금속 배선 (310) 및 VSS 파워 공급 금속 배선 (312)를 제3 배선 층 (306) 보다 위에 있는 배선 층에 있는 파워 분배 네트워크 (PDN)와 연결할 수 있다. 일 실시예에서, 탭 셀 (300)의 VDD 파워 공급 금속 배선 (310) 및 VSS 파워 공급 금속 배선 (312)은 비아 래더를 이용하여 파워 분배 네트워크 (PDN)와 연결될 수 있다.
도 4는 본 개시의 일 실시예에 의한 집적 회로 또는 셀의 매립된 파워 레일로부터 파워 분배 네트워크 (PDN)로 전기적 연결을 가능하게 하는 구성의 반도체 셀 (400)의 종단면도이다.
도 4를 참조하면, 본 개시의 일 실시예에 의한 반도체 셀 (400)은 매립된 파워 공급 레일들 (402)을 포함하는 매립된 파워 레일 층 (401), 전단 공정 (FEOL, front-end-of-line) 층 내의 하나 이상의 능동 반도체 소자들 (예를 들어, p-형 전계 효과 트랜지스터, n-형 전계 효과 트랜지스터, 인터버, NAND 게이트, NOR 게이트, 플립 플롭, 및/또는 기타 로직 회로들 같은 반도체 소자들) (404)를 포함하는 제1 비아 층 (즉, 소자 층) (403), 및 후단 공정(BEOL) 층을 포함할 수 있다. 후단 공정 (BEOL) 층은 소자 층 (403) 상의 제1 배선 층 (405), 제1 배선 층 (405) 상의 제2 비아 층 (406), 제2 비아 층 (406) 상의 제2 배선 층 (407), 제2 배선 층 (407) 상의 제3 비아 층 (408), 제3 비아 층 (408) 상의 제3 배선 층 (409), 제3 배선 층 (409) 상의 제4 비아 층 (410), 및 제4 비아 층 (410) 상의 제4 배선 층 (411)을 포함할 수 있다. 제1 비아 층 (403)은 제1 비아들 (423, 425)을 포함할 수 있고, 제1 배선 층 (405)은 제1 금속 배선들 (422, 424)을 포함할 수 있고, 제2 비아 층 (406)은 제2 비아들 (427, 429)을 포함할 수 있고, 제2 배선 층 (408)은 제2 금속 배선들 (426, 428)을 포함할 수 있고, 제3 비아 층 (408)은 제3 비아들 (431, 433)을 포함할 수 있고, 및 제3 배선 층 (예를 들어, 파워 공급 배선 층) (409)은 제3 금속 배선 들 (예를 들어, 파워 공급 금속 배선들) (430, 432)을 포함할 수 있다. 또한, 일 실시예에서, 제4 비아 층 (410)은 제4 비아들 (미도시)을 포함할 수 있고, 및 제4 배선 층 (411)은 제4 금속 배선들 (미도시)을 포함할 수 있다.
도시된 실시예에서, 매립된 파워 레일 층 (401) 내의 매립된 파워 공급 레일들 (402)은 소자 층 (403) 내의 능동 반도체 소자들 (404) 아래에 위치할 수 있다.
일 실시예에서, 매립된 파워 레일 층 (401)은 예를 들어, 실리콘 웨이퍼 같은 반도체 기판일 수 있다. 예를 들어, VDD 및 VSS 파워 공급 레일들 (402)은 반도체 기판 내부에 매립될 수 있다. 일 실시예에서, 매립된 파워 레일 층 (401)은 반도체 기판 상에 형성된 절연층일 수 있다. 예를 들어, VDD 및 VSS 파워 공급 레일들 (402, 403)은 반도체 기판 상의 절연층 내에 매립될 수 있다. 일 실시예에서, 매립된 파워 레일 층 (401)은 반도체 기판의 하부에 형성된 절연층일 수 있다. 예를 들어, VDD 및 VSS 파워 공급 레일들 (402, 403)은 반도체 기판의 하부의 절연층 내에 매립될 수 있다.
부가하여, 도시된 실시예에서, 반도체 셀 (400)은 매립된 파워 레일 층 (401) 내의 매립된 파워 공급 레일들 (402) 중 하나를 제3 배선 층 (409) 내의 금속 배선 (예를 들어, 파워 공급 금속 배선) (413)와 직접적으로 연결하는 슈퍼-비아 (412)를 포함할 수 있다. 예를 들어, 슈퍼-비아 (412)는 매립된 파워 공급 레일들 (402)로부터 제3 배선 층 (409) 내의 금속 배선 (413)까지 직접 수직 연결일 수 있다. 일 실시예에서, 슈퍼-비아 (412)는 매립된 파워 레일 층 (401) 내의 매립된 파워 공급 레일들 (402) 중 하나를 제3 배선 층 (409) 보다 위에 있는 BEOL 층 내의 배선 층 (예를 들어 411) 내의 금속 배선 (미도시)와 직접적으로 연결할 수 있다. 이 방법에서, 반도체 셀 (400)의 하나 이상의 슈퍼-비아들 (412)은 매립된 파워 공급 레일들 (402) 중 하나를 매립된 파워 레일 층 (401)로부터 제3 배선 층 (409) 내의 제3 금속 배선 (413) 또는 제3 금속 배선 (413) 보다 위에 있는 금속 배선으로 전기적으로 승격시킬 수 있다. 부가하여, 제3 배선 층 (409) 내의 제3 금속 배선 (413) 또는 제3 금속 배선 (413) 보다 위에 있는 금속 배선은 제4 배선 층 (411) 또는 제4 배선 층(411) 보다 위에 있는 배선 층에 위치한 파워 분배 네트워크 (PDN)와 연결될 수 있다. 일 실시예에서, 파워 분배 네트워크 (PDN)는 메시, 스트라이프들, 프레임, 및/또는 링 모양일 수 있다. 일 실시예에서, 제3 배선 층 (409) 내의 제3 금속 배선 (413) 또는 제3 금속 배선 (413) 보다 위에 있는 금속 배선은 하나 이상의 비아 스테이플들을 통해 파워 분배 네트워크 (PDN)와 연결될 수 있다. 예를 들어, 하나 이상의 비아 스테이플들은 제3 배선 층 (409) 내의 제3 금속 배선 (413) 또는 제3 금속 배선 (413) 보다 위에 있는 금속 배선을 제3 배선 층 (409) 보다 위에 있는 배선 층에 위치한 파워 분배 네트워크 (PDN)와 연결할 수 있다. 일 실시예에서, 제3 배선 층 (409) 내의 제3 금속 배선 (413) 또는 제3 배선 층 (409) 보다 위에 있는 배선 층은 비아 래더에 의해 파워 분배 네트워크 (PDN)와 연결될 수 있다. 예를 들어, 비아 래더는 제3 배선 층 (409) 상의 제4 비아 층 (410)으로부터 시작하여 제4 비아 층 (410) 보다 높은 곳에 위치한 배선 층 (파워 분배 네트워크 (PDN)가 위치한)에서 종료되는 비아 단편들 (via cuts)의 배열을 포함할 수 있다.
도시된 실시예에서, 슈퍼-비아 (412)는 두 층의 배선층들 (즉, 제1 배선 층 (405) 및 제2 배선 층 (407))을 수직으로 관통할 수 있다. 일 실시예에서, 슈퍼-비아 (412)는 세 층의 배선 층들 (즉, 제1 배선층 (405), 제2 배선 층 (407), 및 제3 배선 층(409)) 또는 네 층의 배선 층들 (즉, 제1 배선층 (405), 제2 배선 층 (407), 제3 배선층 (409), 및 제4 배선층 (411))을 수직으로 관통할 수 있다. 일 실시예에서, 슈퍼-비아 (412)는 네 층 이상의 배선 층들을 수직으로 관통할 수도 있다. 이 방법에서, 슈퍼-비아 (412)는 반도체 셀들 내에 존재할 수 있는 적어도 세 개의 비아들 (예를 들어, 제1 비아 층 (403) 내의 제1 비아들 (423, 425), 제2 비아 층 (406) 내의 제2 비아들 (427, 429), 및 제3 비아 층 (408) 내의 제3 비아들 (431, 433); 또는 제1 비아 층 (403) 내의 제1 비아들 (423, 425), 제2 비아 층 (406) 내의 제2 비아들 (427, 429), 제3 비아 층 (408) 내의 제3 비아들 (431, 433), 및 제4 비아 층 (410) 내의 제4 비아들 (미도시))을 대체할 수 있다. 부가하여, 도시된 실시예에서, 반도체 셀 (400)은 매립된 파워 공급 레일들 (402) 중 하나를 제3 배선 층 (409) 내의 제3 금속 배선 (413) 또는 그 위의 배선층 내의 금속 배선과 직접적으로 연결하는 단일 슈퍼-비아 (412)를 포함할 수 있다. 일 실시예에서, 반도체 셀 (400)은 (예를 들어, 매립된 파워 공급 레일들 (402) 중 하나를 제3 배선 층 (409) 내의 제3 금속 배선 (413) 또는 그 위의 배선층 내의 금속 배선과 직접적으로 연결하는 둘 이상의 슈퍼-비아들의 배열) 둘 이상의 슈퍼-비아들을 포함할 수 있다.
도 5는 본 개시의 일 실시예에 의한 반도체 칩 (500)의 레이아웃도이다. 도시된 실시예에서, 반도체 칩 (500)은 규칙적인 컬럼으로 배열된 일련의 탭 셀 세트들(600) 및 탭 셀들 (600)의 각 대응하는 쌍 사이에 배치된 적어도 하나의 반도체 로직 셀 (700)을 포함할 수 있다. 예를 들어, 탭 셀들 세트들(600)은 제1 컬럼 내에 배열된 제1 탭 셀 세트(600) 및 제1 탭 셀 세트(600)과 거리 (D)만큼 이격되고 제2 컬럼 내에 배열된 제2 탭 셀 세트(600)를 포함할 수 있다. 반도체 로직 셀 (700)은 p-형 전계 효과 트랜지스터, n-형 전계 효과 트랜지스터, 인버터, NAND 게이트, NOR 게이트, 플립 플롭, 및/또는 기타 로직 회로 같은 적어도 하나의 능동 로직 소자를 포함할 수 있다. 도시된 실시예에서, 반도체 칩 (500)이 탭 셀들 (600)의 각 대응하는 쌍 사이에 세 개의 반도체 로직 셀들 (700)을 포함하지만, 일 실시예에서, 반도체 칩 (500)은 탭 셀들 (600)의 대응하는 쌍 사이에 기타 적절한 수 (하나 또는 둘 처럼 셋 이하, 또는 셋 이상)의 반도체 로직 셀들 (700)을 포함할 수 있다. 일 실시예에서, 제1 컬럼과 제2 컬럼 내의 대응하는 각 탭 셀들 (600) 사이의 거리 (D)는 전체 파워 분배 네트워크(PDN) 연결을 위한 전압 및 전류 분석에 기초하여 설정될 수 있다. 일 실시예에서, 제1 컬럼의 각각의 탭 셀들 (600)과 제2 컬럼 내의 대응하는 탭 셀들(600) 사이의 거리 (D)는 가장 작은 전압 (IR) 강하 및 가장 높은 전류 및 전자기(EM, electro-magnetic) 밀도를 제공하도록 설정될 수 있다. 일반적으로, 거리 (D)를 감소시키는 것은 파워 분배 네트워크 (PDN)의 나머지에 대해 견고한 방식으로 로직 셀 전류를 분배하는 것을 보조하도록 구성될 수 있다. (예를 들어, 제1 컬럼의 각 탭 셀 (600)과 제2 컬럼의 대응하는 탭 셀 (600) 사이의 거리(D)를 감소시키는 것은 파워 분배 네트워크(PDN)의 견고성을 향상시킬 수 있다.) 일 실시예에서, 제1 컬럼의 각 탭 셀 (600)과 제2 컬럼의 대응하는 탭 셀 (600) 사이의 거리 (D)는 파워 네트워크의 전기적 모델링 및 분석에 기초하여 선택될 수 있다. (예를 들어, 거리 (D)는 전기 모델링 및 파워 네트워크 분석에 사용되는 다양한 고려 사항에 따라 칩 설계자에 의해 선택된 적절한 거리일 수 있다.
일 실시예에서, 하나 이상의 탭 셀들 (600)은 도 1a 내지 1d를 참조하여 설명된 탭 셀 (100)과 동일하거나 유사할 수 있고, 하나 이상의 탭 셀 (600)은 도 2a 내지 2c를 참조하여 설명된 탭 셀 (200)과 동일하거나 유사할 수 있고, 및/또는 하나 이상의 탭 셀들 (600)은 도 3을 참조하여 설명된 탭 셀 (300)과 동일하거나 유사할 수 있고, 및/또는 하나 이상의 탭 셀 (600)은 도 4를 참조하여 설명된 반도체 셀 (400)과 동일하거나 유사할 수 있다. 따라서, 일 실시예에서, 하나 이상의 탭 셀들 (600)은 하나 이상의 슈퍼-비아들을 포함할 수 있고, 및/또는 하나 이상의 탭 셀들 (600)은 슈퍼-비아 없이 제공될 수 있다. 도 1a 내지 5를 참조하면, 탭 셀들 (600)은 VDD 및 VSS 파워 공급 레일들 (예를 들어, 102 및 103, 202 및 203, 또는 302 및 303)을 탭 셀 (600)의 BEOL 층 중의 파워 공급 금속 배선 층 또는 그 위의 배선 층으로 전기적으로 승격시키는 구성일 수 있고, 및 파워 분배 네트워크(PDN)는 정규적 스트라이프들, 메시, 프레임, 또는 링들 구성의 각 탭 셀 (600)의 파워 공급 배선 층과 연결될 수 있다.
일 실시예에서, 하나 이상의 반도체 로직 셀들 (700)은 표준 로직 셀일 수 있다. 일 실시예에서, 하나 이상의 반도체 로직 셀들 (700)은 도 4를 참조하여 설명된 반도체 셀 (400)과 동일하거나 유사할 수 있다. 예를 들어, 하나 이상의 반도체 로직 셀들 (700)은 하나 이상의 슈퍼-비아들 (412)을 포함할 수 있다. 일 실시예에서, 하나 이상의 반도체 로직 셀들 (700)은 VDD 및 VSS 파워 공급 레일들 (701, 702)을 포함하는 매립된 파워 레일 층 (401), 하나 이상의 p-형 전계 효과 트랜지스터, n-형 전계 효과 트랜지스터, 인버터, NAND 게이트, NOR 게이트, 플립 플롭, 및 기타 로직 회로들 같은 능동 로직 소자들 (703)을 포함하는 매립된 파워 레일 층 (401) 상의 제1 비아 층 (즉, 소자 층) (403), 및 BEOL 층을 포함할 수 있다. BEOL 층은 교대로 적층된 비아 층들 및 배선 층들의 적층 구조를 포함할 수 있다. 적층 구조는 도 4에 도시되었듯이, 제1 비아 층 (즉, 소자 층) (403) 상의 제1 배선 층 (405), 제1 배선 층 (405) 상의 제2 비아 층(406), 제2 비아 층(406) 상의 제2 배선 층(407), 제2 배선 층(407) 상의 제3 비아 층(408), 제3 비아 층(408) 상의 제3 배선 층 (409), 제3 배선 층 (409) 상의 제4 비아 층(410), 및 제4 비아 층(410) 상의 제4 배선 층 (411)을 포함할 수 있다. 도시된 실시예에서, 매립된 파워 레일 층 (401) 내의VDD 및 VSS 파워 공급 레일들 (701, 702)은 소자 층 (403) 내의 능동 로직 소자들 (703) 아래에 위치할 수 있다.
일 실시예에서, 매립된 파워 레일 층 (401)은 실리콘 웨이퍼 같은 반도체 기판일 수 있다. 예를 들어, VDD 및 VSS 파워 레일들 (701, 702)은 반도체 기판 내에 매립될 수 있다. 일 실시예에서, 매립된 파워 레일 층 (401)은 반도체 기판 상에 형성된 절연층일 수 있다. 예를 들어, VDD 및 VSS 파워 공급 레일들 (701, 702)은 반도체 기판 상의 절연층 내에 매립될 수 있다. 일 실시예에서, 매립된 파워 레일 층 (401)은 반도체 기판의 하부에 형성된 절연층일 수 있다. 예를 들어, VDD 및 VSS 파워 공급 레일들 (701, 702)은 반도체 기판의 하부의 절연층 내에 매립될 수 있다.
동작 시, BEOL 층 내의 파워 공급 배선 층 (109, 209, 309, 또는 409) 내, 또는 그 위에 위치한 금속 배선들을 전기적으로 승격시키는 탭 셀 (600)의 VDD 및 VSS 파워 공급 레일들 (102 및 103, 202 및 203, 302 및 303, 또는 402)은 하나 이상의 비아 스테이프들 또는 비아 래더를 통하여 파워 분배 네트워크 (PDN)와 전기적으로 연결될 수 있다. 부가하여, 일 실시예에서, 하나 이상의 반도체 로직 셀들 (700)은 하나 이상의 슈퍼-비아들 (예를 들어, 도 4의 슈퍼-비아 412)를 포함하여, 하나 이상의 반도체 로직 셀 (700)은 텝 셀 (600)뿐만 아니라 반도체 로직 셀 (700) 내의 하나 이상의 슈퍼-비아들을 통하여 파워 분배 네트워크 (PDN)와 전기적으로 연결될 수 있다.
본 발명은 예시적인 실시예들을 특히 참조하여 상세하게 설명되었지만, 본 명세서에 설명된 예시적인 실시예들은 개시된 정확한 형태로 본 발명의 범위를 한정하거나 제한하려는 것이 아니다. 본 발명이 속하는 기술 분야의 당 업자는 설명된 조립 및 작동 방법, 및 구조의 대체 및 변경이 본 발명의 원리, 사상, 및 범위를 벗어나지 않고 실시될 수 있고, 본 발명이 다음의 청구 범위에 의해 설정되는 것을 이해할 것이다.
100, 200, 300: 탭 셀
400: 반도체 셀
500: 반도체 칩
600: 텝 셀 세트
700: 반도체 로직 셀
101, 201, 301, 401: 매립된 파워 레일 층
102, 202, 302, 701: VDD 파워 공급 레일
103, 203, 302, 702: VSS 파워 공급 레일
104, 204, 403: 제1 비아 층
105, 205, 306, 405: 제1 배선 층
106, 206, 407: 제2 비아 층
107, 207, 406: 제2 배선 층
108, 208, 408: 제3 비아 층
109, 209, 409: 제3 배선 층
110, 210, 410: 제4 비아 층
111, 211, 411: 제4 배선 층
112, 307, 422: 제1 VDD 금속 배선
113, 423: 제1 VDD 비아
114, 308, 424: 제1 VSS 금속 배선
115, 425: 제1 VSS 비아
116, 309, 426: 제2 VDD 금속 배선
117, 427: 제2 VDD 비아
118, 311, 428: 제2 VSS 금속 배선
119, 429: 제2 VSS 비아
120, 310, 430: 제3 VDD 금속 배선
121, 431: 제3 VDD 비아
122, 312, 432: 제3 VSS 금속 배선
123, 433: 제3 VSS 비아
126: 제4 VDD 금속 배선
127: 제4 VDD 비아
128: 제4 VSS 금속 배선
129: 제4 VSS 비아
150: VDD 파워 공급 구조
160: VSS 파워 공급 구조
212, 213: VDD 슈퍼-비아
214, 215: VSS 슈퍼-비아
216: VDD 파워 공급 배선
218: VSS 파워 공급 배선
304: 하부 MOL 층
305: 상부 MOL 층
402: 파워 공급 레일
404, 703: 능동 반도체 소자

Claims (20)

  1. 매립된 파워 레일로부터 파워 분배 네트워크로 전기적 연결을 가능하게 하는 구성의 탭 셀에 있어서,
    VDD 파워 공급 레일 및 VSS 파워 공급 레일을 포함하는 매립된 파워 레일 층;
    상기 매립된 파워 레일 층 상에 교대로 배열된 다수의 비아 층들 및 다수의 배선 층들, 상기 다수의 배선 층들 중 하나는 파워 공급 배선 층이고;
    상기 다수의 배선 층들 중, 상기 파워 공급 배선 층 내의 VDD 파워 공급 금속 배선 및 VSS 파워 공급 금속 배선;
    상기 VDD 파워 공급 레일을 상기 VSS 파워 공급 금속 배선과 전기적으로 연결하는 VDD 파워 공급 구조; 및
    상기 VSS 파워 공급 레일을 상기 VSS 파워 공급 금속 배선과 전기적으로 연결하는 VSS 파워 공급 구조를 포함하고, 및
    상기 탭 셀은 능동 반도체 소자를 포함하지 않는 탭 셀.
  2. 제1항에 있어서,
    상기 다수의 비아 층들 및 상기 다수의 배선 층들은:
    상기 매립된 파워 레일 층 상의 제1 비아 층;
    상기 제1 비아 층 상의 제1 배선 층;
    상기 제1 배선 층 상의 제2 비아 층;
    상기 제2 비아 층 상의 제2 배선 층;
    상기 제2 배선 층 상의 제3 비아 층; 및
    상기 제3 비아 층 상의 상기 파워 공급 배선 층을 포함하고,
    상기 VDD 파워 공급 구조는:
    상기 제1 비아 층 내의 제1 VDD 비아;
    상기 제1 VDD 배선 층 내의 제1 VDD 금속 배선;
    상기 제2 비아 층 내의 제2 VDD 비아;
    상기 제2 배선 층 내의 제2 VDD 금속 배선; 및
    상기 제3 비아 층 내의 제3 VDD 비아를 포함하고,
    상기 제1 VDD 비아는 상기 VDD 파워 공급 레일을 상기 제1 VDD 금속 배선과 전기적으로 연결하고,
    상기 제2 VDD 비아는 상기 제1 VDD 금속 배선을 상기 제2 VDD 금속 배선과 전기적으로 연결하고, 및
    상기 제3 VDD 비아는 상기 제2 VDD 금속 배선을 상기 VDD 파워 공급 금속 배선과 전기적으로 연결하는 탭 셀.
  3. 제2항에 있어서,
    상기 VSS 파워 공급 구조는:
    상기 제1 비아 층 내의 제1 VSS 비아;
    상기 제1 배선 층 내의 제1 VSS 금속 배선;
    상기 제2 비아 층 내의 제2 VSS 비아;
    상기 제2 배선 층 내의 제2 VSS 금속 배선; 및
    상기 제3 비아 층 내의 제3 VSS 비아를 포함하고,
    상기 제1 VSS 비아는 상기 VSS 파워 공급 레일을 상기 제1 VSS 금속 배선과 전기적으로 연결하고,
    상기 제2 VSS 비아는 상기 제1 VSS 금속 배선을 상기 제2 VSS 금속 배선과 전기적으로 연결하고, 및
    상기 제3 VSS 비아는 상기 제2 VSS 금속 배선을 상기 VSS 파워 공급 금속 배선과 전기적으로 연결하는 탭 셀.
  4. 제2항에 있어서,
    상기 제1 및 제2 VDD 금속 배선들 및 상기 제1 및 제2 VSS 금속 배선들은 각각, 세그먼트 모양을 갖는 탭 셀.
  5. 제4항에 있어서,
    상기 제1 내지 제3 VDD 비아들 및 상기 제1 내지 제3 VSS 비아들은 각각, 기둥 모양을 갖는 탭 셀.
  6. 제4항에 있어서,
    상면도에서,
    상기 제1 VDD 금속 배선은 제1 수평 방향으로 연장하고,
    상기 제2 VDD 금속 배선은 상기 제1 수평 방향과 수직하는 제2 수평 방향으로 연장하고, 및
    상기 파워 공급 금속 배선은 상기 제1 수평 방향으로 연장하는 탭 셀.
  7. 제2항에 있어서,
    상기 제1 내지 제3 VDD 비아들은 서로 수직으로 중첩되지 않는 탭 셀.
  8. 제1항에 있어서,
    상기 VDD 파워 공급 구조 및 상기 VSS 파워 공급 구조는 서로 대칭 모양을 갖는 탭 셀.
  9. 제1항에 있어서,
    상기 VDD 파워 공급 구조는 상기 다수의 비아 층들 및 상기 다수의 배선 층들을 수직으로 관통하여 상기 VDD 파워 공급 레일을 상기 VDD 파워 공급 금속 배선과 직접적으로 연결하는 VDD 슈퍼-비아를 포함하는 탭 셀.
  10. 제1항에 있어서,
    상기 VSS 파워 공급 구조는 상기 다수의 비아 층들 및 상기 다수의 배선 층들을 수직으로 관통하여 상기 VSS 파워 공급 레일을 상기 VSS 파워 공급 금속 배선과 직접적으로 연결하는 VSS 슈퍼-비아를 포함하는 탭 셀.
  11. 제1항에 있어서,
    상기 VDD 파워 공급 금속 배선 및 상기 VSS 파워 공급 금속 배선은 상기 파워 공급 배선층 위의 파워 분배 네트워크와 전기적으로 연결되고, 및
    상기 파워 분배 네트워크는 메시 모양, 스트라이프들 모양, 프레임 모양, 및 링 모양 중 하나인 탭 셀.
  12. 제1항에 있어서,
    상기 매립된 파워 레일 층은 반도체 기판의 하부에 형성된 절연층을 포함하고, 및
    상기 VDD 파워 공급 레일 및 상기 VSS 파워 공급 레일은 상기 절연층 내에 매립된 탭 셀.
  13. 제12항에 있어서,
    상기 VDD 파워 공급 구조는 상기 반도체 기판을 관통하는 VDD 비아를 포함하고, 및
    상기 VSS 파워 공급 구조는 상기 반도체 기판을 관통하는 VSS 비아를 포함하는 탭 셀.
  14. 파워 공급 레일을 포함하는 매립된 파워 레일 층;
    상기 매립된 파워 레일 층 상의 소자 층;
    상기 소자 층 상에 교대로 배열된 다수의 배선 층들 및 다수의 비아 층들;
    상기 다수의 배선 층들 및 상기 다수의 비아 층들 상의 파워 공급 배선 층;
    상기 파워 공급 배선 층 내의 파워 공급 금속 배선; 및
    상기 소자 층, 상기 다수의 배선 층들, 및 상기 다수의 비아 층들을 수직으로 관통하여 상기 파워 공급 레일을 상기 파워 공급 금속 배선과 연결하는 파워 공급 구조를 포함하고,
    상기 파워 공급 구조는:
    상기 소자 층 및 상기 다수의 비아 층들 내의 다수의 비아들; 및
    상기 다수의 배선 층들 내의 다수의 금속 배선들을 포함하고,
    상기 비아들은 서로 수직으로 중첩되지 않는 탭 셀.
  15. 제14항에 있어서,
    상기 소자 층 내의 능동 반도체 소자를 더 포함하고,
    상기 능동 반도체 소자는 전계 효과 트랜지스터를 포함하는 탭 셀.
  16. 제14항에 있어서,
    상기 다수의 금속 배선들은:
    제1 수평 방향으로 연장하는 제1 금속 배선들; 및
    상기 제1 수평 방향과 수직하는 제2 수직 방향으로 연장하는 제2 금속 배선들을 포함하고,
    상기 제1 및 제2 금속 배선들은 각각, 세그먼트 모양을 갖는 탭 셀.
  17. 제14항에 있어서,
    상기 파워 공급 레일은 VDD 파워 공급 레일 및 VSS 파워 공급 레일을 포함하고,
    상기 파워 공급 금속 배선은 VDD 파워 공급 금속 배선 및 VSS 파워 공급 금속 배선을 포함하고,
    상기 파워 공급 구조는 VDD 파워 공급 구조 및 VSS 파워 공급 구조를 포함하고,
    상기 다수의 비아들은 VDD 비아 및 VSS 비아를 포함하고,
    상기 다수의 금속 배선들은 VDD 금속 배선들 및 VSS 금속 배선들을 포함하고,
    상기 VDD 파워 공급 구조는 상기 VDD 파워 공급 레일을 상기 VDD 파워 공급 금속 배선과 전기적으로 연결하고, 및
    상기 VSS 파워 공급 구조는 상기 VSS 파워 공급 레일을 상기 VSS 파워 공급 금속 배선과 전기적으로 연결하는 탭 셀.
  18. 제14에 있어서,
    상기 파워 공급 레일은 VDD 파워 공급 레일 및 VSS 파워 공급 레일을 포함하고, 및
    상기 파워 공급 금속 배선은 VDD 파워 공급 금속 배선 및 VSS 파워 공급 금속 배선을 포함하고,
    상기 파워 공급 구조는:
    상기 소자 층, 상기 다수의 배선 층들, 및 상기 다수의 비아 층들을 수직으로 관통하여 상기 VDD 파워 공급 레일을 상기 VDD 파워 공급 금속 배선과 연결하는 VDD 슈퍼-비아; 및
    상기 소자 층, 상기 다수의 배선 층들, 및 상기 다수의 비아 층들을 수직으로 관통하여 상기 VSS 파워 공급 레일을 상기 VSS 파워 공급 금속 배선과 연결하는 VSS 슈퍼-비아를 포함하는 탭 셀.
  19. 제14항에 있어서,
    상기 파워 공급 레일은 VDD 파워 공급 레일 및 VSS 파워 공급 레일을 포함하고,
    상기 파워 공급 금속 배선은 VDD 파워 공급 금속 배선 및 VSS 파워 공급 금속 배선을 포함하고,
    상기 파워 공급 구조는 VDD 파워 공급 구조 및 VSS 파워 공급 구조를 포함하고,
    상기 VDD 파워 공급 구조 및 상기 VSS 파워 공급 구조는 대칭 구조들인 탭 셀.
  20. 제1 탭 셀, 제2 탭 셀, 및 상기 제1 탭 셀과 상기 제2 탭 셀 사이의 로직 셀을 포함하고,
    상기 제1 탭 셀, 상기 제2 탭 셀, 및 상기 로직 셀은:
    파워 공급 레일을 포함하는 매립된 파워 레일 층;
    상기 매립된 파워 레일 층 상의 소자 층;
    상기 소자 층 상에 교대로 배열된 다수의 배선 층들 및 다수의 비아 층들;
    상기 다수의 배선층들 및 상기 다수의 비아 층들 상의 파워 공급 배선 층;
    상기 파워 공급 배선 층 내의 파워 공급 금속 배선; 및
    상기 소자 층, 상기 다수의 배선 층들, 및 상기 다수의 비아 층들을 수직으로 관통하여 상기 파워 공급 레일을 상기 파워 공급 금속 배선과 전기적으로 연결하는 파워 공급 구조를 포함하고,
    상기 파워 공급 구조는:
    상기 소자층 및 상기 다수의 비아 층들 내의 다수의 비아들; 및
    상기 다수의 배선 층들 내의 다수의 금속 배선들을 포함하고,
    상기 다수의 비아들은 서로 수직으로 중첩되지 않고,
    상기 로직 셀은 상기 소자 층 내의 능동 반도체 소자를 더 포함하고, 및
    상기 제1 탭 셀 및 상기 제2 탭 셀은 상기 능동 반도체 소자를 포함하지 않는 반도체 셀.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220106042A (ko) * 2021-01-21 2022-07-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 구조물들 내의 전원 접지의 배열

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270936B2 (en) * 2018-10-31 2022-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including supervia and method of making
US20210125862A1 (en) * 2019-10-25 2021-04-29 Qualcomm Incorporated Super via integration in integrated circuits
US11217528B2 (en) * 2020-04-01 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having buried power rail disposed between two fins and method of making the same
US20220037365A1 (en) * 2020-07-28 2022-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device, method, and system
US11836432B2 (en) * 2020-11-06 2023-12-05 Arm Limited Cell architecture with backside power rails
US11915966B2 (en) 2021-06-09 2024-02-27 International Business Machines Corporation Backside power rail integration
US11990412B2 (en) 2021-09-29 2024-05-21 International Business Machines Corporation Buried power rails located in a base layer including first, second, and third etch stop layers
US20230132353A1 (en) * 2021-10-26 2023-04-27 International Business Machines Corporation Semiconductor device with early buried power rail (bpr) and backside power distribution network (bspdn)
US20240071926A1 (en) * 2022-08-31 2024-02-29 International Business Machines Corporation Transistors with dual power and signal lines

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3677601D1 (de) 1986-08-22 1991-03-28 Ibm Deutschland Integriertes verdrahtungssystem fuer sehr hochintegrierte schaltungen.
US7760578B2 (en) 2008-10-20 2010-07-20 Lsi Logic Corporation Enhanced power distribution in an integrated circuit
US8164190B2 (en) 2009-06-25 2012-04-24 International Business Machines Corporation Structure of power grid for semiconductor devices and method of making the same
US8742464B2 (en) 2011-03-03 2014-06-03 Synopsys, Inc. Power routing in standard cells
US8507957B2 (en) 2011-05-02 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layouts with power rails under bottom metal layer
US8723269B2 (en) 2011-12-27 2014-05-13 Leonard Richard Rockett Buried power grid designs for improved radiation hardness in CMOS technologies
US9565762B1 (en) 2013-12-06 2017-02-07 Marvell Israel (M.I.S.L) Ltd. Power delivery network in a printed circuit board structure
CN108028241B (zh) 2015-09-25 2022-11-04 英特尔公司 通过硅来分配功率的两侧上的金属
US9570395B1 (en) 2015-11-17 2017-02-14 Samsung Electronics Co., Ltd. Semiconductor device having buried power rail
EP3229270A1 (en) 2016-04-06 2017-10-11 IMEC vzw Integrated circuit power distribution network
EP3324436B1 (en) 2016-11-21 2020-08-05 IMEC vzw An integrated circuit chip with power delivery network on the backside of the chip
US10347546B2 (en) 2016-12-23 2019-07-09 Globalfoundries Inc. Integrated circuit structure including power rail and tapping wire with method of forming same
US10586765B2 (en) 2017-06-22 2020-03-10 Tokyo Electron Limited Buried power rails
US10020254B1 (en) 2017-10-09 2018-07-10 International Business Machines Corporation Integration of super via structure in BEOL
TWI636542B (zh) 2017-10-20 2018-09-21 智原科技股份有限公司 積體電路的配電網路
US11055469B2 (en) * 2018-07-31 2021-07-06 Taiwan Semiconductor Manufacturing Company Ltd. Power structure with power pick-up cell connecting to buried power rail

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220106042A (ko) * 2021-01-21 2022-07-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 구조물들 내의 전원 접지의 배열
US11929340B2 (en) 2021-01-21 2024-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Arrangement of power-grounds in package structures

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Publication number Publication date
US10886224B2 (en) 2021-01-05
US20200373241A1 (en) 2020-11-26
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