JPS60206161A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS60206161A
JPS60206161A JP59062926A JP6292684A JPS60206161A JP S60206161 A JPS60206161 A JP S60206161A JP 59062926 A JP59062926 A JP 59062926A JP 6292684 A JP6292684 A JP 6292684A JP S60206161 A JPS60206161 A JP S60206161A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は半導体集積回路に関する。
〔従来技術とその問題点〕
一般に半導体集積回路は、多数の半導体能動素子と、こ
れら半導体能動素子に給電するための電源配線および接
地配線とを備えている。
ところで、このような半導体集積回路においては、その
市、諒配線に外部から雑音が混入するのみでなく、内部
における急、ｉ＞１なスイッチング動作に伴なう電流パ
ルスによってもその電の配線に雑音を生じ、その雑刊が
回路動作に悲影ηＩＩ、＋を与える不都合があった。ま
た特に、２５６にピットダイナミックＲＡＭ　、Ｉ　Ｍ
ピントダイナミックＲＡＭのような大容量のダイナミン
クＲＡＲ４においては、その電源配線が長大となり、た
とえば回路のりフレッシュ動作に伴なう急激な電流パル
スにより、電源配線に電圧降下を生じ、こねにより回路
動作が不安定に７ｊる欠点を有していた。
このため、電源配線上の雑音を吸収し、内部回路におい
て急激な電流変化があっても、各半導体能動素子に対す
る重錘電圧が変動しないことを可能にした半導体集積回
路が望まれているが、有効な解決策は未だ提案されてい
な℃・。
〔発明の目的〕
本発明は、ピーク電流が流れる場合であっても、電源電
圧の変動の少ない、かつ電源配線に雑音が乗るおそれの
ない半導体集積回路を松供す４〉ことを目的とする。
〔発明の概要〕
本元明は、４＋；源配線と接地配線を積層して形成する
とともに両者間に新装の静電容量素子を形成すべく誘電
体を介在させることにより、上記目的を達成している１
、 〔実施例〕 第１１′、！ｌは、本発明に係る半導体集積回路の一実
施例の一部分を示す概略的断面図で、１個のＭＯ８Ｉｉ
″ＥＴとその周辺を示したものである。ずなわちｌ”Ｅ
Ｔ、は、半導体基板１内に形成され、電源電圧が供給さ
れるドレイン領域２、接地に接続されるソース領域、ド
レイン領域２とソース領域との間のチャンネル形成領域
４、チャンネル形成領域４上に設けられたゲート絶縁膜
５および例えばポリシリコンよりなるゲート電極形成用
配線層６等から構成されている。またＭＯＳＦＥＴを覆
って、Ｓ　Ｉｏ　２　よりなる絶縁層７が形成され、こ
の絶縁層７Ｋ、ドレイン領域２およびソース領域３をそ
れぞれ外部に臨ませる窓８．９があけられている。絶縁
層７−ヒには、窓８を辿じてドレイン領域２に接続され
たＡｌよりなる電源配線層１０が延長して設けられてい
る５、さらに絶縁層７上には、窓９を通じてソース領域
３に接続されたＡｌよりなる接地配線層１１が延長して
設けられているか、この接地配線層１１は、例えば５ｉ
０２よりなる誘電体層１２を介して電源配線層１０上に
積層されている。この場合、１ｂ、諒配線層１０および
接地配線層１１は、両配線層間の対向面積を積極的に増
加させて、両配線層間にＰｆｒ要の静電容量が形成され
るようになっている。
第２図は本発明に係る半導体集積回路の他の実施例を示
す回路図で、電源配線１３と接地配線１４のうちの太線
で描かれた部分か、互いに積層されて両部線間に７ヅｆ
璧の静霜；谷”Ｂｉ−、Ｃが形成されている部分である
。
なお、第１図においては、′＋１ｉ　碗部線層１０上に
接地配線層１１が積層されているが、これとは逆に、接
地配線層１１土に電源配線層１０を・誘電体層１２を介
して積層した構成としてもよい−さらに、電ｄＪ＋’ｊ
配線層１０および接地配線層１１の倒れか一方を、ＭＯ
８ＦＥ’ｌ’のゲート電極形成用配線６と同相このポリ
シリコンまたはポリサイドとすることもでき、また誘電
体層１２として、例えばナイトライドまたはＴａ、Ｏｌ
、等の高誘電率を有する材料を用いて、より大容禁の静
電容量を形成することも可能である。
次にダイナミックＲＡＭに適用した例を示す。
第３図は良く知られ−たセンスアンプ部の回路図である
。Ｔｒ、〜Ｔｒ４はフリップフロップを構成するＭＯＳ
　）ランジスタ、Ｔｒ７、Ｔｒ５はセンス用ＭＯ８）ラ
ンジスタ、Ｔｒ６はダミーセルの又１′ｒ８はメモリセ
ルのスイッチング用ＭＯ８）ランジスタである。従って
Ｃ４はダミーセル、Ｃ２はメモリセルの蓄］／（キャパ
シタである。又、ｃＢ、ｃＢ’は伺随答ｔｌ（：である
。第４図はパターン概略図で、実際には第４図のものが
上下に（ＷＬ方向に）多数段配列している。
図中１で示すＶＤＤ線は、ＩＭｂ　ｉ　ｔ　ｄＲＡＭの
様に大規模ＬＳＩとなると、この線長１０ｍｍ、幅２μ
ｍの場合Ａ７配線抵抗は合計Ｒ＝（ｌ・ρ）／Ｓ−（Ｉ
　Ｘ　Ｏ，０５）　／　２　Ｘ　１０”−’＝’　２５
０Ωとなる１、この配線にセンスアンプ動作前のビット
ｍを予め高（− 電詞ておくためのピット線の充電電流（センス後低電位
となったビット線を充−［′Ｌする電流）が流れると、
ＩＭｂ　ｉ　ｔ　ｄＲＡＭにおける１０２４本のピント
線に充電する場合、ビット線の浮遊容ｐｉＣＢ＝　ＣＢ
’　＝　５００ｆＦ　とすれば合計約０．５ｎＦとなり
、これを５ｖで２０ｎＳ以内に充電するためには約１２
５ｍＡの電流が流れなければならない。この様な大電流
をＶＤＤ線（Ｉ）に流すと配線抵抗により電圧降下が発
生し、実効的に印加される電圧が減少し、ピット線を充
電するのに多大な時間がかかり、サイクルタイムの長大
化をひき起してしまう。従って第４図に示す様に、ＶＤ
ｐ線（１）とＶＳＳ線（ＩＩ）間を従来の同層Ａｌから
２層配線として両者間を大きな答址、ＢＬピッチ轟りＢ
Ｌ浮遊容量５００ｆＦの１０倍程度の容量５ｐＦで結合
し、ここに貯えられた゛電荷をビット線を充電するため
に使用すればＶＤＤの抵抗の影響なくビット紳を充電ツ
ーる事ができる。即ち、ビット線を充電する一ＩＬ荷を
ＶＤＤ　（１）、Ｖｓｓ　（ＩＩ）間のキャパシタから
も供給する事により、高速に、又ＶＤＤの電源ノイズ（
変動）の影響なく充電可能となる。
第５図はセンス時のタイミングチャートである。
同図の一点釦線■で示す様に■ｓｓ電位を上げて押し込
む事も可能である。
第６１；／、ｌは第４図のａ〜ｄで囲んだ領域の拡大図
である。第７図はそのＡ　−Ａ’断面図である。
Ｐｓｉ基板６Ｊに、フィールド酸化膜６２が埋設され、
ゲート酸化膜６３を介してポリシリコンゲート電極６４
が設けられている。このポリシリコンゲー）　’ＩＩＥ
　％　６４をマスクにして不純物、例えばヒ素がイオン
注入され、部層６５が形成されている。そしてシリコン
酸化ｇ　（ＣＶＤ　−５ｉ０２）　６６を介して第１層
ＡｌｌがらＶｌ）Ｄ配線（Ｄ６’ｙ、φｐ配純６７２　
カ、更Ｋ　’／　リ−’　７酸化膜（ＣＶＤ−８ｉｎ、
）６８を介してａ　２　ｔｗ　ｈｉからＶＳＳ配線（ｎ
）　６９が設けられている。■Ｄｏ配線６７、は部層６
５に、φｐ配線はポリシリコンゲート電極６４にコンタ
クトしている。
ＶＯ２とＶＤＤ配線間の静電容量Ｃは、半導体集積回路
に流れる電流ｌのピーク電流値とそのパルス半値幅を夫
々Ｉｐ、ｔｐとし、回路に印加される電源電圧の電圧降
下許容量をΔＶとした時Ｃｋ（ｌｐ　Ｘ　ｔｐ　）／Δ
■とする。例えば上記実施例ではｔｐ　＝　２０ｎＳ　
、ｉｐ　＝　１２５ｍＡ　、　ΔＶ　＝　０．５ＶでＣ
＝　５ｎＦとなる。
〔発明の効果〕
以上の説明したように本発明によれば、電源配線と接地
配線との間に所快の静電容量が形成され、しかもこの静
電容量は半導体能動素子に近接して形成することができ
るため、電源配線に生じた雑音を吸収できるのみでなく
、例えばダイナミックｒｔＡＭのビット線の充放電時に
発生する大電流のピーク電流を、電源配線と接地配・線
との間の静電容量に蓄積された電荷により供給すること
ができるーしたかって外部から供給すべきピーク電流が
減少するから、半導体能動素子に供給される電源′電圧
の低下が阻止される３、そのため、半導体集積回路内の
誤動作を防止でき、′１１Ｌ源電圧に対する動作マージ
ンも広くとれ、製品の歩留りも向上するから、この種の
半導体集積回路の製造コストを低下させることもできる
。さらに、電源配線と接地配線とが互いに積層されてい
るため、スペースファクタが向上し、集積度を上げるこ
とができる等の数々の利点がある。
【図面の簡単な説明】
第１図は本発明に係る半導体集積回路の一実施例の一部
分を示す概略的断面図、第２図、・第３図、第４図、第
５図、第６図及び第７図は他の実施例の回路図である。 １・・・半導体基板、２・・−ドレイン領域、３・・・
ソース領域、４・・・チャンネル形成領域、５・・・ゲ
ート絶縁膜、６・・・ゲート電極形成用配線層、７・・
・絶縁層、１０・・・電源配線層、１１・・・接地配線
層、１２・・・誘電体層、１３・・・電源配線、１４・
・・接地配線層　１　図 第２図 Ｖ［）Ｄ〜■　第３図 ＶＤ［） 口１ｆｒｆｆＦ　、　７１／イ部 第５図 Ｆｑ間

Claims (1)

    【特許請求の範囲】
  1. 多数の半導体能動素子および電源配線および接地配線が
    基板上に形成された半導体集積回路において、前記電源
    配線と接地配線を積層して形成するとともに該電源配線
    と接地配線との間に静電容量素子を形成すべく誘電体を
    介在させたことを特徴とする半導体集積回路。
JP59062926A 1984-03-30 1984-03-30 半導体集積回路 Granted JPS60206161A (ja)

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DE8585302251T DE3576763D1 (de) 1984-03-30 1985-04-01 Leiteranordnung fuer die energieversorgung in einer integrierten schaltung.
US07/905,232 US5202751A (en) 1984-03-30 1992-06-29 Semiconductor integrated circuit

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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS639137U (ja) * 1986-07-03 1988-01-21
JPS63158851A (ja) * 1986-12-22 1988-07-01 Nec Corp 半導体集積回路装置
JPS63164352A (ja) * 1986-12-26 1988-07-07 Nec Corp 半導体集積回路
JPH01283863A (ja) * 1988-05-10 1989-11-15 Nec Corp Ｍｏｓ型半導体装置
US5278799A (en) * 1990-05-25 1994-01-11 Oki Electric Industry Co., Ltd. Semiconductor memory circuit
US5280453A (en) * 1990-05-31 1994-01-18 Oki Electric Industry Co., Ltd. Semiconductor memory device with noise reduction system
JPH06140607A (ja) * 1992-10-28 1994-05-20 Mitsubishi Electric Corp 半導体集積回路
US6396123B1 (en) 1999-10-15 2002-05-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device provided with on-chip decoupling condenser utilizing CMP dummy patterns

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2606845B2 (ja) * 1987-06-19 1997-05-07 富士通株式会社 半導体集積回路
JPH0654774B2 (ja) * 1987-11-30 1994-07-20 株式会社東芝 半導体装置及びその製造方法
JPH01297839A (ja) * 1988-05-26 1989-11-30 Toshiba Corp 半導体装置
JPH0750708B2 (ja) * 1989-04-26 1995-05-31 株式会社東芝 半導体装置
JP3031966B2 (ja) * 1990-07-02 2000-04-10 株式会社東芝 集積回路装置
FR2713399B1 (fr) * 1993-12-01 1996-03-01 Matra Mhs Dispositif de réduction du niveau de bruit d'un circuit intégré à plusieurs niveaux de conducteurs.
JPH07169807A (ja) * 1993-12-16 1995-07-04 Nippondenso Co Ltd 半導体ウェハ
JP2002532903A (ja) * 1998-12-16 2002-10-02 インフィネオン テクノロジース アクチエンゲゼルシャフト 容量性素子を有する集積回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4261772A (en) * 1979-07-06 1981-04-14 American Microsystems, Inc. Method for forming voltage-invariant capacitors for MOS type integrated circuit device utilizing oxidation and reflow techniques
US4471374A (en) * 1980-06-30 1984-09-11 Inmos Corporation Single polycrystalline silicon memory cell
FR2493045A1 (fr) * 1980-10-23 1982-04-30 Thomson Csf Structure de capacite dans un circuit integre a deux niveaux de metallisation et procede de fabrication
JPS5780828A (en) * 1980-11-07 1982-05-20 Hitachi Ltd Semiconductor integrated circuit device
JPS594050A (ja) * 1982-06-30 1984-01-10 Fujitsu Ltd 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS639137U (ja) * 1986-07-03 1988-01-21
JPS63158851A (ja) * 1986-12-22 1988-07-01 Nec Corp 半導体集積回路装置
JPS63164352A (ja) * 1986-12-26 1988-07-07 Nec Corp 半導体集積回路
JPH0556865B2 (ja) * 1986-12-26 1993-08-20 Nippon Electric Co
JPH01283863A (ja) * 1988-05-10 1989-11-15 Nec Corp Ｍｏｓ型半導体装置
US5278799A (en) * 1990-05-25 1994-01-11 Oki Electric Industry Co., Ltd. Semiconductor memory circuit
US5280453A (en) * 1990-05-31 1994-01-18 Oki Electric Industry Co., Ltd. Semiconductor memory device with noise reduction system
JPH06140607A (ja) * 1992-10-28 1994-05-20 Mitsubishi Electric Corp 半導体集積回路
US6396123B1 (en) 1999-10-15 2002-05-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device provided with on-chip decoupling condenser utilizing CMP dummy patterns

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Publication number Publication date
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