JP2659723B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2659723B2 JP2659723B2 JP62235908A JP23590887A JP2659723B2 JP 2659723 B2 JP2659723 B2 JP 2659723B2 JP 62235908 A JP62235908 A JP 62235908A JP 23590887 A JP23590887 A JP 23590887A JP 2659723 B2 JP2659723 B2 JP 2659723B2
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- Japan
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- memory cell
- gate electrode
- layer
- semiconductor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、高集積
化を必要とする半導体集積回路装置に適用して有効な技
術に関するものである。
化を必要とする半導体集積回路装置に適用して有効な技
術に関するものである。
DRAM（Ｄynamic Ｒandom Ａccess Ｍemory）のメモリ
セルは、メモリセル選択用のMISFETとその一方の半導体
領域に直列に接続された情報蓄積用容量素子とで構成さ
れている。前記メモリセル選択用のMISFETのゲート電極
は、ワード線に接続され、このワード線によって制御さ
れている。ゲート電極及びワード線は、第１層目ゲート
電極材料例えば抵抗値を低減する不純物が導入された多
結晶珪素膜で構成されている。メモリセル選択用のMISF
ETの他方の半導体領域はデータ線に接続されている。
セルは、メモリセル選択用のMISFETとその一方の半導体
領域に直列に接続された情報蓄積用容量素子とで構成さ
れている。前記メモリセル選択用のMISFETのゲート電極
は、ワード線に接続され、このワード線によって制御さ
れている。ゲート電極及びワード線は、第１層目ゲート
電極材料例えば抵抗値を低減する不純物が導入された多
結晶珪素膜で構成されている。メモリセル選択用のMISF
ETの他方の半導体領域はデータ線に接続されている。
前記メモリセル以外つまりメモリセルアレイ以外の周
辺回路としては、クロック系回路、デコーダ回路、ブー
トストラップ回路等が配置されている。これらの周辺回
路は、MISFET、抵抗素子、容量素子等の半導体素子を主
体として構成されている。
辺回路としては、クロック系回路、デコーダ回路、ブー
トストラップ回路等が配置されている。これらの周辺回
路は、MISFET、抵抗素子、容量素子等の半導体素子を主
体として構成されている。
例えば、前記抵抗素子は、▲▼や▲▼等
のクロック系回路の遅延回路を構成している。この抵抗
素子は、前記メモリセル選択用のMISFETのゲート電極及
びワード線と同一導電層例えば抵抗値を低減する不純物
が導入された多結晶珪素膜で構成されている。
のクロック系回路の遅延回路を構成している。この抵抗
素子は、前記メモリセル選択用のMISFETのゲート電極及
びワード線と同一導電層例えば抵抗値を低減する不純物
が導入された多結晶珪素膜で構成されている。
前記容量素子は、例えばワードブートストラップ回路
の昇圧容量素子を構成している。この昇圧容量素子はMO
S容量で構成されている。下層の電極は、半導体基板の
主面部に形成された半導体領域（例えばｎ型）で構成さ
れる。誘電体膜は、前記半導体基板の主面に形成された
絶縁膜（例えば酸化珪素膜）で構成される。上層の電極
は、前記メモリセルのMISFETのゲート電極及びワード線
と同一導電層で構成されている。
の昇圧容量素子を構成している。この昇圧容量素子はMO
S容量で構成されている。下層の電極は、半導体基板の
主面部に形成された半導体領域（例えばｎ型）で構成さ
れる。誘電体膜は、前記半導体基板の主面に形成された
絶縁膜（例えば酸化珪素膜）で構成される。上層の電極
は、前記メモリセルのMISFETのゲート電極及びワード線
と同一導電層で構成されている。
なお、DRAMについては、例えば、日経マグロウヒル
社，別冊No.1「日経マイクロデバイス」,1987年５月
号，第165頁乃至第174頁に記載されている。
社，別冊No.1「日経マイクロデバイス」,1987年５月
号，第165頁乃至第174頁に記載されている。
本発明者は、４［Mbit］の大容量を有するDRAMの開発
に先立ち、次の問題点が生じることを見出した。
に先立ち、次の問題点が生じることを見出した。
前記DRAMの周辺回路を構成する半導体素子のうち、抵
抗素子や容量素子の占有面積は非常に大きい。しかも、
これらの抵抗素子や容量素子は第１層目ゲート電極材料
で形成されるので、この第１層目ゲート電極材料で構成
される素子以外の領域に必然的に構成される。このた
め、DRAMの集積度を向上することができない。
抗素子や容量素子の占有面積は非常に大きい。しかも、
これらの抵抗素子や容量素子は第１層目ゲート電極材料
で形成されるので、この第１層目ゲート電極材料で構成
される素子以外の領域に必然的に構成される。このた
め、DRAMの集積度を向上することができない。
本発明の目的は、半導体集積回路装置の集積度を向上
することが可能な技術を提供することにある。
することが可能な技術を提供することにある。
本発明の他の目的は、抵抗素子や容量素子の占有面積
を縮小し、前記目的を達成することが可能な技術を提供
することにある。
を縮小し、前記目的を達成することが可能な技術を提供
することにある。
本発明の他の目的は、前記目的を達成すると共に、製
造工程を低減することが可能な技術を提供することにあ
る。
造工程を低減することが可能な技術を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
DRAMを有する半導体集積回路装置において、メモリセ
ルのメモリセル選択用MISFETのゲート電極と同一導電層
で前記メモリセル以外の周辺回路の第１半導体素子を構
成し、メモリセルのスタックド構造の情報蓄積用容量素
子の下層の電極層又は及び上層の電極層と同一導電層で
前記周辺回路の第１半導体素子の上部に第２半導体素子
を設ける。
ルのメモリセル選択用MISFETのゲート電極と同一導電層
で前記メモリセル以外の周辺回路の第１半導体素子を構
成し、メモリセルのスタックド構造の情報蓄積用容量素
子の下層の電極層又は及び上層の電極層と同一導電層で
前記周辺回路の第１半導体素子の上部に第２半導体素子
を設ける。
上述した手段によれば、前記第１半導体素子の占有面
積を利用して第２半導体素子の占有面積を縮小すること
ができるので、半導体集積回路装置の集積度を向上する
ことができる。
積を利用して第２半導体素子の占有面積を縮小すること
ができるので、半導体集積回路装置の集積度を向上する
ことができる。
また、DRAMにおいては、スタックド構造の情報蓄積用
容量素子の電極層と同一導電層で第２半導体素子を形成
することができるので、前記と同様に半導体集積回路装
置の集積度を向上することができると共に、半導体集積
回路装置の製造工程を低減することができる。
容量素子の電極層と同一導電層で第２半導体素子を形成
することができるので、前記と同様に半導体集積回路装
置の集積度を向上することができると共に、半導体集積
回路装置の製造工程を低減することができる。
以下、本発明の構成について、一実施例とともに説明
する。
する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
（実施例 Ｉ） 本実施例Ｉは、４［Mbit］の大容量を有するDRAMを備
えた半導体集積回路装置に本発明を適用した、本発明の
第１実施例である。
えた半導体集積回路装置に本発明を適用した、本発明の
第１実施例である。
本発明の実施例ＩであるDRAMを備えた半導体集積回路
装置を第２図（等価回路図）で示す。
装置を第２図（等価回路図）で示す。
第２図に示すように、DRAMはフォールデットビットラ
イン方式で構成されている。DRAMのメモリセルアレイ
（メモリセルマット）は、行方向に相補性データ線DL,
▲▼を延在させている。この相補性データ線DLはセ
ンスアンプSAに接続されている。相補性データ線DLと交
差する列方向にはワード線WLを延在させている。
イン方式で構成されている。DRAMのメモリセルアレイ
（メモリセルマット）は、行方向に相補性データ線DL,
▲▼を延在させている。この相補性データ線DLはセ
ンスアンプSAに接続されている。相補性データ線DLと交
差する列方向にはワード線WLを延在させている。
前記ワード線WLは、メモリセルアレイの端部に配置さ
れたＸデコーダ回路XDECに接続されている。Ｘデコーダ
回路XDECは、ワード線選択信号φijとアドレス信号a2〜
a8で形成されたデコード信号φｄとで駆動される駆動用
MISFETQDによってワード線WLを駆動するように構成され
ている。
れたＸデコーダ回路XDECに接続されている。Ｘデコーダ
回路XDECは、ワード線選択信号φijとアドレス信号a2〜
a8で形成されたデコード信号φｄとで駆動される駆動用
MISFETQDによってワード線WLを駆動するように構成され
ている。
前記ワード線選択信号φijはアドレス信号a0及びa1と
ワードブートストラップ回路WBから出力されるワード線
駆動信号φχとで形成される。ワードブートストラップ
回路WBは、ワード線駆動信号φＸを主に昇圧容量（ワー
ドブースト容量）CWBで昇圧するように構成されてい
る。ワードブートストラップ回路WBは、メモリセルの情
報書込動作時、メモリセル選択用MISFETのしきい値電圧
に相当する分、情報となる電圧が低下することを防止す
るために、ワード線WLを駆動する電圧を高めるように構
成されている。ワードブートストラップ回路WBは、昇圧
容量CWBの他に、インバータ回路In、ｐチャネルMISFET
及び複数のｎチャネルMISFETで構成されている。VCCは
電源電圧端子（例えば回路の動作電圧５［Ｖ］）、VSS
は基準電圧端子（例えば回路の接地電圧０［Ｖ］）であ
る。▲▼はプリチャージ信号端子である。
ワードブートストラップ回路WBから出力されるワード線
駆動信号φχとで形成される。ワードブートストラップ
回路WBは、ワード線駆動信号φＸを主に昇圧容量（ワー
ドブースト容量）CWBで昇圧するように構成されてい
る。ワードブートストラップ回路WBは、メモリセルの情
報書込動作時、メモリセル選択用MISFETのしきい値電圧
に相当する分、情報となる電圧が低下することを防止す
るために、ワード線WLを駆動する電圧を高めるように構
成されている。ワードブートストラップ回路WBは、昇圧
容量CWBの他に、インバータ回路In、ｐチャネルMISFET
及び複数のｎチャネルMISFETで構成されている。VCCは
電源電圧端子（例えば回路の動作電圧５［Ｖ］）、VSS
は基準電圧端子（例えば回路の接地電圧０［Ｖ］）であ
る。▲▼はプリチャージ信号端子である。
前記センスアンプSAは、Ｙセレクト信号線YSLで制御
されるＹスイッチ用MISFETQyを介在させてコモンデータ
線I/O,▲▼に接続されている。Ｙセレクト信号線
YSLは、Ｙデコーダ回路YDECで駆動される。
されるＹスイッチ用MISFETQyを介在させてコモンデータ
線I/O,▲▼に接続されている。Ｙセレクト信号線
YSLは、Ｙデコーダ回路YDECで駆動される。
前記相補性データ線DLとワード線WLとの交差部には、
１［bit］の情報を記憶するメモリセルＭが配置されて
いる。メモリセルＭは、メモリセル選択用のｎチャネル
MISFETQsと、その一方の半導体領域に直列に一方の電極
が接続された情報蓄積用容量素子Csとで構成されてい
る。
１［bit］の情報を記憶するメモリセルＭが配置されて
いる。メモリセルＭは、メモリセル選択用のｎチャネル
MISFETQsと、その一方の半導体領域に直列に一方の電極
が接続された情報蓄積用容量素子Csとで構成されてい
る。
メモリセルＭのMISFETQsは、他方の半導体領域が相補
性データ線DLに接続され、ゲート電極がワード線WLに接
続されている。情報蓄積用容量素子Csの他方の電極は電
源電圧1/2VCCに接続されている。電源電圧1/2VCCは基準
電圧VSSと電源電圧VCCとの中間電位である。
性データ線DLに接続され、ゲート電極がワード線WLに接
続されている。情報蓄積用容量素子Csの他方の電極は電
源電圧1/2VCCに接続されている。電源電圧1/2VCCは基準
電圧VSSと電源電圧VCCとの中間電位である。
次に、前記DRAMのメモリセルＭ及びDRAMの周辺回路
（ワードブートストラップ回路WB）を構成する素子の具
体的な構造について説明する。
（ワードブートストラップ回路WB）を構成する素子の具
体的な構造について説明する。
DRAMのメモリセル及び周辺回路の素子を第１図（要部
断面図）で示す。第１図の左側はメモリセルＭ部分の断
面を示し、第１図の右側は周辺回路を構成する相補型MI
SFET（CMOS）及び昇圧容量素子CWBの断面を示してい
る。なお、第１図において、符号のうちの数字が同一の
ものは同一の製造工程によって形成されていることを示
している。
断面図）で示す。第１図の左側はメモリセルＭ部分の断
面を示し、第１図の右側は周辺回路を構成する相補型MI
SFET（CMOS）及び昇圧容量素子CWBの断面を示してい
る。なお、第１図において、符号のうちの数字が同一の
ものは同一の製造工程によって形成されていることを示
している。
第１図に示すように、DRAMは単結晶珪素からなるp-型
半導体基板１で構成されている。半導体基板１のメモリ
セルＭ（メモリセルアレイ）形成領域及びｎチャネルMI
SFETQn形成領域の主面部には、ｐ型ウエル領域２が設け
られている。半導体基板１のｐチャネルMISFET形成領域
Qpの主面部には、ｎ型ウエル領域３が設けられている。
半導体基板１で構成されている。半導体基板１のメモリ
セルＭ（メモリセルアレイ）形成領域及びｎチャネルMI
SFETQn形成領域の主面部には、ｐ型ウエル領域２が設け
られている。半導体基板１のｐチャネルMISFET形成領域
Qpの主面部には、ｎ型ウエル領域３が設けられている。
ウエル領域２、３の夫々の半導体素子形成領域の主面
上には、素子間分離用絶縁膜（フィールド絶縁膜）５が
設けられている。素子間分離用絶縁膜５の下部であって
ウエル領域２の主面部には、ｐ型チャネルストッパ領域
4Aが設けられている。
上には、素子間分離用絶縁膜（フィールド絶縁膜）５が
設けられている。素子間分離用絶縁膜５の下部であって
ウエル領域２の主面部には、ｐ型チャネルストッパ領域
4Aが設けられている。
前記ウエル領域２のメモリセルＭ形成領域の主面部に
は、ｐ型ポテンシャルバリア層4Bが設けられている。ポ
テンシャルバリア層4Bは、メモリセルＭ形成領域の実質
的に全面に設けられている。ポテンシャルバリア層4B
は、前記チャネルストッパ領域4Aと同一製造工程及び同
一製造マスクで形成されている。このポテンシャルバリ
ア層4Bは、チャネルストッパ領域を形成するためにその
形成領域に導入されたｐ型不純物（Ｂ）をメモリセルＭ
形成領域下まで引き伸し拡散することによって構成され
ている。
は、ｐ型ポテンシャルバリア層4Bが設けられている。ポ
テンシャルバリア層4Bは、メモリセルＭ形成領域の実質
的に全面に設けられている。ポテンシャルバリア層4B
は、前記チャネルストッパ領域4Aと同一製造工程及び同
一製造マスクで形成されている。このポテンシャルバリ
ア層4Bは、チャネルストッパ領域を形成するためにその
形成領域に導入されたｐ型不純物（Ｂ）をメモリセルＭ
形成領域下まで引き伸し拡散することによって構成され
ている。
メモリセルＭのメモリセル選択用のMISFETQsは、ウエ
ル領域２（実際にはポテンシャルバリア層4B）の主面部
に構成されている。MISFETQsは、素子間分離用絶縁膜５
及びチャネルストッパ領域4Aでその領域を囲まれその形
状を規定されている。このMISFETQsは、基本的には主
に、ウエル領域２、ゲート絶縁膜６、ゲート電極７、ソ
ース領域又はドレイン領域である一対のｎ型半導体領域
９で構成されている。
ル領域２（実際にはポテンシャルバリア層4B）の主面部
に構成されている。MISFETQsは、素子間分離用絶縁膜５
及びチャネルストッパ領域4Aでその領域を囲まれその形
状を規定されている。このMISFETQsは、基本的には主
に、ウエル領域２、ゲート絶縁膜６、ゲート電極７、ソ
ース領域又はドレイン領域である一対のｎ型半導体領域
９で構成されている。
前記ウエル領域２はMISFETQsのチャネル形成領域とし
て使用されている。ゲート絶縁膜６はウエル領域２の主
面を酸化して形成した酸化珪素膜で構成されている。
て使用されている。ゲート絶縁膜６はウエル領域２の主
面を酸化して形成した酸化珪素膜で構成されている。
ゲート電極７は、例えばCVDで堆積させた多結晶珪素
膜で構成されている。この多結晶珪素膜は、抵抗値を低
減するｎ型不純物（Ｐ或はAs）が導入されている。ま
た、ゲート電極７は、高融点金属（Mo,Ti,Ta,W）膜や高
融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）膜の単
層で構成してもよい。また、ゲート電極７は、多結晶珪
素膜上に前記金属膜を積層した複合膜で構成してもよ
い。
膜で構成されている。この多結晶珪素膜は、抵抗値を低
減するｎ型不純物（Ｐ或はAs）が導入されている。ま
た、ゲート電極７は、高融点金属（Mo,Ti,Ta,W）膜や高
融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）膜の単
層で構成してもよい。また、ゲート電極７は、多結晶珪
素膜上に前記金属膜を積層した複合膜で構成してもよ
い。
ゲート電極７は、ワード線（WL）７と一体に構成され
ている。つまり、ゲート電極７とワード線７とは同一導
電層で構成されている。ゲート電極７及びワード線７
は、製造工程における第１層目のゲート電極材料で形成
されている。
ている。つまり、ゲート電極７とワード線７とは同一導
電層で構成されている。ゲート電極７及びワード線７
は、製造工程における第１層目のゲート電極材料で形成
されている。
半導体領域９は、周辺回路を構成するMISFETQnの半導
体領域（16）に比べて、少なくとも情報蓄積用容量素子
Csを接続する側（一方）を低不純物濃度のイオン打込み
で構成している。半導体領域９は、ゲート電極７に対し
て自己整合で構成され、チャネル形成領域側が低不純物
濃度で構成されているので、LDD（Ｌightly Ｄoped Ｄr
ain）構造のMISFETQSを構成する。
体領域（16）に比べて、少なくとも情報蓄積用容量素子
Csを接続する側（一方）を低不純物濃度のイオン打込み
で構成している。半導体領域９は、ゲート電極７に対し
て自己整合で構成され、チャネル形成領域側が低不純物
濃度で構成されているので、LDD（Ｌightly Ｄoped Ｄr
ain）構造のMISFETQSを構成する。
このMISFETQsのゲート電極７及びワード線７は、上部
に層間絶縁膜８、側壁にサイドウォールスペーサ11が設
けられている。
に層間絶縁膜８、側壁にサイドウォールスペーサ11が設
けられている。
メモリセルＭの情報蓄積用容量素子Csは、主に、第１
電極層（下側の電極層）13、誘電体膜14、第２電極層
（上側の電極層）15を順次積層して構成されている。情
報蓄積用容量素子Csは、所謂スタックド構造（積層型）
で構成されている。
電極層（下側の電極層）13、誘電体膜14、第２電極層
（上側の電極層）15を順次積層して構成されている。情
報蓄積用容量素子Csは、所謂スタックド構造（積層型）
で構成されている。
このスタックド構造の情報蓄積用容量素子Csの第１電
極層13の一部（中央部分）は、MISFETQsの一方の半導体
領域９に接続されている。この接続は、層間絶縁膜12に
形成された接続孔12Aを通して行われている。接続孔12A
のゲート長方向の開口サイズはMISFETQsのゲート電極
７、それに隣接するワード線７の夫々の側壁に設けられ
たサイドウォールスペーサ11間のサイズに比べて大きく
構成されているので、実質的な接続孔12Aの開口サイズ
はウォールスペーサ11間のサイズで規定される。接続孔
12Aの開口サイズとサイドウォールスペーサ11間のサイ
ズとの差は、少なくとも製造工程におけるマスク合せ余
裕寸法に相当する分より大きくなっている。第１電極層
13の他部（周辺部分）は、サイドウォールスペーサ11及
び層間絶縁膜８を介在させて、ゲート電極７、ワード線
７のそれぞれの上部まで延在させている。
極層13の一部（中央部分）は、MISFETQsの一方の半導体
領域９に接続されている。この接続は、層間絶縁膜12に
形成された接続孔12Aを通して行われている。接続孔12A
のゲート長方向の開口サイズはMISFETQsのゲート電極
７、それに隣接するワード線７の夫々の側壁に設けられ
たサイドウォールスペーサ11間のサイズに比べて大きく
構成されているので、実質的な接続孔12Aの開口サイズ
はウォールスペーサ11間のサイズで規定される。接続孔
12Aの開口サイズとサイドウォールスペーサ11間のサイ
ズとの差は、少なくとも製造工程におけるマスク合せ余
裕寸法に相当する分より大きくなっている。第１電極層
13の他部（周辺部分）は、サイドウォールスペーサ11及
び層間絶縁膜８を介在させて、ゲート電極７、ワード線
７のそれぞれの上部まで延在させている。
第１電極層13は、例えば抵抗値を低減するｎ型不純物
（As或はＰ）が高濃度に導入された多結晶珪素膜で構成
する。この多結晶珪素膜に導入されたｎ型不純物は、サ
イドウォールスペーサ11で規定された、第１電極層13と
一方の半導体領域９との接続部から一方の半導体領域９
側に拡散され、半導体領域９と一体に構成される高不純
物濃度のn+型半導体領域13Aを構成するようになってい
る。第１電極層13は、製造工程における第２層目のゲー
ト電極材料で形成されている。また、第１電極層13は、
前記第１層目のゲート電極材料と同様に、多結晶珪素膜
以外の金属膜で形成してもよい。
（As或はＰ）が高濃度に導入された多結晶珪素膜で構成
する。この多結晶珪素膜に導入されたｎ型不純物は、サ
イドウォールスペーサ11で規定された、第１電極層13と
一方の半導体領域９との接続部から一方の半導体領域９
側に拡散され、半導体領域９と一体に構成される高不純
物濃度のn+型半導体領域13Aを構成するようになってい
る。第１電極層13は、製造工程における第２層目のゲー
ト電極材料で形成されている。また、第１電極層13は、
前記第１層目のゲート電極材料と同様に、多結晶珪素膜
以外の金属膜で形成してもよい。
誘電体膜14は、第１電極層13の表面上にそれを覆うよ
うに構成されている。誘電体膜14は、例えば、第１電極
層（多結晶珪素膜）13の上層にCVDで堆積させた窒化珪
素膜と、この窒化珪素膜を高圧で酸化した酸化珪素膜と
を積層した２層構造で構成されている。実際には、誘電
体膜14は、第１電極層13である多結晶珪素膜の表面に自
然酸化珪素膜が形成されるので、３層構造で構成されて
いる。
うに構成されている。誘電体膜14は、例えば、第１電極
層（多結晶珪素膜）13の上層にCVDで堆積させた窒化珪
素膜と、この窒化珪素膜を高圧で酸化した酸化珪素膜と
を積層した２層構造で構成されている。実際には、誘電
体膜14は、第１電極層13である多結晶珪素膜の表面に自
然酸化珪素膜が形成されるので、３層構造で構成されて
いる。
前記第２電極層15は、誘電体膜14を介在させて第１電
極層13を覆うようにその上部に設けられている。第２電
極層15は、隣接する他のメモリセルＭの情報蓄積用容量
素子Csの第２電極層15と一体に構成されている。第２電
極層15には、電源電圧1/2VCCが印加されるように構成さ
れている。第２電極層15は、例えば、抵抗値を低減する
ｎ型不純物が導入された多結晶珪素膜で形成されてい
る。第２電極層15は、製造工程における第３層目のゲー
ト電極材料で構成されている。また、第２電極層15は、
前記第１層目のゲート電極材料と同様に、多結晶珪素膜
以外の金属膜で形成してもよい。
極層13を覆うようにその上部に設けられている。第２電
極層15は、隣接する他のメモリセルＭの情報蓄積用容量
素子Csの第２電極層15と一体に構成されている。第２電
極層15には、電源電圧1/2VCCが印加されるように構成さ
れている。第２電極層15は、例えば、抵抗値を低減する
ｎ型不純物が導入された多結晶珪素膜で形成されてい
る。第２電極層15は、製造工程における第３層目のゲー
ト電極材料で構成されている。また、第２電極層15は、
前記第１層目のゲート電極材料と同様に、多結晶珪素膜
以外の金属膜で形成してもよい。
このように構成されるメモリセルＭのMISFETQsの他方
の半導体領域９には、層間絶縁膜18に形成された接続孔
18Aを通して配線（相補性データ線DL）20が接続されて
いる。他方の半導体領域９と配線20との間には、接続孔
18Aを通してｎ型不純物を導入し形成されたn+型半導体
領域19が設けられている。配線20は、製造工程における
第１層目の配線材料によって形成され、例えばCu及びSi
が添加されたアルミニウム膜で形成されている。
の半導体領域９には、層間絶縁膜18に形成された接続孔
18Aを通して配線（相補性データ線DL）20が接続されて
いる。他方の半導体領域９と配線20との間には、接続孔
18Aを通してｎ型不純物を導入し形成されたn+型半導体
領域19が設けられている。配線20は、製造工程における
第１層目の配線材料によって形成され、例えばCu及びSi
が添加されたアルミニウム膜で形成されている。
配線20の上層には、層間絶縁膜21を介在させて配線
（シャント用ワード線WL）22が延在されている。配線22
は、製造工程における第２層目の配線材料によって形成
され、例えばCu及びSiが添加されたアルミニウム膜で形
成されている。
（シャント用ワード線WL）22が延在されている。配線22
は、製造工程における第２層目の配線材料によって形成
され、例えばCu及びSiが添加されたアルミニウム膜で形
成されている。
周辺回路のワードブートストラップ回路WBを構成する
インバータ回路（CMOS）InのｎチャネルMISFETQnは、素
子間分離用絶縁膜５及びチャネルストッパ領域4Aに囲ま
れた領域のウエル領域２の主面部に設けられている。MI
SFETQnは、主に、ウエル領域２、ゲート絶縁膜６、ゲー
ト電極７、ソース領域及びドレイン領域である一対のｎ
型半導体領域９及び一対のn+型半導体領域16で構成され
ている。このMISFETQnはLDD構造で構成されている。第
１図には図示しないが、基本的には、MISFETQnの半導体
領域16には配線20が接続されている。
インバータ回路（CMOS）InのｎチャネルMISFETQnは、素
子間分離用絶縁膜５及びチャネルストッパ領域4Aに囲ま
れた領域のウエル領域２の主面部に設けられている。MI
SFETQnは、主に、ウエル領域２、ゲート絶縁膜６、ゲー
ト電極７、ソース領域及びドレイン領域である一対のｎ
型半導体領域９及び一対のn+型半導体領域16で構成され
ている。このMISFETQnはLDD構造で構成されている。第
１図には図示しないが、基本的には、MISFETQnの半導体
領域16には配線20が接続されている。
ｐチャネルMISFETQpは、素子間分離用絶縁膜５で囲ま
れた領域のウエル領域３の主面部に構成されている。MI
SFETQpは、主に、ウエル領域３、ゲート絶縁膜６、ゲー
ト電極７、ソース領域及びドレイン領域である一対のｐ
型半導体領域10及び一対のp+型半導体領域17で構成され
ている。
れた領域のウエル領域３の主面部に構成されている。MI
SFETQpは、主に、ウエル領域３、ゲート絶縁膜６、ゲー
ト電極７、ソース領域及びドレイン領域である一対のｐ
型半導体領域10及び一対のp+型半導体領域17で構成され
ている。
このように構成されるワードブートストラップ回路WB
のMISFETQn及びQpの上部には、第１図及び第３図（所定
の製造工程における周辺回路の要部平面図）に示すよう
に、昇圧容量素子CWBが設けられている。昇圧容量素子C
WBは、第１電極層13、誘電体膜14、第２電極層15を順次
積層して構成されている。つまり、周辺回路の半導体素
子の上部に、メモリセルＭのスタックド構造の情報蓄積
用容量素子Csの第１電極層13、誘電体膜14及び第２電極
層15と同一層で形成された昇圧容量素子CWBを構成して
いる。昇圧容量素子CWBは、第３図に示すように、MISFE
TQn及びQpのソース領域又はドレイン領域と上層配線20
（簡略的に実線で示す）とが接続できるように、その領
域をコの字形状で構成している。接続しない場合には、
昇圧容量素子CWBはMISFETQn及びQsの略全面を覆うよう
に構成してもよい。
のMISFETQn及びQpの上部には、第１図及び第３図（所定
の製造工程における周辺回路の要部平面図）に示すよう
に、昇圧容量素子CWBが設けられている。昇圧容量素子C
WBは、第１電極層13、誘電体膜14、第２電極層15を順次
積層して構成されている。つまり、周辺回路の半導体素
子の上部に、メモリセルＭのスタックド構造の情報蓄積
用容量素子Csの第１電極層13、誘電体膜14及び第２電極
層15と同一層で形成された昇圧容量素子CWBを構成して
いる。昇圧容量素子CWBは、第３図に示すように、MISFE
TQn及びQpのソース領域又はドレイン領域と上層配線20
（簡略的に実線で示す）とが接続できるように、その領
域をコの字形状で構成している。接続しない場合には、
昇圧容量素子CWBはMISFETQn及びQsの略全面を覆うよう
に構成してもよい。
このように、第１層目ゲート電極材料で構成されるMI
SFETQn及びQpの上部に、第２層目ゲート電極材料及び第
３層目ゲート電極材料で構成される昇圧容量素子CWBを
設けることにより、MISFETQn及びQpの占有面積を利用し
て昇圧容量素子CWBの占有面積を縮小することができる
ので、DRAMを有する半導体集積回路装置の集積度を向上
することができる。しかも、第２層目ゲート電極材料、
第３層目ゲート電極材料の夫々は、単結晶珪素膜で形成
される半導体素子に比べて、複雑かつ歩留りが低い単結
晶化工程を必要としない。
SFETQn及びQpの上部に、第２層目ゲート電極材料及び第
３層目ゲート電極材料で構成される昇圧容量素子CWBを
設けることにより、MISFETQn及びQpの占有面積を利用し
て昇圧容量素子CWBの占有面積を縮小することができる
ので、DRAMを有する半導体集積回路装置の集積度を向上
することができる。しかも、第２層目ゲート電極材料、
第３層目ゲート電極材料の夫々は、単結晶珪素膜で形成
される半導体素子に比べて、複雑かつ歩留りが低い単結
晶化工程を必要としない。
また、スタックド構造の情報蓄積用容量素子Csでメモ
リセルＭが構成されるDRAMを有する半導体集積回路装置
において、メモリセルＭのメモリセル選択用MISFETQsの
ゲート電極７と同一導電層で前記メモリセル以外の周辺
回路のMISFETQn及びQpを構成し、メモリセルＭのスタッ
クド構造の情報蓄積用容量素子Csの第１電極層13及び第
２電極層15と同一導電層で前記周辺回路のMISFETQn及び
Qpの上部に昇圧容量素子CWBを設けることにより、前記
効果の他に、スタックド構造の情報蓄積用容量素子Csの
各電極層13及び15と同一導電層で昇圧容量素子CWBを形
成することができるので、半導体集積回路装置の製造工
程を低減することができる。
リセルＭが構成されるDRAMを有する半導体集積回路装置
において、メモリセルＭのメモリセル選択用MISFETQsの
ゲート電極７と同一導電層で前記メモリセル以外の周辺
回路のMISFETQn及びQpを構成し、メモリセルＭのスタッ
クド構造の情報蓄積用容量素子Csの第１電極層13及び第
２電極層15と同一導電層で前記周辺回路のMISFETQn及び
Qpの上部に昇圧容量素子CWBを設けることにより、前記
効果の他に、スタックド構造の情報蓄積用容量素子Csの
各電極層13及び15と同一導電層で昇圧容量素子CWBを形
成することができるので、半導体集積回路装置の製造工
程を低減することができる。
また、回路図は図示しないが、DRAMの周辺回路例えば
クロック系回路（▲▼，▲▼）の遅延回路
には、第４図（所定の製造工程における周辺回路の要部
平面図）に示すように、MISFETQn及びQn上に抵抗素子Ｒ
を構成している。この抵抗素子Ｒは、メモリセルＭのス
タックド構造の情報蓄積用容量素子Csの第１電極層13と
同一導電層で形成されている。抵抗素子Ｒは、抵抗値を
低減する不純物が導入された多結晶珪素膜で形成されて
いる。不純物が導入された多結晶珪素膜からなる抵抗素
子Ｒは抵抗値のバラツキが少なく安定な抵抗値を確保す
ることができる。なお、抵抗素子Ｒは、不純物が導入さ
れていないか或は若干導入された多結晶珪素膜で形成す
ることができる。この場合、抵抗素子Ｒの面積を縮小す
ることができる。
クロック系回路（▲▼，▲▼）の遅延回路
には、第４図（所定の製造工程における周辺回路の要部
平面図）に示すように、MISFETQn及びQn上に抵抗素子Ｒ
を構成している。この抵抗素子Ｒは、メモリセルＭのス
タックド構造の情報蓄積用容量素子Csの第１電極層13と
同一導電層で形成されている。抵抗素子Ｒは、抵抗値を
低減する不純物が導入された多結晶珪素膜で形成されて
いる。不純物が導入された多結晶珪素膜からなる抵抗素
子Ｒは抵抗値のバラツキが少なく安定な抵抗値を確保す
ることができる。なお、抵抗素子Ｒは、不純物が導入さ
れていないか或は若干導入された多結晶珪素膜で形成す
ることができる。この場合、抵抗素子Ｒの面積を縮小す
ることができる。
また、同様に、前記抵抗素子Ｒは、スタックド構造の
情報蓄積用容量素子Csの第２電極層15と同一導電層で形
成してもよい。
情報蓄積用容量素子Csの第２電極層15と同一導電層で形
成してもよい。
また、第５図（周辺回路で使用される遅延回路図）に
示すセンスアンプ駆動信号発生回路、アドレス変化検出
回路等の遅延回路を構成するMISFETQn及びQp（いずれか
一方の上部でもよい）上には、前述と同様に抵抗素子Ｒ
及び容量素子Ｃが設けられている。
示すセンスアンプ駆動信号発生回路、アドレス変化検出
回路等の遅延回路を構成するMISFETQn及びQp（いずれか
一方の上部でもよい）上には、前述と同様に抵抗素子Ｒ
及び容量素子Ｃが設けられている。
なお、本実施例Ｉにおいては、MISFET上に容量素子或
は抵抗素子を設けているがこれに限定されない。つま
り、本発明は、半導体基板１と第１層目ゲート電極材料
で形成したMOS構造の容量素子の上部に、第２層目ゲー
ト電極材料又は及び第３層目ゲート電極材料で形成した
容量素子や抵抗素子を設けてもよい。
は抵抗素子を設けているがこれに限定されない。つま
り、本発明は、半導体基板１と第１層目ゲート電極材料
で形成したMOS構造の容量素子の上部に、第２層目ゲー
ト電極材料又は及び第３層目ゲート電極材料で形成した
容量素子や抵抗素子を設けてもよい。
また、本発明は、第２層目ゲート電極材料及び第３層
目ゲート電極材料で高耐圧MOSを構成してもよい。
目ゲート電極材料で高耐圧MOSを構成してもよい。
（実施例 II） 本実施例IIは、CODEC（Coder−Decoder）を有する半
導体集積回路装置に本発明を適用した、本発明の第２実
施例である。
導体集積回路装置に本発明を適用した、本発明の第２実
施例である。
本発明の実施例IIであるCODECを有する半導体集積回
路装置を第６図（等価回路図）で示す。
路装置を第６図（等価回路図）で示す。
第６図に示すCODECはA/D変換回路である。CODECは、
主に逐次近似レジスタReg、電圧比較器Cop、レファレン
ス信号を形成する複数の容量素子C1〜Cm及び複数の抵抗
素子R1〜Rn、符号を付けないが複数のスイッチで構成さ
れている。前記逐次近似レジスタRegは直列に接続され
たMISFETで構成されており、前記容量素子C1〜Cm及び抵
抗素子R1〜Rnは逐次近似レジスタRegの上部に構成され
る。
主に逐次近似レジスタReg、電圧比較器Cop、レファレン
ス信号を形成する複数の容量素子C1〜Cm及び複数の抵抗
素子R1〜Rn、符号を付けないが複数のスイッチで構成さ
れている。前記逐次近似レジスタRegは直列に接続され
たMISFETで構成されており、前記容量素子C1〜Cm及び抵
抗素子R1〜Rnは逐次近似レジスタRegの上部に構成され
る。
このCODECは、前記逐次近似レジスタRegのMISFETを第
１層目ゲート電極材料で形成し、前記容量素子C1〜Cm及
び抵抗素子R1〜Rnを第２層目ゲート電極材料及び第３層
目ゲート電極材料で構成する。第２層目ゲート電極材料
及び第３層目ゲート電極材料の追加は、半導体集積回路
装置の製造工程を増加するが、集積度の向上の点で大き
な利点がある。
１層目ゲート電極材料で形成し、前記容量素子C1〜Cm及
び抵抗素子R1〜Rnを第２層目ゲート電極材料及び第３層
目ゲート電極材料で構成する。第２層目ゲート電極材料
及び第３層目ゲート電極材料の追加は、半導体集積回路
装置の製造工程を増加するが、集積度の向上の点で大き
な利点がある。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
半導体集積回路装置の集積度を向上することができ
る。
る。
スタックド構造の情報蓄積用容量素子でメモリセルが
構成されるDRAMを有する半導体集積回路装置において、
集積度を向上することができると共に、製造工程を低減
することができる。
構成されるDRAMを有する半導体集積回路装置において、
集積度を向上することができると共に、製造工程を低減
することができる。
第１図は、本発明の実施例ＩであるDRAMを備えた半導体
集積回路装置の要部断面図、 第２図は、前記DRAMの等価回路図、 第３図及び第４図は、前記DRAMの所定の製造工程におけ
る周辺回路の要部平面図、 第５図は、前記DRAMの周辺回路で使用される遅延回路の
等価回路図、 第６図は、本発明の実施例IIであるCODECを有する半導
体集積回路装置の等価回路図である。 図中Ｑ……MISFET、Ｃ……容量素子、Ｒ……抵抗素子、
Ｍ……メモリセル、７……ゲート電極又はワード線、13
……第１電極層、14……誘電体膜、15……第２電極層で
ある。
集積回路装置の要部断面図、 第２図は、前記DRAMの等価回路図、 第３図及び第４図は、前記DRAMの所定の製造工程におけ
る周辺回路の要部平面図、 第５図は、前記DRAMの周辺回路で使用される遅延回路の
等価回路図、 第６図は、本発明の実施例IIであるCODECを有する半導
体集積回路装置の等価回路図である。 図中Ｑ……MISFET、Ｃ……容量素子、Ｒ……抵抗素子、
Ｍ……メモリセル、７……ゲート電極又はワード線、13
……第１電極層、14……誘電体膜、15……第２電極層で
ある。
Claims (2)
- 【請求項１】メモリセル選択用MISFETとその一方の半導
体領域に直列に接続されたスタックド構造の情報蓄積用
容量素子とでメモリセルが構成されたDRAMを有する半導
体集積回路装置において、前記メモリセル選択用MISFET
のゲート電極と同一導電層で前記メモリセル以外の周辺
回路の第１半導体素子を構成し、前記スタックド構造の
情報蓄積用容量素子の下層の電極層と上層の電極層の少
なくとも一方と同一導電層で前記周辺回路の第１半導体
素子の上部に第２半導体素子を構成したことを特徴とす
る半導体集積回路装置。 - 【請求項２】前記第１半導体素子はMISFETであり、前記
第２半導体素子は抵抗素子又は容量素子であることを特
徴とする特許請求の範囲第１項に記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235908A JP2659723B2 (ja) | 1987-09-19 | 1987-09-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235908A JP2659723B2 (ja) | 1987-09-19 | 1987-09-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6480066A JPS6480066A (en) | 1989-03-24 |
| JP2659723B2 true JP2659723B2 (ja) | 1997-09-30 |
Family
ID=16993019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62235908A Expired - Lifetime JP2659723B2 (ja) | 1987-09-19 | 1987-09-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659723B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| DE4113733C2 (de) * | 1990-04-27 | 1996-01-25 | Mitsubishi Electric Corp | Feldeffekttransistor, Verfahren zur Herstellung derselben und DRAM unter Verwendung desselben |
| JP3406127B2 (ja) * | 1995-09-04 | 2003-05-12 | 三菱電機株式会社 | 半導体装置 |
| JPH1012838A (ja) | 1996-06-21 | 1998-01-16 | Mitsubishi Electric Corp | 半導体装置 |
| DE10045692A1 (de) * | 2000-09-15 | 2002-04-04 | Infineon Technologies Ag | Integrierter Speicher mit Speicherzellen und Pufferkapazitäten |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59130462A (ja) * | 1983-10-28 | 1984-07-27 | Hitachi Ltd | 相補型ｍｏｓ半導体メモリ |
| JPS59130464A (ja) * | 1983-12-26 | 1984-07-27 | Toshiba Corp | 半導体記憶装置 |
| US4561170A (en) * | 1984-07-02 | 1985-12-31 | Texas Instruments Incorporated | Method of making field-plate isolated CMOS devices |
-
1987
- 1987-09-19 JP JP62235908A patent/JP2659723B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6480066A (en) | 1989-03-24 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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| S111 | Request for change of ownership or part of ownership |
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