JPS59130464A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体記憶装置に係わり、特にダイナミック
メモリ装置のダミーセルの改良に関する。

ダイナミックメモリの発展は著しく、４にビットＲＡＭ
１：Ｆｉｆ、いて、１６にビットＲＡＭも商品化されつ
つある。このような記憶容量の増大の裏には回路面と製
造方法面との両方の名−しい発展、改良があった。

回路的に（ケ、バワーセイビング・レシオレス回路の採
用、高感度センス回路の発明、マルチプレックス・アド
レス回路の採用、高感度センス回路の発明、マルチプレ
ックス・アドレス方式の開発などがある。そ′して製造
方法面では、一層のポリシリコンゲートプロセスから二
層のポリシリコンゲートプロセスへの転換、それに伴う
二層ポリシリコン構造の表面電荷結合型１トランジスタ
メモリ・セルの開発々どであった。

現在のダイナミックメモリのセンス方式を第１図に示し
た。センス−ランプ１０の両入力端１１．１２にはデー
タ線１．３．１４が接続され、そのデータ線には、それ
ぞれ１個のダミーセル１５と数個の（たとえば１６にビ
ットメモリでは６４個）のメモリ・セル１６が接続され
ている。（図ではこのうち１個のみを示した。）′ダミ
ーセルは２個のトランジスタと１個のキャパシタから構
成されている。ダミーセルには２通りの方法がある。第
一はメモリ・セルと同−容量ノキャパシタを持ち、セン
スアンプノ′１″ルベルと″０″レベルの中間の電位を
曹き込む方法である。第二はメモリ・セルの半分のキャ
パシタを持ち、センスアンプの０”レベルの電位を書き
込む方法である。第二の方法の場合、センス開始前には
、データ線１３．１４はａ　１＃レベルにされる。

この第二の方法の場合の等価回路を第２図に第１図と対
応させて示した。

データ線の畜生容量ＣＰは通常０．８Ｐ、−位であり、
メモリ・セルの容量Ｃ８は０．０６ｐｐｍダミーセルの
容量は０．０３ＰＦである。センス開始直前のセンスア
ンプの両端の電位は一応式で表わされる。

ここで、ｖｏはデータ線のプリチャージ電圧で通常１０
　Ｖ位である。■ｓはメモリセル内のキャパシタの電位
。１”レベルで約１０　Ｖで約ｌＯ■“０”レベルでＯ
ｖである。これらの値を用いて、■ｌ、■２を計算する
と、 このように、データ線１２の電位は、データ線１３に対
して″′１ｎレベルの場合０．３６Ｖ高くなり、“０”
レベルの場合は、０．３４Ｖ低くなる。この電位差をセ
ンスアンプは検出する。

さて、このように、ダミーセルは１”レベルと゛０″レ
ベルの＃１１丁中間の感出電圧を与える役目をしている
。前述の式が１も明らかなようにダミーセルの容量ＣＤ
が変化すると基準電圧レベルが変化し、ＣＤが太きいと
基準レベルは低下して、セルから１＃を読み出す場合は
、十分な感知マージン（余裕）があるが“０＃を読み出
す場合には、マージンが少なくなる。逆にＣＤが小さい
と、その逆の事が起る。ところで、従来の一部ポリシリ
コンのダイナミックメモリに用いられているダミーセル
の構造を第３図に示した。データ騨１３と書き込み線３
２とは共に拡散層によって構成され、キャパシタの一方
電極３３ｔｄ電源（ＶＤＤ）に接続され、その直下の半
導体表面には反転層が形成され、キャパシタの他方電極
となっている。データ線１３とキャパシタとの閾に、読
み出しトランジスタのゲート電極３４が設けられていて
、このトランジスタとキャパシタとの間には接続用の拡
散層３Ｇが設けられている。また、曹き込み線３２とキ
ャパシタの間には￥：き込みゲート３５が設けられてお
り、その間に接続用の拡散Ｎ３６が設けられている。

このような構造のダミーセルを用いる場合、ダミーセル
のキャパシタの容量を一定の値に制御するのは非常に困
難である。この理由の第１は、拡散Ｎｌ３６の存在であ
る。即ち、拡散層と基板とは通常Ｐ−Ｎ接合を形成して
おり、この接合容量は次式で与えられる。

（ここで、Ｓ：拡散層の接合面積、　　：単位電荷、ε
０：真全誘電率、εＳ：シリコンの比誘電率、φＢ：作
りつけポテンシャル、Ｎλ：基板濃度、■Ｒ：接合に印
刀口されている電圧でるる。）この式かられかるように
、接合容量は接合面積や印加電圧に依存し、変化する。

第３図に示した構造で言えばＳは、拡散深さ、マスク合
せのずれによっても変化する。通常のプロセス技術では
、この製造上のバラツキを除去することは至難である。

また、■Ｒは、読み出しゲートが開くと同時に高くなる
。このようにして、この接合容量は複雑に変化し、ダミ
ーセル全体の容量な変化させ、基準電圧を変化させ、−
センスアンプのマージンの低下を引き起す。

第二は、メモリ・セルの容量とダミーセルの容量のバラ
ンスを適切に取る事が困難である。第３図からもわかる
ように、キャパシタの一方電極直下の一部に拡散層３６
が入り込むためキャパシタ自身の容量がセルのキャパシ
タの容量とは同じ変化の仕方をしたくなり、バランスを
くずしてしまう欠点がある。

以上の通り、拡散層３６は棟々に作用してダミーセルの
容量を変化させている。しかもこの拡散層３６を含めて
各線を正確に評価し、ＬＳＩを設計することは困難であ
る。またダミーセルの容量はセルの容量の約半分であり
、その容量値は極めて小さく、少しの変化でも割合にす
ると大きな変化の割合となる。今後よす筒集積化が進む
につれて、メモリ・セルも小形化され、そのキャパシタ
の容量も小さくなる事が必然である。こうした場合、セ
ンスアンプに比較のための基準電圧を与えるダミーセル
の容量の安だ性は重要な問題となる。

ダミーセルの容量の不安定性は先にも述べたように、セ
ンスアンプのセンスマージンに直接に影響する。従って
ダミーセルの容量の変化まで十分に考慮して、ＬＳｉの
歩留り、安定性を十分確保改設計をするには、メモリ・
セルのキャパシタの容量を太きくしなければならず、こ
れはチップ面積の増大をもたらす。

本発明は、上記点に鑑みてなされたもので、ダイナミッ
ク・メモリのダミーセルの改良により、安定性の高い半
導体記憶装置を提供するものであるＯ 本発明では、ダミーセルのキャパシタ電極の上から延在
させた読み出し及び曹す込みゲートを設け、ダミーセル
の容量がキャパシタの容量だけで決まり接合容量等の存
在しないダミーセルを用いることが一つの特徴である。

又、ダミーセルのを量をメモリ・セルの容量とほぼ等し
くした事を他の特徴とする。即ち、ダミーセルがメモリ
・セル部の半分の容量を有する時は、ダミーセルは高密
度化における比例縮小に対し種々の問題点が生ずる。１
つは比例縮小して行っても加工精度はそれに見合っては
向上しない事である。例えば容量部の面積の加工精度上
のばらつき（フィールドと素子領域との境界のばらつ＠
）は、セル面積が小さい程利く。又、捗容量セルでは第
５図で示す第１゜留りが向上する。

以下、本発明を半導体基板としてＰ型シリコンを用い、
二層電体として、第一ポリシリコンと第二ポリシリコン
を用いた一実施例により説明する。

第４１２Ｉ（Ａ）〜（Ｆ）は本発明の製造工程を工程順
に示しである。この工程では、通常の二層ポリシリコン
・Ｎチャネルシリコンゲートプロセスを適用しである。

まず（５）工程でＰ型シリコン基板４１の表面を下地酸
化して、その酸化膜５ｉ０２４２の上にシリコン窒化膜
４３を被着し、さらにこの上にレジスト層４４を設け、
所定形状にパターニングする。次いで（Ｂ）工程でシリ
コン窒化膜４３と５ｉ０２４２をエツチングし、これを
マスクパターンとしてフィールドボロンをイオン注入４
５シた後レジスト層４４を除去する。次に（Ｃ）工程で
シリコン窒化膜４３をマスクにして、前記基板４１を熱
酸化して、肉厚のフィールド酸化膜４６を形成する。そ
の後、シリコン窒化膜４３，８１０２４２を除去し、＊
Ｉ、い基板表面を露呈し、その面を第１ゲート酸化して
、ゲート酸化膜４７を形／ｉＪｃ　ｔ、、その上にタル
−ポリシリコン層４８を付着し、通常の写Ｘ露光法によ
って図のようにパターンニングして、ゲート酸化膜４７
とゲー）　電極４８となす。このケート電極４８はダミ
ーセルのキャパシタのゲート電極であり、下の基板表面
を反転するため電源電圧ＶＤＤが印加されている。次に
（ｆ））工程で、このゲート電極４８の上に厚いＣＶＤ
酸化膜４９を被着した後第二ゲート酸化して、舘二ゲー
ト酸化膜５０を形成し、同時にＣＶＤ酸化膜４９によっ
て担われていない第一ポリシリコン表面も酸化して、ポ
リシリコン表面に熱酸化膜５１を形成する。

次いで（ト）■相で第二ポリシリコン層を被着し、写真
露光法によって、図のようにパターンニングし読み出し
ゲート５２と書き込みゲート５３を形成する。欠いて（
Ｆ）工程により、第二ポリシリコン５２゜５３と前記フ
ィールド酸化膜４６とをマスクとして、基板４１内にリ
ンを拡散して拡散領域５４．５５を形成し、これらの領
域を夫々データ肪５４と書き込み線５５となす。その後
ＣＶＤ酸化膜を被着し、必要な個所にコンタクトホール
な開け、アルミニウムで配線し、例えば保護用のＰＳＧ
膜を被着きせて素子形成を完了する。この素子の要部を
平面図により示したものを第５図に示した。この図のＩ
Ｖ　−ＩＶ　団面図は、前記紀４図に対応している。捷
た、上記実施例において、キャパシタ・ゲート４７．４
８ｒｉ下の基板表面にリンイオンのイオン注入などによ
り、第６図に示す如く高濃度のドナ一層５７を作り、ゲ
ート電極４８を接地電圧に接続してキャパシタを構成す
ることもできる。

本発明によれば、第一に、ダミーセル−のキャパシタに
付着していた拡散層を取り除く事ができるため、ダミー
セルの８董から書き込み電圧に依存する部分がなくなり
、電圧に対して常に一定のダミーセル容量を保証するこ
とが出来る。また、第５図に図示したように、キャパシ
タ部の誉き込みゲート側と読み出しゲート側の反転層の
巾を等しくすれば、マスクずれによっても容量が変化し
ないダミーセルが形成可能となる。

第２にダミーセルの容量は単に第一ポリシリコンと反転
層との間の平行平板コンデンサとして計算できるので、
ダイナミック・メモリＬＳＩを設計する際、メモリ・セ
ルの反転層の面積とダミーセルの反転層の面積を比較す
るだけで済み、設計が極めて安易となる。

第３に、ダミーセルの容量がプロセス等に依存せず常に
一定と′なるので、第２図に等価回路で示したセンスア
ンプの端子］２の電位■２は一定となる。

Ｖ２は、実際には ここで、△ＣＤはダミーセル容量が種々の原因によって
変化したり、バラ入乏たすする変化分であって、通常は
１０〜２０チである。前述の値を用いて■ｚの変化を計
算する。ただし、△ＣＤは１５％とし、△ＣＤ＝０．０
０４５ＰＦ ９．５７（Ｖ）≦１２≦９．６９（ｖ）Ｖ２＝９．６９
Ｖの場合には、セルの内容に対して、′１＃に対して、
０．３１Ｖ、０”に対して０．３９Ｖのマージンがある
。■２　＝　０．５９　Ｖの場合には、”１″に対して
、０．４３Ｖ、′０”に対して０．２７Ｖのマージンと
なる。この場合のマージンは最も低い場合で決められる
ので、このダイナミックメモリのセンスマシンは、０．
２７Ｖとなる。そしてセンスアンプは、これを感知でき
る性能を持っていれば良い。本発明の場合は、△ＣＤを
０チにすることができるので、マージンは最初の針脚通
り０３４■となる。従って同じメモリセル、ダミーセル
、センスアンプを用いた場合、本発明によれば、　　０
．０７Ｖよりマージンで十分に動作できるため、メモリ
セル・ダミーセルの容量を小さくすることが可能となる
。例えばメモリ・セルの答景の半分の容量ダミーセル容
量とすると、 ■２　　Ｖｌ　＝　０．２７ 連立方程式として解くと。

Ｃｓ−”０．０４７ＰＦとなりＣＤ＝０．０２３５ＰＦ
となる。

これは、従来ではＣ５＝０．０６ＰＦ　　であったから
、約７８．３％であり、２１．７％セルのキャパシタの
面積な縮小することが出来た。

このように、ダミーセルの容量にバラツキや電圧の変化
を無くすると、相当チップ面積を縮少することが可能に
なる。第４図に第１ポリシリコンと第２ポリシリコンと
の間に絶縁膜が介在するので、読み出しゲートやをキ込
みゲートの’１４ｋが少なく、これらを制御している信
号の負荷を軽くすることができる。

（発明の他の実施例） 第１、本発明の実施例では第一ポリシリコンと第２ポリ
シーリコンの間の絶縁膜として厚いＣＶＤ族を用いた場
合を示したが、ＣＶＤ岐化膜を用いないで、第１ボリシ
１ルコンの全面を熱酸化し、これで絶縁をとることも本
発明中に含まれる。

又、上記実施例では、素子間を分離する方法として選択
酸化法を用いた例を示したが、他の方法たとえば分離酸
化物としてＣＶＤ敵化膜を用いても勿論よい。

又、上記実施例では電極金篇として二層のポリシリコン
電極を用いた例を示したが、他の物質たとえば、モリブ
デンやアルミニウムなどの金属を用いてもよい。

上記実施例では、ダミーセル容量をメモリ・セル容量の
半分にして接地電位を書き込む例を示したが、ダミーセ
ル容量とメモリ・セル容量を等しくシ／て、メモリ・セ
ルの“１１＃レベルト”ｏ”レベルの中間の電位をダミ
ーセルに曹き込む方法にも本発明は有効に適用できる。

又、キャパシタゲート書き込みゲート、読み出しゲート
を夫々別々の工程で作り、三層模造にした場合には、ダ
ミーセルのセル面積を、さらに縮少できる。この場合の
断面図を第７図に示した。（第４図と共通部分は同一番
号を付した。）この構造ではダミーセルの大きさによっ
てはセルのキャパシタ上でコンタクトをとる事も可能で
ある。

【図面の簡単な説明】

第１図は従来のダイナミック・メモリのセンス方式を説
明する回路図、第２図はダイナミック・メモリのデータ
線の等価回路図、第３図は従来のダミーセルの構造を説
明するための断面図、第４しｊは本発明の一夾流側を説
明するための製造工程断面図（第５図の■−■断面）第
５図は第４図に対応した要部平面図、第６図及び第７図
は、本発明の他の実施例を説明するための断面図である
。 図において、 ４１・・・半導体基板　　　４Ｇ・・・分離用絶縁物４
８・・・キャパシタゲート５２・・・読み出しゲート５
３・・・書き込みゲート５４・・・読み出し線５５・・
・書き込み線

Claims (1)

【特許請求の範囲】
1. 一導電型半導体基板上に第１の絶縁層を介して設けられ
   た導電層と、この導電層上に第２の絶縁膜を介して設け
   られ、互いに相異なる方向に延在する第１及び第２のゲ
   ート電極と、この第１及び第２のゲート電極端の下部の
   前記−導電型半導体基板に夫々形成された反対導電型の
   第１及び第２領域とを備え、前記４電層と基板間の容量
   をメモリセル部の容量とほぼ等しくすると共に、ＭｉＪ
   記第１及び第２領域を夫々データ線及び簀き込み線とし
   てなるセルを有する半導体記憶装置。