JPS6120149B2 - - Google Patents
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- JPS6120149B2 JPS6120149B2 JP52063330A JP6333077A JPS6120149B2 JP S6120149 B2 JPS6120149 B2 JP S6120149B2 JP 52063330 A JP52063330 A JP 52063330A JP 6333077 A JP6333077 A JP 6333077A JP S6120149 B2 JPS6120149 B2 JP S6120149B2
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- misfet
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
-
- H—ELECTRICITY
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はMIS型半導体記憶装置に関するもので
ある。
ある。
コンプリメンタリ型MIS型半導体記憶装置にお
いてはメモリセル及び周辺回路の双方がコンプリ
メンタリMIS型回路により構成されている。
いてはメモリセル及び周辺回路の双方がコンプリ
メンタリMIS型回路により構成されている。
したがつて、各メモリセルはＰチヤンネル
MISFETとＮチヤンネルFETとによつて構成さ
れる。この構成においては１個のメモリセルの占
有面積が広くなり集積度の向上の抑制原因となつ
た。殊にＰチヤンネルMISFETとＮチヤンネル
FETとの間にはウエル接合が介在するため一定
以上の間隔を設けなければならず、これが集積度
を低下させる大きな原因となつていた。
MISFETとＮチヤンネルFETとによつて構成さ
れる。この構成においては１個のメモリセルの占
有面積が広くなり集積度の向上の抑制原因となつ
た。殊にＰチヤンネルMISFETとＮチヤンネル
FETとの間にはウエル接合が介在するため一定
以上の間隔を設けなければならず、これが集積度
を低下させる大きな原因となつていた。
本発明はかかる問題を解決し、記憶容量の大容
量化、集積密度の向上、さらには低消費電力化を
図ることを目的とするものである。
量化、集積密度の向上、さらには低消費電力化を
図ることを目的とするものである。
上記目的を達成するための本発明の構成によれ
ば、半導体基体の一部に形成された複数のメモリ
セルと前記各メモリセルに関連して前記基体の他
の部分に形成された周辺回路とを具備してなる
MIS型半導体記憶装置において、前記各メモリセ
ルは、Ｎ型半導体基体内に設けられたＰ型ウエル
内に形成され、かつ、各メモリセルは一対の駆動
用ＮチヤンネルMISFETに一対の高抵抗用ポリ
シリコン層を直列接続して形成された一対のイン
バータと、該インバータをフリツプフロツプ構成
に形成するための接続配線と、前記フリツプフロ
ツプを一対のデータ線に結合するための一対の伝
送用ＮチヤンネルMISFETとから成り、前記周
辺回路は、前記Ｎ型半導体基体の他の部分に形成
されたＰチヤンネルMISFETとＮチヤンネル
MISFETとの直列回路を含むコンプリメンタリ
MIS型回路から成ることを特徴とする。
ば、半導体基体の一部に形成された複数のメモリ
セルと前記各メモリセルに関連して前記基体の他
の部分に形成された周辺回路とを具備してなる
MIS型半導体記憶装置において、前記各メモリセ
ルは、Ｎ型半導体基体内に設けられたＰ型ウエル
内に形成され、かつ、各メモリセルは一対の駆動
用ＮチヤンネルMISFETに一対の高抵抗用ポリ
シリコン層を直列接続して形成された一対のイン
バータと、該インバータをフリツプフロツプ構成
に形成するための接続配線と、前記フリツプフロ
ツプを一対のデータ線に結合するための一対の伝
送用ＮチヤンネルMISFETとから成り、前記周
辺回路は、前記Ｎ型半導体基体の他の部分に形成
されたＰチヤンネルMISFETとＮチヤンネル
MISFETとの直列回路を含むコンプリメンタリ
MIS型回路から成ることを特徴とする。
かかる本発明の構成によれば、メモリセルを構
成するフリツプフロツプは、高抵抗ポリシリコン
負荷の使用によつてＮチヤンネルMISFETの単
一導電型MISFETによつて構成することがで
き、これによつて、一つのＰ型ウエル内に各メモ
リセルを構成することができる。従つて、ウエル
使用に伴う占有面積を小さくできる。
成するフリツプフロツプは、高抵抗ポリシリコン
負荷の使用によつてＮチヤンネルMISFETの単
一導電型MISFETによつて構成することがで
き、これによつて、一つのＰ型ウエル内に各メモ
リセルを構成することができる。従つて、ウエル
使用に伴う占有面積を小さくできる。
この時、負荷手段として用いる高抵抗ポリシリ
コン層は大きな占有面積を必要としないので、よ
り一層メモリセルの面積を小さくできる。メモリ
セルはＰ型ウエル内に形成されるので、PN接合
によつて他の周辺回路から半導体基体内で分離さ
れる。このため、メモリセルの周辺の基体内で発
生した好しくないキヤリアがメモリセルの情報蓄
積部に流入して蓄積電荷のリークを発生させるの
を防止させ、メモリセルの誤動作を防止させる。
これは、特にメモリセルの消費電力を小さくする
ように、ポリシリコン負荷手段の抵抗を高抵抗に
するときに、誤動作を防止できる点で有利であ
る。結果的にメモリセル部の占有面積は、メモリ
セルの消費電力の著しい増大を伴うことなく、ま
た、情報蓄積特性など他の電気的特性を損うこと
なく、充分に小さくすることができる。
コン層は大きな占有面積を必要としないので、よ
り一層メモリセルの面積を小さくできる。メモリ
セルはＰ型ウエル内に形成されるので、PN接合
によつて他の周辺回路から半導体基体内で分離さ
れる。このため、メモリセルの周辺の基体内で発
生した好しくないキヤリアがメモリセルの情報蓄
積部に流入して蓄積電荷のリークを発生させるの
を防止させ、メモリセルの誤動作を防止させる。
これは、特にメモリセルの消費電力を小さくする
ように、ポリシリコン負荷手段の抵抗を高抵抗に
するときに、誤動作を防止できる点で有利であ
る。結果的にメモリセル部の占有面積は、メモリ
セルの消費電力の著しい増大を伴うことなく、ま
た、情報蓄積特性など他の電気的特性を損うこと
なく、充分に小さくすることができる。
一方、周辺回路としてのコンプリメンタリMIS
型回路の採用は、メモリ装置全体からみて、その
占有面積が大きなものとならないので、コンプリ
メンタリMIS型回路の採用によつて低消費電力化
を図る点で有利である。
型回路の採用は、メモリ装置全体からみて、その
占有面積が大きなものとならないので、コンプリ
メンタリMIS型回路の採用によつて低消費電力化
を図る点で有利である。
以下本発明を実施例により説明する。
第１図は本発明の一実施例を示す回路図であ
る。
る。
１はメモリセルで、ＮチヤンネルMISFETM1
〜M4及び高抵抗R1，R2により構成される。すな
わち、ＮチヤンネルMISFET M1と高抵抗R1とに
よつて一つのインバータが構成され、Ｎチヤンネ
ルMISFET M2と高抵抗R2とによつて他のインバ
ータが構成される。そしてこの二つのインバータ
を相互にたすきがけ接続することによりメモリセ
ルの主要部をなすフリツプフロツプが構成され
る。
〜M4及び高抵抗R1，R2により構成される。すな
わち、ＮチヤンネルMISFET M1と高抵抗R1とに
よつて一つのインバータが構成され、Ｎチヤンネ
ルMISFET M2と高抵抗R2とによつて他のインバ
ータが構成される。そしてこの二つのインバータ
を相互にたすきがけ接続することによりメモリセ
ルの主要部をなすフリツプフロツプが構成され
る。
M5，M6はＰチヤンネル型MISFETで、プリチ
ヤージ用トランジスタとしての機能を果す。
ヤージ用トランジスタとしての機能を果す。
M7〜M11はセンスアンプを構成するための
MISFETで、M7，M9はＰチヤンネルMISFET
M8，M10，M11はＰチヤンネルMISFETである。
MISFETで、M7，M9はＰチヤンネルMISFET
M8，M10，M11はＰチヤンネルMISFETである。
一対のデータ線l1，l2は上記センスアンプに接
続され、線l1′，l2′は図示しないがデータ入力回路
の出力が接続される。
続され、線l1′，l2′は図示しないがデータ入力回路
の出力が接続される。
この回路においてMISFET M5，M6はチツプ
選選択信号CEの低レベル、高レベルに応じオン
オフする。MISFET M5，M6のオンによりデー
タ線l1，l2に付随するコンデンサ（図示しない）
に充電が行なわれる。MISFET M3，M4はワー
ド信号の高レベルによりオン状態となる。センス
アンプはクロツク信号φが高レベルとなり
MISFET M11がオン状態となることにより動作
可能状態となる。
選選択信号CEの低レベル、高レベルに応じオン
オフする。MISFET M5，M6のオンによりデー
タ線l1，l2に付随するコンデンサ（図示しない）
に充電が行なわれる。MISFET M3，M4はワー
ド信号の高レベルによりオン状態となる。センス
アンプはクロツク信号φが高レベルとなり
MISFET M11がオン状態となることにより動作
可能状態となる。
メモリセルからのデータの読み出しにおいて
は、チツプ選択信号CEの高レベルの期間にワー
ド信号を高レベルとすることにより、MISFET
M3，M4がオン状態となりメモリセルの内容によ
つてデータ線l1，l2の状態が設定される。その後
にクロツク信号φが高レベルとなることによりセ
ンスアンプが動作可能状態となり、このセンスア
ンプはデータ線の状態に対応して増幅動作を行
う。
は、チツプ選択信号CEの高レベルの期間にワー
ド信号を高レベルとすることにより、MISFET
M3，M4がオン状態となりメモリセルの内容によ
つてデータ線l1，l2の状態が設定される。その後
にクロツク信号φが高レベルとなることによりセ
ンスアンプが動作可能状態となり、このセンスア
ンプはデータ線の状態に対応して増幅動作を行
う。
メモリセルへのデータの書き込みはデータ線
l1，l2の状態を設定した状態でワード信号を高レ
ベルとすることにより行なわれる。
l1，l2の状態を設定した状態でワード信号を高レ
ベルとすることにより行なわれる。
本発明においては、メモリセルの駆動手段とし
てＮチヤンネルMISFETが用いられ、負荷手段
としてＰチヤンネルMISFETでなく、高抵抗の
ポリシリコンが用いられ、メモリセル周辺回路は
通常のコンプリメンタリMIS型回路が用いられて
いる。
てＮチヤンネルMISFETが用いられ、負荷手段
としてＰチヤンネルMISFETでなく、高抵抗の
ポリシリコンが用いられ、メモリセル周辺回路は
通常のコンプリメンタリMIS型回路が用いられて
いる。
第２図はかかるコンプリメンタリMIS型半導体
記憶装置の断面図である。
記憶装置の断面図である。
３はＮ型半導体基体、４はＰ型半導体ウエル、
５は厚いSiO2膜、６はゲート絶縁膜、７は多結
晶シリコンゲート電極、８はゲート電極と同時に
形成された多結晶シリコン層で、部分的に
SiO2CVD膜９によりマスクされ、該部８ａにお
いて不純物のドーブが阻止されて高抵抗のままと
されている。かかる多結晶シリコン層８をメモリ
セルの負荷手段たる高抵抗体として用いるのであ
る。１０はＰチヤンネルMISFETのソース、１
１はＰチヤンネルMISFETのドレイン、１２は
ＮチヤンネルMISFETのソース、１３はＰチヤ
ンネルMISFETのドレイン、１４は表面パシベ
ーシヨン用PSG膜、１５はアルミニウム電極であ
る。
５は厚いSiO2膜、６はゲート絶縁膜、７は多結
晶シリコンゲート電極、８はゲート電極と同時に
形成された多結晶シリコン層で、部分的に
SiO2CVD膜９によりマスクされ、該部８ａにお
いて不純物のドーブが阻止されて高抵抗のままと
されている。かかる多結晶シリコン層８をメモリ
セルの負荷手段たる高抵抗体として用いるのであ
る。１０はＰチヤンネルMISFETのソース、１
１はＰチヤンネルMISFETのドレイン、１２は
ＮチヤンネルMISFETのソース、１３はＰチヤ
ンネルMISFETのドレイン、１４は表面パシベ
ーシヨン用PSG膜、１５はアルミニウム電極であ
る。
第３図はかかる半導体記憶装置の製造態様を工
程順に示すものである。
程順に示すものである。
(a) N-型半導体基板３表面を酸化してSiO2膜５
を形成し、ウエルを形成すべき部分における
SiO2膜５をフオトエツチングにより除去す
る。そして、その状態でウエルにイオン込打み
をする。１６はフオトレジスト膜である。
を形成し、ウエルを形成すべき部分における
SiO2膜５をフオトエツチングにより除去す
る。そして、その状態でウエルにイオン込打み
をする。１６はフオトレジスト膜である。
(b) 次いで、Ｐ型不純物を拡散してＰ型半導体ウ
エル４を形成する。
エル４を形成する。
(c) 半導体表面に形成されたSiO2膜５を除去
し、次に表面を薄く酸化して絶縁膜１８を形成
し、次いでナイトライド（Si3N4）層１７を表面
にデポジシヨンし、その後フオトレジスト膜１
６を形成する。そしてこのフオトレジスト膜１
６をマスクとして用いたナイトライド膜１７を
フオトエツチングする。
し、次に表面を薄く酸化して絶縁膜１８を形成
し、次いでナイトライド（Si3N4）層１７を表面
にデポジシヨンし、その後フオトレジスト膜１
６を形成する。そしてこのフオトレジスト膜１
６をマスクとして用いたナイトライド膜１７を
フオトエツチングする。
(d) さらにフオトレジスト膜１６をウエル部以外
の部分につける。
の部分につける。
その状態でイオン打込みする。
(e) この状態で、上記ナイトライド膜１７をマス
クとして選択酸化して素子分離用アイソレーシ
ヨン膜を形成し、さらにマスクとして用いたナ
イトライド膜１７を除去する。そして、半導体
基板３の裏面もエツチングする。
クとして選択酸化して素子分離用アイソレーシ
ヨン膜を形成し、さらにマスクとして用いたナ
イトライド膜１７を除去する。そして、半導体
基板３の裏面もエツチングする。
(f) 半導体表面を加熱酸化してゲート絶縁膜６を
形成し、次いで、多結晶シリコン層７，８を形
成する。７はゲート電極を構成し、８はメモリ
セルの負荷手段となる高抵抗体を構成する。な
お、多結晶シリコン層７，８の形成後、薄くイ
オン打込みして、高抵抗体の比抵抗を一定の値
に抑制する。
形成し、次いで、多結晶シリコン層７，８を形
成する。７はゲート電極を構成し、８はメモリ
セルの負荷手段となる高抵抗体を構成する。な
お、多結晶シリコン層７，８の形成後、薄くイ
オン打込みして、高抵抗体の比抵抗を一定の値
に抑制する。
(g) 半導体ウエル部上にマスク１９を形成する。
この状態で、ＰチヤンネルMISFETのソー
ス、ドレイン拡散用窓開部を設け、その窓開部
を通じてＰ型不純物を拡散しソース１０、ドレ
イン１１を形成する。
ス、ドレイン拡散用窓開部を設け、その窓開部
を通じてＰ型不純物を拡散しソース１０、ドレ
イン１１を形成する。
(h) 上記マスクを除去し、逆にＰチヤンネル部上
をマスク１９で被う。なおこのとき、多結晶シ
リコン層８上の一部もマスクで被う。高抵抗状
態を維持するため不純物が拡散しないようにす
る必要性があるからである。
をマスク１９で被う。なおこのとき、多結晶シ
リコン層８上の一部もマスクで被う。高抵抗状
態を維持するため不純物が拡散しないようにす
る必要性があるからである。
この状態で、ソース、ドレイン拡散用窓開部
を設け、その窓開部を通じてＮ型不純物を拡散
し、ソース１２、ドレイン１３を形成する。
を設け、その窓開部を通じてＮ型不純物を拡散
し、ソース１２、ドレイン１３を形成する。
(i) その後、PSG膜１４を形成する。このPSG膜
１４をフオトエツチングして電機取出用窓開部
を形成する。
１４をフオトエツチングして電機取出用窓開部
を形成する。
(j) その後アルミニウム電極を形成する。
このように本発明によればメモリセルとしてコ
ンプリメンタリMIS型回路のうちの一方のチヤン
ネル型MISFETのみを用い、他方のチヤンネル
型MISFETを用いないからMISFET素子相互間
に広い間隔を設けておくことが必要でななくなる
ので、高集積化を図ることができる。
ンプリメンタリMIS型回路のうちの一方のチヤン
ネル型MISFETのみを用い、他方のチヤンネル
型MISFETを用いないからMISFET素子相互間
に広い間隔を設けておくことが必要でななくなる
ので、高集積化を図ることができる。
負荷手段として用いたポリシリコンからなる高
抵抗体の抵抗は、比抵抗が大きいので極めて小さ
い面積でよく、またメモリセルにデータが一度書
き込まれ、次にリフレツシユされるまでの間に書
き込み情報たる電荷がリークする分を補充するに
充分な微小電流を供給できるような値にする。例
えば容易に10GΩ程度の抵抗値でよい。なお、リ
ークは寄生容量の接合を通じて流れる電流及び、
OFF状態にあるMISFETを通じて流れるテーリ
ング電流により生じる。だから、これを補充する
僅かな電流を負荷手段たる高抵抗体によりコンプ
リメンタリMIS型メモリと消費電力をほとんど同
じにすることができる。勿論リフレツシユのため
回路も不要となる。
抵抗体の抵抗は、比抵抗が大きいので極めて小さ
い面積でよく、またメモリセルにデータが一度書
き込まれ、次にリフレツシユされるまでの間に書
き込み情報たる電荷がリークする分を補充するに
充分な微小電流を供給できるような値にする。例
えば容易に10GΩ程度の抵抗値でよい。なお、リ
ークは寄生容量の接合を通じて流れる電流及び、
OFF状態にあるMISFETを通じて流れるテーリ
ング電流により生じる。だから、これを補充する
僅かな電流を負荷手段たる高抵抗体によりコンプ
リメンタリMIS型メモリと消費電力をほとんど同
じにすることができる。勿論リフレツシユのため
回路も不要となる。
このとき、ポリシリコンの抵抗を高抵抗にして
メモリセルに供給する電流を極力微小電流とした
場合において、メモリセルの情報蓄積容量部に不
要なキヤリアが流入したとき、そのキヤリアがメ
モリセルの情報蓄積電荷をリークさせて誤動作を
招きやすくするが、本発明によれば、メモリセル
はＰ型ウエル内に形成されているので、基体内に
発生する好しくないキヤリアがメモリセル内に流
入するのを防止でき、これによつてメモリセルの
誤動作の発生を防止できる。
メモリセルに供給する電流を極力微小電流とした
場合において、メモリセルの情報蓄積容量部に不
要なキヤリアが流入したとき、そのキヤリアがメ
モリセルの情報蓄積電荷をリークさせて誤動作を
招きやすくするが、本発明によれば、メモリセル
はＰ型ウエル内に形成されているので、基体内に
発生する好しくないキヤリアがメモリセル内に流
入するのを防止でき、これによつてメモリセルの
誤動作の発生を防止できる。
一方、周辺回路についてはコンプリメンタリ
MIS型回路を用い、コンプリメンタリMIS型回路
の特徴を充分に活かす。
MIS型回路を用い、コンプリメンタリMIS型回路
の特徴を充分に活かす。
以上説明したように、本発明により電気的特性
を低下させることなく集積度の向上を図ることが
できる。
を低下させることなく集積度の向上を図ることが
できる。
第１図は本発明の一実施例に係るMIS型半導体
記憶装置を示す回路図、第２図は半導体記憶装置
の断面図、第３図ａ〜ｊはかかる半導体記憶装置
の製造態様を工程順に示す断面図である。 １……メモリセル、２……センスアンプ、３…
…Ｎ型半導体基板、４……Ｐ型半導体ウエル、
５，６……SiO2膜、７，８……多結晶シリコン
層、８ａ……高比抵抗部、９……CVD膜（マス
ク）、１０……ソース、１１……ドレイン、１２
……ソース、１３……ドレイン、１４……PSG
膜、１５……アルミニウム電極、１６……フオト
レジスト膜、１７……ナイトライド、１８……
SiO2膜、M1〜M11……MISFET、R1，R2……高
抵抗体。
記憶装置を示す回路図、第２図は半導体記憶装置
の断面図、第３図ａ〜ｊはかかる半導体記憶装置
の製造態様を工程順に示す断面図である。 １……メモリセル、２……センスアンプ、３…
…Ｎ型半導体基板、４……Ｐ型半導体ウエル、
５，６……SiO2膜、７，８……多結晶シリコン
層、８ａ……高比抵抗部、９……CVD膜（マス
ク）、１０……ソース、１１……ドレイン、１２
……ソース、１３……ドレイン、１４……PSG
膜、１５……アルミニウム電極、１６……フオト
レジスト膜、１７……ナイトライド、１８……
SiO2膜、M1〜M11……MISFET、R1，R2……高
抵抗体。
Claims (1)
- １ 半導体基体の一部に形成された複数のメモリ
セルと、前記各メモリセルに関連して前記基体の
他の部分に形成された周辺回路とを具備して成る
MIS型半導体記憶装置において、前記各メモリセ
ルは、Ｎ型半導体基体内に設けられたＰ型ウエル
内に形成され、かつ、各メモリセルは一対の駆動
用ＮチヤンネルMISFETに一対の高抵抗用ポリ
シリコン層を直列接続して形成された一対のイン
バータと、該インバータをフリツプフロツプ構成
に形成するための接続配線と、前記フリツプフロ
ツプを一対のデータ線に結合するための一対の伝
送用ＮチヤンネルMISFETとから成り、前記周
辺回路は前記Ｎ型半導体基体の他の部分に形成さ
れたＰチヤンネルMISFETとＮチヤンネル
MISFETとの直列回路を含むコンプリメンタリ
MIS型回路から成ることを特徴とするMIS型半導
体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6333077A JPS53148989A (en) | 1977-06-01 | 1977-06-01 | Mis-type semiconductor memory device |
| DE19772733514 DE2733514A1 (de) | 1976-07-26 | 1977-07-25 | Halbleiter-vorrichtungen |
| DE2760086A DE2760086C2 (ja) | 1976-07-26 | 1977-07-25 | |
| US07/684,867 US5359562A (en) | 1976-07-26 | 1991-04-15 | Semiconductor memory having polycrystalline silicon load resistors and CMOS peripheral circuitry |
| US08/230,814 US5446689A (en) | 1976-07-26 | 1994-04-21 | Semiconductor memory having a polycrystalline silicon load resistor and CMOS peripheral circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6333077A JPS53148989A (en) | 1977-06-01 | 1977-06-01 | Mis-type semiconductor memory device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028514A Division JPS59229788A (ja) | 1984-02-20 | 1984-02-20 | Ｍｉｓ型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53148989A JPS53148989A (en) | 1978-12-26 |
| JPS6120149B2 true JPS6120149B2 (ja) | 1986-05-21 |
Family
ID=13226121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6333077A Granted JPS53148989A (en) | 1976-07-26 | 1977-06-01 | Mis-type semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53148989A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0365455U (ja) * | 1989-10-25 | 1991-06-26 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4747082A (en) * | 1984-11-28 | 1988-05-24 | Hitachi Ltd. | Semiconductor memory with automatic refresh means |
| JP2559360B2 (ja) * | 1984-11-28 | 1996-12-04 | 株式会社日立製作所 | 半導体メモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131744A (ja) * | 1973-04-18 | 1974-12-17 | ||
| JPS5011644A (ja) * | 1973-06-01 | 1975-02-06 |
-
1977
- 1977-06-01 JP JP6333077A patent/JPS53148989A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131744A (ja) * | 1973-04-18 | 1974-12-17 | ||
| JPS5011644A (ja) * | 1973-06-01 | 1975-02-06 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0365455U (ja) * | 1989-10-25 | 1991-06-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53148989A (en) | 1978-12-26 |
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