JPS59229788A - Ｍｉｓ型半導体記憶装置 - Google Patents
Ｍｉｓ型半導体記憶装置Info
- Publication number
- JPS59229788A JPS59229788A JP59028514A JP2851484A JPS59229788A JP S59229788 A JPS59229788 A JP S59229788A JP 59028514 A JP59028514 A JP 59028514A JP 2851484 A JP2851484 A JP 2851484A JP S59229788 A JPS59229788 A JP S59229788A
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- JP
- Japan
- Prior art keywords
- memory cell
- channel
- film
- semiconductor memory
- type semiconductor
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＩＳ型半導体記憶装置に関するものである。
コンプリメンタリ型ＭＩＳ型半導体記憶装置においては
メモリセル及び周辺回路の双方がコンプリメンタリＭＩ
Ｓ型回路により構成されている。
メモリセル及び周辺回路の双方がコンプリメンタリＭＩ
Ｓ型回路により構成されている。
したがって、各メモリセルはＰチャンネルＭＩＳＦＥＴ
とＮチャンネルＦＥＴとによって構成される。この構成
においては１個のメモリセルの占有面積が広くなり集積
度の向上の抑制原因となった。殊にＰチャンネルＭＩＳ
ＦＥＴとＮチャンネルＦＥＴとの間にはウェル接合が介
在するため一定以上の間隔を設けなければならず，これ
が集積度を低下させる大きな原因となっていた。
とＮチャンネルＦＥＴとによって構成される。この構成
においては１個のメモリセルの占有面積が広くなり集積
度の向上の抑制原因となった。殊にＰチャンネルＭＩＳ
ＦＥＴとＮチャンネルＦＥＴとの間にはウェル接合が介
在するため一定以上の間隔を設けなければならず，これ
が集積度を低下させる大きな原因となっていた。
本発明はかかる問題を解決し，記憶容量の大容量化，集
積密度の向上，さらには低消費電力化を図ることを目的
とするものである。
積密度の向上，さらには低消費電力化を図ることを目的
とするものである。
上記目的を達成するための本発明の一実施態様は、一対
のインバータの一方の出力を他方の入力に、他方の出力
を一方の入力に印加するようにしてなるメモリセルを構
成するフリップフロノブの負荷手段として高抵抗多結晶
シリコン層を用し・てなり、上記メモリセルに接続する
データ線を読出し前に所定の電位にプリチャージしてな
るものである。
のインバータの一方の出力を他方の入力に、他方の出力
を一方の入力に印加するようにしてなるメモリセルを構
成するフリップフロノブの負荷手段として高抵抗多結晶
シリコン層を用し・てなり、上記メモリセルに接続する
データ線を読出し前に所定の電位にプリチャージしてな
るものである。
以下本発明を実施例により説明する。
第１図は本発明の一実施例を示す回路図である。
１はメモリセルで、ＮチャンネルＭＩＳＦＥＴＭ、〜Ｍ
４及び高抵抗Ｒ＋ 、Ｒ２により構成される。すなわ
ち、ＮチャンネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｍ ＋ と
高抵抗Ｒ１とによって一つのインバータが構成すれ、Ｎ
チャンネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｍ ２ と高抵抗
Ｒ２とによって他のインバータが構成される。そしてこ
の二つのインバータを相互にたすきかけ接続することに
よりメモリセルの主要部をなすフリップフロップが構成
される。
４及び高抵抗Ｒ＋ 、Ｒ２により構成される。すなわ
ち、ＮチャンネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｍ ＋ と
高抵抗Ｒ１とによって一つのインバータが構成すれ、Ｎ
チャンネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｍ ２ と高抵抗
Ｒ２とによって他のインバータが構成される。そしてこ
の二つのインバータを相互にたすきかけ接続することに
よりメモリセルの主要部をなすフリップフロップが構成
される。
Ｍａ、ＭａはＰチャンネル型ＭＩＳＦＥＴで。
プリチャージ用トランジスタとしての機能を果す。
Ｍ７〜Ｍｌｌはセンスアンプを構成するためのＭＩＳＦ
ＥＴで、Ｍ７ 、Ｍ９はＰ゛チヤンネ／Ｉ／ＭＩＳＦＥ
ＴＭｇ 、 ＲＬｏ 、 Ｍ＋＋はＰチャンネ＃Ｍ
ＩＳＦＥＴである。
ＥＴで、Ｍ７ 、Ｍ９はＰ゛チヤンネ／Ｉ／ＭＩＳＦＥ
ＴＭｇ 、 ＲＬｏ 、 Ｍ＋＋はＰチャンネ＃Ｍ
ＩＳＦＥＴである。
一対のデータ線ｐ、、ｐ、は上記センスアンプに接続さ
れ、線看８１石、は図示しないがデータ入力回路の出力
が接続される。
れ、線看８１石、は図示しないがデータ入力回路の出力
が接続される。
この回路においてＭＩＳＦＥＴＭ５ 、Ｍａはチップ
選択信号ＣＥの低レベル、高レベルに応じオンオンする
。Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｍｓ 、 Ｍａのオンに
よりデータ線Ａ、、Ａ、に付随するコンデンサ（図示し
ない）に充電が行なわ些る。ＭＩＳＦＥＴＭ３゜Ｍ４は
ワード信号の高レベルによりオン状態となる。センスア
ンプはクロック信号φが高レベルとなりＭＩＳＦＥＴＭ
、、がオン状態となることにより動作可能状態となる。
選択信号ＣＥの低レベル、高レベルに応じオンオンする
。Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｍｓ 、 Ｍａのオンに
よりデータ線Ａ、、Ａ、に付随するコンデンサ（図示し
ない）に充電が行なわ些る。ＭＩＳＦＥＴＭ３゜Ｍ４は
ワード信号の高レベルによりオン状態となる。センスア
ンプはクロック信号φが高レベルとなりＭＩＳＦＥＴＭ
、、がオン状態となることにより動作可能状態となる。
メモリセルからのデータの読み出しにおいては。
チップ選択信号ＣＥの高レベルの期間にワード信号を高
レベルとすることにより、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｍ
ｓｙＭ４がオン状態となりメモリセルの内容によってデ
ータｆｆ１Ｍ−１３，、Ｅ２の状態設定されろ。その後
にクロック信号φが高レベルとなることによりセンスア
ンプが動作可能状態となり、このセンスアンプはデータ
線の状態に対応して増幅動作を行う。
レベルとすることにより、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｍ
ｓｙＭ４がオン状態となりメモリセルの内容によってデ
ータｆｆ１Ｍ−１３，、Ｅ２の状態設定されろ。その後
にクロック信号φが高レベルとなることによりセンスア
ンプが動作可能状態となり、このセンスアンプはデータ
線の状態に対応して増幅動作を行う。
メモリセルへのデータの書き込みはデータ線１１゜ｐ２
の状態を設定した状態でワード信号を高レベルとするこ
とにより行なわれる。
の状態を設定した状態でワード信号を高レベルとするこ
とにより行なわれる。
本発明においては、メモリセルの駆動手段としてＮチャ
ンネルＭＩＳＦＥＴが用〜・られ、負荷手段としてＰチ
ャンネルＭＩＳＦＥＴでなく、高抵抗のポリシリコンが
用（・られ、メモリセル周辺回路は通常のコンプリメン
タリＭＩＳ型回路が用℃・られてし・る。
ンネルＭＩＳＦＥＴが用〜・られ、負荷手段としてＰチ
ャンネルＭＩＳＦＥＴでなく、高抵抗のポリシリコンが
用（・られ、メモリセル周辺回路は通常のコンプリメン
タリＭＩＳ型回路が用℃・られてし・る。
第２図はかかるコンプリメンタリＭＩＳ型半導体記憶装
置の断面図である。
置の断面図である。
３はＮ型半導体基体、４はＰ型半導体ウェル、５は厚い
５ｉｎ２膜、６はゲート絶縁膜、７は多結晶シリコンゲ
ート電極、８はゲート電極と同時に形成された多結晶シ
リコン層で１部分的にＳｉｎ。
５ｉｎ２膜、６はゲート絶縁膜、７は多結晶シリコンゲ
ート電極、８はゲート電極と同時に形成された多結晶シ
リコン層で１部分的にＳｉｎ。
ＣＶＤ膜９によりマスクされ、核部８ａＫ＃いて不純物
のドープが阻止されて高抵抗のままとされている。かか
る多結晶シリコン層８をメモリセルの負荷手段たる高抵
抗体として用いるのである。
のドープが阻止されて高抵抗のままとされている。かか
る多結晶シリコン層８をメモリセルの負荷手段たる高抵
抗体として用いるのである。
１０はＰチャンネルＭＩＳＦＥＴのソース、１１はＰチ
ャンネルＭＩＳＦＥＴのドレイン、１２はＮチャンネル
ＭＩＳＦＥＴのソース、１３けＰチャンネルＭＩＳＦＥ
Ｔのドレイン、Ｊ４は表面パシベーション用ＰＳＧ膜、
１５はアルミニウム電極である。
ャンネルＭＩＳＦＥＴのドレイン、１２はＮチャンネル
ＭＩＳＦＥＴのソース、１３けＰチャンネルＭＩＳＦＥ
Ｔのドレイン、Ｊ４は表面パシベーション用ＰＳＧ膜、
１５はアルミニウム電極である。
第３図はかかる半導体記憶装置の製造態様を工程順に示
すものである。
すものである。
（ａｔ Ｎ−型半導体基板３表面を酸化して５ｉ０２
膜５を形成し、ウェルな形成すべき部分における５ｉＯ
ｚ膜５をフォトエツチングにより除去する。
膜５を形成し、ウェルな形成すべき部分における５ｉＯ
ｚ膜５をフォトエツチングにより除去する。
そして、その状態でウェルにイオン打込みをする。
１６はフォトレジスト膜である。
（ｂｌ 次いで、Ｐ型不純物を拡散してＰ型半導体ウ
ェル４を形成する。
ェル４を形成する。
（ｃ） 半導体表面に形成された５ｉｆ２膜５を除去
し。
し。
次に表面を薄く酸化して絶縁膜１８を形成し、次いでナ
イトライド（ＳｉｓＮ＋）膜１７を表面にデポジション
し、その後フォトレジスト［１６を形成する。そしてこ
のフォトレジスト膜１６をマスクとして用いたナイトラ
イド膜１７をフォトエツチングする。
イトライド（ＳｉｓＮ＋）膜１７を表面にデポジション
し、その後フォトレジスト［１６を形成する。そしてこ
のフォトレジスト膜１６をマスクとして用いたナイトラ
イド膜１７をフォトエツチングする。
（ｄｉ さらにフォトレジスト膜１６をウェル部以外
の部分につける。
の部分につける。
その状態でイオン打込みする。
（ｅｌ この状態で、上記ナイトライド膜１７をマス
クとして選択酸化して素子分離用アイソレーション膜を
形成し、さらにマスクとして用いたナイトライド膜１７
を除去する。そして、半導体基板３の裏面もエツチング
する。
クとして選択酸化して素子分離用アイソレーション膜を
形成し、さらにマスクとして用いたナイトライド膜１７
を除去する。そして、半導体基板３の裏面もエツチング
する。
（ｆ） 半導体表面を加熱酸化してゲート絶縁膜６を
形成し２次いで、多結晶シリコン層７．８を形成する。
形成し２次いで、多結晶シリコン層７．８を形成する。
７はゲート電極を構成し、８はメモリセルの負荷手段と
なる高抵抗体を構成する。なお、多結晶シリコン層７．
８の形成後、薄くイオン打込みして、高抵抗体の比抵抗
を一定の値に制御する。
なる高抵抗体を構成する。なお、多結晶シリコン層７．
８の形成後、薄くイオン打込みして、高抵抗体の比抵抗
を一定の値に制御する。
（ｇ） 半導体ウェル部上にマスク１９を形成する。
この状態で、ＰチャンネルＭＩＳＦＥＴのソース、ドレ
イン拡散用窓開部を設け、その窓開部を通じてＰ型不純
物を拡散しソース１０．ドレイン１１を形成する。
イン拡散用窓開部を設け、その窓開部を通じてＰ型不純
物を拡散しソース１０．ドレイン１１を形成する。
（ｈｌ 上記マスクを除去し、逆にＰチャンネル部上
をマスク１９で被う。なおこのとき−多結晶ゾリコン層
８上の一部もマスクで被う。高抵抗状態を維持するため
不純物が拡散しないようにする必要性があるからである
。
をマスク１９で被う。なおこのとき−多結晶ゾリコン層
８上の一部もマスクで被う。高抵抗状態を維持するため
不純物が拡散しないようにする必要性があるからである
。
この状態で、ソース、ドレイン拡散用窓開部を設け、そ
の窓開部を通じてＮ型不純物を拡散し、ソース１２．ド
レイン１３を形成する。
の窓開部を通じてＮ型不純物を拡散し、ソース１２．ド
レイン１３を形成する。
（ｉｌ その後、ＰＳＧ膜１膜製４成する。このＰＳ
Ｇ膜１膜製４ォトエツチングして電極取出用窓開部を形
成する。
Ｇ膜１膜製４ォトエツチングして電極取出用窓開部を形
成する。
（ｊ） その後アルミニウム電極を形成する。
このように本発明によればメモリセイレとしてコンプリ
メンタリＭＩＳ型回路のうちの一方のチャンネル型ＩＶ
ＩＩＳＦＥＴのみを用い、他方のチャンネル型ＭＩＳＦ
ＥＴを用いな（・からＭＩＳＦＦＪＴ素子相互間に広い
間隔を設けておくことが必要でなくなるので、高集積化
を図ることができる。
メンタリＭＩＳ型回路のうちの一方のチャンネル型ＩＶ
ＩＩＳＦＥＴのみを用い、他方のチャンネル型ＭＩＳＦ
ＥＴを用いな（・からＭＩＳＦＦＪＴ素子相互間に広い
間隔を設けておくことが必要でなくなるので、高集積化
を図ることができる。
負荷手段として用いたポリシリコンからなる高抵抗体の
抵抗は、比抵抗が太き（・ので極めて小さい面積でよく
、またメモリセルにデータが一度書き込まれ、次にリフ
レッシュされるまでの間に書き込み情報たる電荷がリー
クする分を補充するに充分な微小電流を供給できるよう
な値にする。例えば容易にＩＯＣΩ程度の抵抗値でよい
。なお、リークは寄生容量の接合を通じて流れる電流及
び、ＯＦＦ状態にあるＭＩＳＦＥＴを通じて流れるテー
リング電流により生じる。だから、これを補充する僅か
な電流を負荷手段たる高抵抗体によりコンプリメンタリ
ＭＩＳ型メモリと消費電力をほとんど同じにすることが
できる。勿論リフレッシ−のための回路も不要となる。
抵抗は、比抵抗が太き（・ので極めて小さい面積でよく
、またメモリセルにデータが一度書き込まれ、次にリフ
レッシュされるまでの間に書き込み情報たる電荷がリー
クする分を補充するに充分な微小電流を供給できるよう
な値にする。例えば容易にＩＯＣΩ程度の抵抗値でよい
。なお、リークは寄生容量の接合を通じて流れる電流及
び、ＯＦＦ状態にあるＭＩＳＦＥＴを通じて流れるテー
リング電流により生じる。だから、これを補充する僅か
な電流を負荷手段たる高抵抗体によりコンプリメンタリ
ＭＩＳ型メモリと消費電力をほとんど同じにすることが
できる。勿論リフレッシ−のための回路も不要となる。
一方１１周辺回路についてはコンプリメンタＩＪ ＭＩ
ｓ型回“路を用い、コンプリメンタリＭＩＳ型回路の特
徴を充分に活かす。
ｓ型回“路を用い、コンプリメンタリＭＩＳ型回路の特
徴を充分に活かす。
以上説明したように、本発明により電気的特性を低下さ
せることなく集積度の向上を図ることができる。
せることなく集積度の向上を図ることができる。
第１図は本発明の一実施例に係るＭＩＳ型半導体記憶装
置を示す回路図、第２図は半導体記憶装置の断面図、第
３図（ａｔ〜（ｊ）はかかる半導体記憶装置の製造態様
を工程順に示す断面図である。 １・・・メモリセル、２・・・センスアンプ、３・・・
Ｎ型半導体基板、４・・・Ｐ型半導体ウェル、５．６・
・・５ｉ０２膜、７，８・・・多結晶シリコン層、８ａ
・・・高比抵抗部、９・・・ＣＶＤ膜（マスク）、１０
・・・ソース、１１・・・ドレイン％ １２・・・ソー
ス、１３・・・ドレイン、１４・・・ＰＳＧ膜、１５・
・・アルミニウム電極、１６・・・フォトレジスト膜、
１７・・・ナイトライド。 １８・・・Ｓｉｎ、膜１Ｍ、〜ＭｌＢ・・・Ｍ Ｉ Ｓ
Ｆ ＥＴ、 ＲＨＲ２・・・高抵抗体。 第 １ 図 Ｖｒｃ 第 ２ 図 第 ３ 図 Ｃり 第 ３ 図 （ｅノ エ （４） 第 ３ 図 どｔ）
置を示す回路図、第２図は半導体記憶装置の断面図、第
３図（ａｔ〜（ｊ）はかかる半導体記憶装置の製造態様
を工程順に示す断面図である。 １・・・メモリセル、２・・・センスアンプ、３・・・
Ｎ型半導体基板、４・・・Ｐ型半導体ウェル、５．６・
・・５ｉ０２膜、７，８・・・多結晶シリコン層、８ａ
・・・高比抵抗部、９・・・ＣＶＤ膜（マスク）、１０
・・・ソース、１１・・・ドレイン％ １２・・・ソー
ス、１３・・・ドレイン、１４・・・ＰＳＧ膜、１５・
・・アルミニウム電極、１６・・・フォトレジスト膜、
１７・・・ナイトライド。 １８・・・Ｓｉｎ、膜１Ｍ、〜ＭｌＢ・・・Ｍ Ｉ Ｓ
Ｆ ＥＴ、 ＲＨＲ２・・・高抵抗体。 第 １ 図 Ｖｒｃ 第 ２ 図 第 ３ 図 Ｃり 第 ３ 図 （ｅノ エ （４） 第 ３ 図 どｔ）
Claims (1)
- 【特許請求の範囲】 出されるべきメモリセルに接続されるデータ線は前記情
報の読出しに先だって所定の電位にプリチャージされる
ことを特徴とするＭＩＳ型半導体記憶装置。 ２、上記ＭＩＳ型半導体装置の周辺回路の少なくとも一
部は、コンプリメンタリＭＩ ＳＦＥＴ回路により構成
されてなることを特徴とする特許請求の範囲第１項記載
のＭＩＳ型半導体記憶装置。 ３、上記プリチャージを行なうためのＭＩ ＳＦＥＴは
ＰチャンネルＭＩ ＳＦＥＴにより構成されたことを特
徴とする上記特許請求の範囲第１項記載のＭＩＳ型半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028514A JPS59229788A (ja) | 1984-02-20 | 1984-02-20 | Ｍｉｓ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028514A JPS59229788A (ja) | 1984-02-20 | 1984-02-20 | Ｍｉｓ型半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6333077A Division JPS53148989A (en) | 1976-07-26 | 1977-06-01 | Mis-type semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229788A true JPS59229788A (ja) | 1984-12-24 |
| JPS6224876B2 JPS6224876B2 (ja) | 1987-05-30 |
Family
ID=12250789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028514A Granted JPS59229788A (ja) | 1984-02-20 | 1984-02-20 | Ｍｉｓ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229788A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4903238A (en) * | 1987-06-04 | 1990-02-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved immunity to supply voltage fluctuations |
-
1984
- 1984-02-20 JP JP59028514A patent/JPS59229788A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4903238A (en) * | 1987-06-04 | 1990-02-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved immunity to supply voltage fluctuations |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6224876B2 (ja) | 1987-05-30 |
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