JPS6388858A - ラツチアツプ保護回路付き集積回路 - Google Patents

ラツチアツプ保護回路付き集積回路

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JPS6388858A
JPS6388858A JP62239934A JP23993487A JPS6388858A JP S6388858 A JPS6388858 A JP S6388858A JP 62239934 A JP62239934 A JP 62239934A JP 23993487 A JP23993487 A JP 23993487A JP S6388858 A JPS6388858 A JP S6388858A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、相補性ＭＯＳ回路技術によるラッチアップ保
護回路付き集積回路に関する。
〔従来の技術〕
相補性ＭＯＳテクノロジーによるこの種の集積回路では
、半導体基板は集積回路の接地電位に接続されておらず
、基板バイアス電圧発生器により充電される。基板バイ
アス電圧発生器の基板バイアス電圧はトランジスターお
よび障壁キャパシタンスを減少し、またスイッチング速
度を改善する。
埋め込まれているｎ伝導形のトラフ状の半導体領域を設
けられているｎ伝導形の材料から成る半導体基板では、
負の基板バイアス電圧は約−２ないし一３Ｖである。ト
ラフ状の半導体領域の外側に半導体基板上に設けられて
いる電界効果トランジスタのソース領域はこの場合接地
電位に接続されている。
正の供給電圧のスイッチオンの瞬間に、考察されている
ｐ伝導形の半導体基板は先ず“浮動”状態にあり、外部
の電位から隔離されている。
この状態は、基板バイアス電圧発生器が有効になること
により終了する。供給電圧がスイッチオンされてから基
板バイアス電圧発生器が有効になるまでの時間間隔は主
にクロック周波数、存在すル結合キャパシタンスおよび
存在する容量性負荷により影響される。“浮動”の時間
中は半導体基板は、一方ではトラフ状の半導体領域と基
板との間に、また他方では接地電位と接続されているソ
ース領域と基板との間に存在している障壁キャパシタン
スを介して一時的に正のバイアス電圧に充電され得る。
この正のバイアス電圧は基板バイアス電圧発生器が有効
になる際に初めて再び減衰し、またその出力端に次第に
ビルドアップする負の基板バイアス電圧により置換され
る。しかし、集積回路の作動中にも、半導体基板から基
板バイアス電圧発生器を経て接地電位にある後者の端子
へ導き出される一層大きい電流が基板バイアス電圧発生
器の内部抵抗における電圧降下により半導体基板の正の
バイアス電圧に通じ得る。しかし、正のバイアス電圧は
、一般に集積回路の損傷を意味するラッチアップ作用が
レリースされ得るので、集積回路の安全を脅かす危険が
高い。
ラッチアップ作用を説明するために、トラフ状の半導体
領域のなかに位置する第１のチャネル形式の電界効果ト
ランジスタの１つの端子とこの領域の外側で半導体基板
上に位置する第２のチャネル形式の電界効果トランジス
タの１つの端子との間に一般に交互の伝導形式の４つの
相続く半導体層が存在しており、その際に前者のトラン
ジスタの一方の端子領域は第１の半導体層を、トラフ状
の半導体領域は第２の半導体層を、半導体基板は第３の
半導体層を、また後者のトランジスタの一方の端子領域
は第４の半導体層を形成することから出発する。この構
成に基づいて、１つの寄生的なｐｎｐトランジスタおよ
び１つのｎｐｎ）ランジスタが生ずる。ｐｎｐトランジ
スタのコレクタはｎ　ｐ　ｎトランジスタのベースに相
当し、またｐｎｐ）ランジスタのベースはｎｐｎ）ラン
ジスタのコレクタに相当する。この構造はサイリスクの
ように１つの四層ダイオードｐｎｐｎを形成する。
半導体基板の正のバイアス電圧では第３の半導体層と第
４の半導体層との間のｐｎ接合が、この四層構造のなか
に寄生的なサイリスク作用に帰せられる１つの電流枝路
が前記のトランジスタ端子の間に生ずるほど導通方向に
バイアスされ得る。その後、電流枝路は正の基板バイア
ス電圧の消滅後も残存し、集積回路を熱的に過負荷し得
る。
トランジスタキャパシタンスおよび障壁キャパシタンス
の減少のためにＮＭＯＳ技術において、集積回路上のい
わゆる基板バイアス電圧発生器を介して発生される負の
基板バイアス電圧がが使用されることは公知である（図
書シリーズ［−半導体エレクトロニクス（Ｈａｌｂｌｅ
ｉｔｅｒｅｌｅｋｔｒｏｎｉｋ）　　Ｉ、１４、エイチ
・ワイス（ｔｌ、Ｗｅｉｓｓ）、ケイ・ホーニンガー（
Ｋ、ｌｌｏｒｎｉｎｇｅｒ　）　　“集積ＭＯＳ回路（
Ｉｎｔｅｇｒｉｅｒｔｅ　ＭＯＳ−３ｃｈａｌｔｕｎｇ
ｅｎ　）″、第２４７〜２４８頁参照）。正の半導体基
板電圧におけるラッチアップ作用は同じくこの専門図書
の第１１１〜１１２頁にも記載されている。解決策とし
てここにはテクノロジーの変更（ドーピングプロフィル
）または設計時の対策（トラフ間隔）が提案されている
。ラッチアップ作用をｐ］止する１つの他の提案は刊行
物：ディー・タカクス（Ｑ、Ｔａｋａｃｓ）ばか“オン
チップ基板バイアス発生器を有するｎウェル０ＭＯＳ中
の静的および過渡的ランチアノプハードネス（Ｓｔａｔ
ｉｃ　ａｎｄ　ｔｒａｎｓｉｅｎｔ　１ａｔｃｈ−ｕｐ
　ｈａｒｄｎｅｓｓ　ｉｎ　ｎ−ｗｅｌｌ　ＣＭＯＳｗ
ｉｔｈ　ｏｎ−ｃｈｉｐ　５ｕｂｓｔｒａｔｅ　ｂｉａ
ｓ　ｇｅｎｅｒａｔｅｒ　）　　”、ＴＥＤＭ　　８５
、テクニカルダイジェスト（Ｔｅｃｈｎｉｃａｌ　Ｄｉ
ｇｅｓｔ）　、第５０４〜５０８頁に示されている。こ
こには、半導体基板中の寄生的バイポーラトランジスタ
を能動化するのに十分でない値に半導体基板電位を制限
することによってラッチアップ作用を防止する端子回路
が提案されている。そのために端子回路は高い容量性充
電電流を接地点に導き出さなければならない。
上記の端子回路により原理的に、半導体基板の正の充電
の可能性は排除されず、単にその影響が、半導体基板の
正の充電が行われた場合に低抵抗の接地接続が正の充電
を再び消滅させることにより補償される。
〔発明が解決しようとする問題点〕
本発明の目的は、冒頭に記載した種類の集積回路であっ
て、ラッチアップ作用の生起がほぼ回避される集積回路
を提供することである。
〔問題点を解決するための手段〕
この目的は、本発明によれば、特許請求の範囲第１項に
記載の集積回路により達成される。
特許請求の範囲第２項ないし第８項には本発明の有利な
実施例があげられており、また特許請求の範囲第９項に
は本発明の有利な応用例があげられている。
〔発明の効果〕
本発明により得られる利点は特に、ラッチアップ作用を
レリースし得る望ましくない高い半導体基板の充電が簡
単な手段により、この危険を排除する値に制限されるこ
とである。
〔実施例〕
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
第１図には、ドープされた半導体材料、たとえばｐ伝導
形シリコンから成る半導体基板１の上に構成されている
ラッチアップ保護回路を有する本発明による集積回路が
示されている。半導体基板１は、その境界面１ａまで延
びているｎ伝導形のトラフ状の半導体領域２を有する。
半導体領域２の外側の半導体基板内に、２つのｎチャネ
ル電界効果トランジスタＴ２およびｒ３のソースおよび
ドレイン領域を形成するｎ＋ドープされた半導体領域３
．４．２０および２１が埋め込まれている。
任意に（たとえば“積み重ねられたキャパシタ”または
“トレンチキャパシタ”として）構成されていてよいコ
ンデンサＣは、この場合、１つの平らな誘電体１ｉｉ２
５．１つの平らなポリシリコン層２６および１つの平ら
なｎドープされた層２４から成っており、ｎチャネル電
界効果トランジスタＴ３と一緒に、情報の書込みおよび
読出しが可能な１トランジスタメモリセルを形成する。
半導体領域３と４との間または２０と２１との間に位置
するチャネル範囲は、１つの端子６または３７を設けら
れており、またたとえば５ｉ０２から成る１つの薄い電
気絶縁層７または２３により境界面１ａから隔てられて
いる１つのゲート５または２２により覆われる。ドレイ
ン領域２１は端子３８と接続されており、他方ソース領
域３は接地電位ＶＳＳにある端子８と接続されている。
さらに半導体領域２のなかに１つのｐチャネル電界効果
トランジスタＴ１のソースおよびドレイン領域を形成す
るｐ＋ドープされた半導体領域９および１０が埋め込ま
れている。領域９と１０との間に位置するチャネル範囲
は、１つの端子１２を設けられており、またたとえばＳ
　ｉ０２から成る１つの薄い電気絶縁層１３により境界
面１ａから隔てられている１つのゲート１１により覆わ
れる。電界効果トランジスタＴＩのソース領域９は、供
給電位ＶＤＤと接続されている１つの端子１４と接続さ
れている。端子１４と接続されているｎ＋ドープされた
接触領域１５を介して半導体領域２は供給電圧ＶＤＤに
接続されている。
さらに、接地電位ＶＳＳおよび供給電圧ＶＯＯに接続さ
れており、たとえば−２ないし一３Ｖの負の基板バイア
ス電圧を発生する基板バイアス電圧発生器１６が設けら
れている。基板バイアス電圧発生器１６の出力端１７は
入力端３０を介してランチアップ保護回路２７と接続さ
れており、また半導体基板１のなかに埋め込まれている
ｐ＋ド−プされた基板電圧端子１８と接続されている。
それによって半導体基板１は基板バイアス電圧発生器１
６により発生される負の基板バイアス電圧ＶＢ１１にあ
り、他方において半導体基板１のなかに位置するトラン
ジスタ、たとえばＴ２のソース領域、たとえば３は接地
電位ＶＳＳにある。これにより、なかんずく、半導体基
板１のなかに配置され°Ｃいるトランジスタのドレイン
およびソースｔｉ域の障壁キャパシタンスが小さくされ
ることが達成される。鎖線１９に沿って位置する四層構
造３．１２および９が端子８と１４との間に生じ得るう
・ンチアソプ作用を避けるため、コンデンサＣの容量性
充電電流が電子的保護回路２７により、ラッチアップが
レリーズされるほど基板を正に充電するのに十分でない
値に減ぜられる。電子的保護回路２７のなかで入力端３
０における信号の大きさに関係して入力端３１が、コン
デンサＣのコンデンサ面２６に接続されている出力端２
９と電気的に接続される。入力端３１はコンデンサに対
するバイアス電圧発生器２８に接続されている。
バイアス電圧発生器２８は接地電位ＶＳＳおよび供給電
圧ＶＤＤと接続されている。バイアス電圧発生器２８の
出力電圧はたとえば供給電圧の半分、すなわちＶ　ｏ　
ｏ　／　２であってよい。電子的保護回路２７の入力端
３０は同時に基板バイアス電圧発生器１６の出力端１７
およびｐ＋ドープされた基板バイアス電圧端子１８と接
続されている。内部参照電圧よりも大きい電圧ＶＢＢに
おいて、電子的保護回路２７は入力端３１と出力端２９
との間の接続を遮断する。このことは、正の基板電位に
おいてバイアス電圧発生器２８からコンデンサＣへの容
量性充電電流が遮断されることを意味する。
これはたとえばミ供給電圧ＶＯＯのスイッチオンの際に
半導体基板１が、基板バイアス電圧発生器１６がまだそ
の完全な負のバイアス電圧を供給しない間に、容量性充
電電流により正のバイアス電圧に高められるときに生ず
る。正規作動中または負の基板バイアス電圧の際にはコ
ンデンサ面２６は低抵抗で電子的保護回路２７を介して
コンデンサに対するバイアス電圧発生器２８に接続され
ている。
第２図には、追加的な端子回路により第１図と相違する
本発明の第２の実施例が示されている。
基板バイアス電圧発生器１６の出力端１７は１つの電子
的スイッチ、ここでは電界効果トランジスタＴ４を介し
て、接地電位ＶＳｓにある１つの回路点と接続されてい
る。図示されている実施例ではこの回路点は端子３６で
ある。詳細には、第２図の配置における出力端１７は、
半導体基板１のなかに埋め込まれている１つのｎ＋ドー
プされた半導体領域３２と接続されている。半導体基板
１のなかに埋め込まれている１つの別のｎ１ドープされ
た半導体領域３３が、接地電位ＶＳＳにある回路点、す
なわち端子３６と接続されている。領域３２と３３との
間に位置する半導体基板１の範囲は、たとえばＳｉＯ２
から成る薄い電気絶縁層３４により境界層１ａから隔て
られている１つのゲート３５により覆われている。領域
３２および３３は部分３４および３５と一緒に１つのｎ
チャネル電界効果トランジスタＴ４を形成する。トラン
ジスタＴ４の駆動は節点１７を介して行われる。
第２図中のスイッチングトランジスタ３２ないし３５は
、半導体基板１とｎ＋ドープされた半導体領域３との間
のｐｎ接合の導通電圧よりも小さい値の低いカットオフ
電圧を有していなければならない。これは通常の仕方で
たとえば、領域３２と３３との間に位置する半導体基板
１の範囲がたとえば１０”ｃｍ−’の基本ドーピングの
ほかに追加的なドーピングを施されておらず、他方にお
いてその他の電界効果トランジスタ、たとえばＴ２のチ
ャネル範囲は好ましくは約１０′２ｃｍ−２の量でのイ
ンイ゛ランチーシランにより基本ドーピングを強くする
追加的なドーピングを施されていることにより達成され
る。使用される製造技術で２種類の絶縁層厚みが得られ
るならば、絶縁層３４に対してはたとえば１５ｎｍの薄
いほうの厚みが使用され、他方において絶縁層７および
１３に対しては約２０ないし２５ｎｍの厚みが選定され
ることが目的にかなっている。半導体基板１がたとえば
、第１図で既に説明したように、基板バイアス電圧発生
器１６がまだ完全な負の電圧を有していないときに供給
電圧ＶＯＯが与えられた際に生ずる正のバイアス電圧に
あれば、ゲート３５も相応に正にバイアスされており、
このことは低いカットオフ電圧の超過の際にスイッチン
グトランジスタ３２ないし３５が導通することに通ずる
。
それによってその後は節点１７における電圧は低いカッ
トオフ電圧の値に制限される。
電子的保護回路がコンデンサＣの容量性充電電流の遮断
により半導体基板１におけるこの充電電流による正の充
電を阻止する間は、追加的な端子回路は正の基板充電の
その他のすべての可能性を妨げる。たとえば作動中に、
半導体基板１および部分１８．１７．１６を経て接地Ｖ
ＳＳへ流れ出る大きな電流が生ずると、基板バイアス電
圧発生器１６の内部抵抗Ｗに、出力端１７、従ってまた
半導体基板１が少なくとも一時的に正のバイアス電圧に
達するような電圧降下が生じ得る。この場合、この電流
は追加的な端子回路を経て流し出される。
第１図および第２図中の基板バイアス電圧発生器１６、
電子的保護回路２７およびコンデンサに対するバイアス
電圧発生器２８が半導体基板の上に一緒に集積されてい
ることは目的にかなっている。
第３図には電子的保護回路２７の原理回路が示されてい
る。この回路は３つの構成要素、すなわち１つの入力端
３０を有する１つのコンパレータにと、１つの増幅器■
と、１１つの入力端３１および１つの出力端２９を有す
る１つの電子スイッチＳとから成っている。コンパレー
タは入力端３０に与えられている電圧を内部の所与の電
圧値または接地電位ＶＳＳと比較する。比較の結果、与
えられている電圧が内部の電圧値よりも大きければ、相
応の信号が出力端３０ａに発せられ、この信号が増幅器
Ｖを介して増幅され、また電子スイッチＳのなかで入力
端３１および出力端２９を電気的に互いに隔てる。しか
し、入力端３０に与えられている電圧が内部の電圧値よ
りも小さければ、出力端３０ａにおける信号を介して電
子スイッチＳのなかで入力端３１および出力端２９を電
気的に互いに接続する。増幅器Ｖは、電子スイッチＳへ
のコンパレータにの出力電圧のマツチングの必要性に応
じて組み込まれる。
第４図には電子的保護回路２７の実施例が示されている
。この回路はただ２つの構成要素、すなわち１つのコン
パレータにおよび１つの電子スイッチＳから成っている
。コンパレータにとしては、１つのｎチャネル電界効果
トランジスタＴ５と、特に１つのｐチャネル電界効果ト
ランジスタＴ６により形成されておりその基板でそのソ
ース端子と接続されている１つの負荷要素との直列回路
が設けられている。電界効果トランジスタＴ５およびＴ
６のゲートは一緒に接続されており、また電子的保護回
路２７の入力端３０を形成している。
直列回路の一方の端子は供給電圧ＶＤＤに接続されてお
り、また他方の端子は接地電位ＶＳＳと接続されている
。電子スイッチＳは１つのｎヂャネル電界効果トランジ
スタＴ７により実現されている。ドレインおよびソース
端子はそれぞれ電子的保護回路２７の入力端３１および
出力端２９を形成する。接続点３９はｎチャネル電界効
果トランジスタＴ７のゲートに接続されており、また電
界効果トランジスタＴ７および電界効果トランジスタＴ
５の基板端子は基板電位ＶＲＲに接続されている。
作動中に入力端３０における電圧が電界効果トランジス
タＴ５のカットオフ電圧ＵＪと接地電圧ＶＳＳとの和を
超過すると、インバータＴ５．１゛６における出力電圧
は低下する。電界効果ｉ・ランジスタＴ５は導通状態と
なり、接続点３９における電位を低める。この場合には
電界効果トランジスタＴ７は遮断状態にあり、また入力
端３１と出力端２９との間の接続は遮断されている。負
の基板バイアス電圧の際には、すなわち入力端３０にお
ける電圧がｕ’ｒ＋ｖｓｓよりも小さいときには、電界
効果トランジスタＴ５は遮断状態となり、他方において
電界効果トランジスタＴ６、Ｔ７は導通状態に移行する
。この場合には入力端３１および出力端２９は電気的に
互いに接続される。供給電圧ＶＤＤも基板バイアス電圧
Ｖｌｌ１１も正規作動中に電流を負荷されない。
ツ」二に説明した実施例とならんで本発明は、ｎ伝導形
の基板がｎ伝導形のトラフ状の半導体領域を設けられて
いる実施例をも含んでいる。その際には、すべての半導
体部分の伝導形式およびすべての電圧の極性がそれぞれ
逆にされる。
さらに、本発明は第１図および第２図から下記のように
変形された実施例をも含んでいる。境界線Ｂ１は省略さ
れており、その際にこれらの画部分はいまやｎ伝導形の
基板として理解されるべきである。これから出発してこ
のｎ伝導形の基板のなかに、破線Ｂ２によりｎ伝導形の
基板に対して境されており、また回路部分子２、Ｔ３、
Ｃ，Ｔ４および１８を含んでいる１つのｎ伝導形のトラ
フ状の半導体領域が埋め込まれる。
本発明の有利な応用例は、メモリセルと共にモノリシッ
クに集積されている実装密度が高いグイナミソク半導体
メモリの周辺回路への応用である。
【図面の簡単な説明】
第１図は１トランジスタメモリセルを有するＣＭＯＳ回
路技術によるラッチアップ保護回路付き集積回路の構成
図、第２図は追加的に１つの端子回路を設けられている
こと以外は第１図と同様のラフチアツブ保護回路付き集
積回路の構成図、第３図はラッチアップ保護回路の原理
回路図、第４図はラッチアップ保護回路の実施例の回路
図である。 １・・・半導体基板、１ａ・・・境界面、２・・・トラ
フ状半導体領域、３．４，２０，２１，１５，３２．３
３・・・ｎ４ドープされた半導体領域、５．　１１．　
２２．３５・・・ゲート電極、６，１２．３７・・・ゲ
ート＆１　子、８，１４，３８．３６・・・ドレインま
たはソース端子、９．１０．１８・・・ｐ＋ドープされ
た半導体領域、１６・・・基板バイアス電圧発生器、１
７・・・基板バイアス電圧発生器の出力端、２４・・・
コンデンサＣのロドープされた層、２５・・・コンデン
サＣの平らな誘電体層、２６・・・コンデンサＣの平ら
なポリシリコン層、２８・・・バイアス電圧発生器、２
９・・・ラッチアップ保護回路の出力端、３０，３１・
・・ラッチアップ保護回路の入力端、３０ａ・・・コン
パレータの出力端、３９・・・接続点、Ｂｌ、Ｂ２・・
・境界線、Ｃ・・・コンデンサ、Ｋ・・・コンパレータ
、Ｓ・・・電子スイッチ、Ｔ１〜Ｔ７・・・トランジス
タ、■・・・増幅器、ＶＢＢ・・・基板バイアス電圧、
ＶＤＯ・・・供給電圧、ＶＳＳ・・・接地電位、Ｗ・・
・バイアス電圧発生器の内部抵抗。

Claims (1)

  1. 【特許請求の範囲】 １）ドープされた半導体基板（１）のなかに配置されて
    おり基板バイアス電圧発生器（１６）の出力端（１７）
    に接続されている基板バイアス電圧端子（１８）を有す
    る相補性ＭＯＳ回路技術によるラッチアップ保護回路付
    き集積回路において、２つのコンデンサ面（２４、２６
    ）を有する１つのコンデンサ（Ｃ）が設けられており、
    その第１のコンデンサ面（２４）がドープされた半導体
    基板（１）と接続されており、またその第２のコンデン
    サ面（２６）が、基板バイアス電圧端子（１８）から取
    り出される電圧により制御される電子的保護回路（２７
    ）を介してコンデンサに対するバイアス電圧発生器（２
    ８）に接続されており、基板バイアス電圧端子（１８）
    から取り出される電圧が基準電位（接地、Ｖ＿Ｓ＿Ｓ）
    および１つのトランジスタのカットオフ電圧Ｕ＿ｒの和
    よりも小さいときには、第２のコンデンサ面（２６）お
    よびコンデンサに対するバイアス電圧発生器（２８）が
    電子的保護回路（２７）により互いに接続されており、
    また基板バイアス電圧端子（１８）から取り出される電
    圧が上記の和よりも大きいときには、第２のコンデンサ
    面（２６）とコンデンサに対するバイアス電圧発生器（
    ２８）との間の接続が電子的保護回路（２７）により遮
    断されていることを特徴とするラッチアップ保護回路付
    き集積回路。 ２）第１の伝導形式の半導体基板（１）が第１の伝導形
    式のトラフ状の半導体領域により置換され、また第２の
    伝導形式のトラフ状の半導体領域（２）が第２の伝導形
    式の半導体基板により置換され、また第１の伝導形式の
    トラフ状の半導体領域が第２の伝導形式の半導体基板の
    なかに埋め込まれていることを特徴とする特許請求の範
    囲第１項記載の集積回路。 ３）電子的保護回路（２７）が１つのコンパレータ（Ｋ
    ）、１つの増幅器（Ｖ）および１つの電子スイッチ（Ｓ
    ）から成っていることを特徴とする特許請求の範囲第１
    項または第２項記載の集積回路。 ４）コンパレータ（Ｋ）が１つの負荷要素および１つの
    第１の電界効果トランジスタ（Ｔ５）の直列回路を含ん
    でおり、同時に負荷要素の１つの端子を成すこの直列回
    路の第１の端子が正の電圧（供給電圧Ｖ＿Ｄ＿Ｄ）と接
    続されており、同時に第１の電界効果トランジスタ（Ｔ
    ５）の１つの端子を成すこの直列回路の第２の端子がコ
    ンパレータ（Ｋ）の接地電位（Ｖ＿Ｓ＿Ｓ）と接続され
    ている第２の入力端を形成し、また第１の電界効果トラ
    ンジスタ（Ｔ５）のゲート端子がコンパレータ（Ｋ）の
    第１の入力端（３０）を成し、また第１の電界効果トラ
    ンジスタ（Ｔ５）の１つの基板端子が基板バイアス電圧
    発生器（１６）の出力端（１７）と接続されていること
    を特徴とする特許請求の範囲第３項記載の集積回路。 ５）負荷要素が他のチャネル形式の第２の電界効果トラ
    ンジスタ（Ｔ６）であり、また電界効果トランジスタ（
    Ｔ６）のゲート端子が第１の電界効果トランジスタ（Ｔ
    ５）のゲート端子と接続されており、また電界効果トラ
    ンジスタ（Ｔ５）の基板端子が直列回路の第１の端子（
    ３０）と接続されていることを特徴とする特許請求の範
    囲第４項記載の集積回路。 ６）電子スイッチが、ゲート端子で第１の電界効果１ト
    ランジスタ（Ｔ５）および第１の直列回路の負荷要素の
    １つの接続点（３９）に接続されている１つの電界効果
    トランジスタ（Ｔ７）を含んでおり、電界効果トランジ
    スタ（Ｔ７）の基板端子が基板バイアス電圧発生器（１
    ６）の出力端（１７）と接続されており、電界効果トラ
    ンジスタ（Ｔ７）のソース端子が第２のコンデンサ面（
    ２６）と、また電界効果トランジスタ（Ｔ７）のドレイ
    ン端子がコンデンサに対する供給電圧発生器（２８）と
    接続されていることを特徴とする特許請求の範囲第３項
    ないし第５項のいずれか１項に記載の集積回路。 ７）基板バイアス電圧発生器（１６）の出力端（１７）
    が１つの電子スイッチ（Ｔ４）を介して接地電位（Ｖ＿
    Ｓ＿Ｓ）にある回路点（３６）と接続されており、また
    電子スイッチ（Ｔ４）が基板バイアス電圧発生器（１６
    ）の出力端（１７）を介して駆動されることを特徴とす
    る特許請求の範囲第１項ないし第６項のいずれか１項に
    記載の集積回路。 ８）基板バイアス電圧発生器（１６）、コンデンサに対
    するバイアス電圧発生器（２８）、電子的保護回路（２
    ７）および電子スイッチ（Ｔ４）が半導体基板の上に一
    緒に集積されていることを特徴とする特許請求の範囲第
    １項ないし第７項のいずれか１項に記載の集積回路。 ９）集積密度が高いダイナミック半導体メモリに対する
    周辺回路として応用されることを特徴とする特許請求の
    範囲第１項ないし第８項のいずれか１項に記載の集積回
    路。
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