JP3144010B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置、特
に、α線等によるソフトエラー耐性を施した例えばＳＲ
ＡＭにおけるメモリセルの構造に関する。
に、α線等によるソフトエラー耐性を施した例えばＳＲ
ＡＭにおけるメモリセルの構造に関する。
【０００２】
【従来の技術】近時、ＳＲＡＭの低消費電力化に有効な
ものとして、ＣＭＯＳインバータを利用したＣＭＯＳ型
ＳＲＡＭが注目されている。しかし、ＣＭＯＳ回路で
は、Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタ
を分離するための領域が必要であることから、高集積化
に不利になるという問題があった。
ものとして、ＣＭＯＳインバータを利用したＣＭＯＳ型
ＳＲＡＭが注目されている。しかし、ＣＭＯＳ回路で
は、Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタ
を分離するための領域が必要であることから、高集積化
に不利になるという問題があった。
【０００３】そこで、従来では、負荷として用いられる
Ｐ−ＭＯＳトランジスタを逆スタガー型のＴＦＴ（薄膜
トランジスタ）で構成することにより、ＣＭＯＳ型ＳＲ
ＡＭの高集積化を図っている。即ち、Ｐチャネル型ＴＦ
Ｔ（以下、単にＰ−ＴＦＴと記す）をＮ−ＭＯＳトラン
ジスタ上に積み重ねることにより、ＣＭＯＳ回路の占有
面積が大幅に縮小化され、ＣＭＯＳ型ＳＲＡＭの高集積
化を容易に実現させることができる。
Ｐ−ＭＯＳトランジスタを逆スタガー型のＴＦＴ（薄膜
トランジスタ）で構成することにより、ＣＭＯＳ型ＳＲ
ＡＭの高集積化を図っている。即ち、Ｐチャネル型ＴＦ
Ｔ（以下、単にＰ−ＴＦＴと記す）をＮ−ＭＯＳトラン
ジスタ上に積み重ねることにより、ＣＭＯＳ回路の占有
面積が大幅に縮小化され、ＣＭＯＳ型ＳＲＡＭの高集積
化を容易に実現させることができる。
【０００４】従来のＣＭＯＳ型ＳＲＡＭの構成を図４の
等価回路図及び図５の断面図に基いて説明する。
等価回路図及び図５の断面図に基いて説明する。
【０００５】従来のＳＲＡＭは、図４に示すように、一
対のドライバトランジスタ（Ｎ−ＭＯＳトランジスタ）
Ｔｒ1 及びＴｒ2 とこれらドライバトランジスタＴｒ1
及びＴｒ2 の記憶ノードＮ1 及びＮ2 に接続された一対
のＰチャネル型薄膜トランジスタ（以下、単にＰ−ＴＦ
Ｔと記す）Ｔ1 及びＴ2 からなる負荷により構成された
フリップフロップ回路ＦＦと、一対のアクセストランジ
スタ（Ｎ−ＭＯＳトランジスタ）Ｑ1 及びＱ2 とからメ
モリセルが構成されている。尚、図において、ＷＬはワ
ード線、ＢＬ及び（反転ＢＬ）はビット線である。
対のドライバトランジスタ（Ｎ−ＭＯＳトランジスタ）
Ｔｒ1 及びＴｒ2 とこれらドライバトランジスタＴｒ1
及びＴｒ2 の記憶ノードＮ1 及びＮ2 に接続された一対
のＰチャネル型薄膜トランジスタ（以下、単にＰ−ＴＦ
Ｔと記す）Ｔ1 及びＴ2 からなる負荷により構成された
フリップフロップ回路ＦＦと、一対のアクセストランジ
スタ（Ｎ−ＭＯＳトランジスタ）Ｑ1 及びＱ2 とからメ
モリセルが構成されている。尚、図において、ＷＬはワ
ード線、ＢＬ及び（反転ＢＬ）はビット線である。
【０００６】即ち、このＳＲＡＭの構成を図５に基いて
説明すると、Ｐ型のウェル領域３１上にＳｉＯ2 等から
なるゲート絶縁膜３２を介してドライバトランジスタＴ
ｒ1 のゲート電極ＧＤ１並びにアクセストランジスタＱ
2 のゲート電極（ワード線）ＷＬが例えば１層目の半導
体層、例えばポリサイド層にて形成され、これらゲート
電極ＧＤ１上にＳｉＯ2 からなる層間絶縁膜３３を介し
てＰ−ＴＦＴ（Ｔ1 及びＴ2 ）のゲート電極ＧＴ1 及び
ＧＴ2 が２層目の半導体層、例えば多結晶シリコン層に
て形成され、これらゲート電極ＧＴ1 及びＧＴ2 上にＳ
ｉＯ２からなる層間絶縁膜３４を介してＰ−ＴＦＴ（Ｔ
1 ）の活性層Ａｃ1 とＶｃｃライン３５が形成されて構
成されている。
説明すると、Ｐ型のウェル領域３１上にＳｉＯ2 等から
なるゲート絶縁膜３２を介してドライバトランジスタＴ
ｒ1 のゲート電極ＧＤ１並びにアクセストランジスタＱ
2 のゲート電極（ワード線）ＷＬが例えば１層目の半導
体層、例えばポリサイド層にて形成され、これらゲート
電極ＧＤ１上にＳｉＯ2 からなる層間絶縁膜３３を介し
てＰ−ＴＦＴ（Ｔ1 及びＴ2 ）のゲート電極ＧＴ1 及び
ＧＴ2 が２層目の半導体層、例えば多結晶シリコン層に
て形成され、これらゲート電極ＧＴ1 及びＧＴ2 上にＳ
ｉＯ２からなる層間絶縁膜３４を介してＰ−ＴＦＴ（Ｔ
1 ）の活性層Ａｃ1 とＶｃｃライン３５が形成されて構
成されている。
【０００７】ドライバトランジスタのゲート電極ＧＤ１
とアクセストランジスタＱ2 の一方のソース・ドレイン
領域ＳＤとの接続部分で図５で示す記憶ノードＮ1 が構
成される。尚、３６及び３７はＳｉＯ2 からなる層間絶
縁膜、３８は金属膜からなるビット線取出し用配線であ
る。また、３９はＰ型のシリコン基板、４０はＮ型のウ
ェル領域である。
とアクセストランジスタＱ2 の一方のソース・ドレイン
領域ＳＤとの接続部分で図５で示す記憶ノードＮ1 が構
成される。尚、３６及び３７はＳｉＯ2 からなる層間絶
縁膜、３８は金属膜からなるビット線取出し用配線であ
る。また、３９はＰ型のシリコン基板、４０はＮ型のウ
ェル領域である。
【０００８】そして、従来では、α線等によるソフトエ
ラーを防止するために、Ｐ−ＴＦＴ（Ｔ1 ）のゲート電
極ＧＴ1 を活性層Ａｃ1 の上記記憶ノードＮ1 に接続さ
れるソース領域４１Ｓ下まで延長して形成することによ
り、ゲート電極ＧＴ1 とソース領域４１Ｓ間に結合容量
を形成するようにしている。この場合、Ｐ−ＴＦＴ（Ｔ
1 ）のゲート電極ＧＴ1 とドライバトランジスタＴｒ1
のゲート電極ＧＤ１間にも結合容量が形成される。
ラーを防止するために、Ｐ−ＴＦＴ（Ｔ1 ）のゲート電
極ＧＴ1 を活性層Ａｃ1 の上記記憶ノードＮ1 に接続さ
れるソース領域４１Ｓ下まで延長して形成することによ
り、ゲート電極ＧＴ1 とソース領域４１Ｓ間に結合容量
を形成するようにしている。この場合、Ｐ−ＴＦＴ（Ｔ
1 ）のゲート電極ＧＴ1 とドライバトランジスタＴｒ1
のゲート電極ＧＤ１間にも結合容量が形成される。
【０００９】即ち、この構成を等価回路的にみると、図
４に示すように、各記憶ノードＮ1 及びＮ2 間を結合容
量Ｃで接続した回路構成となり、この結合容量Ｃによっ
て上記ソフトエラーを抑制することができる（ＩＥＤＭ
８８ Ｐ４８〜Ｐ５１「Ａ２５μｍ（２），Ｎｅｗ Ｐ
ｏｌｙ−Ｓｉ ＰＭＯＳ Ｌｏａｄ （ＰＰＬ）ＳＲＡ
Ｍ Ｃｅｌｌ Ｈａｖｉｎｇ Ｅｘｃｅｌｌｅｎｔ Ｓ
ｏｆｔ Ｅｒｒｏｒ Ｉｍｍｕｎｉｔｙ」参照）。
４に示すように、各記憶ノードＮ1 及びＮ2 間を結合容
量Ｃで接続した回路構成となり、この結合容量Ｃによっ
て上記ソフトエラーを抑制することができる（ＩＥＤＭ
８８ Ｐ４８〜Ｐ５１「Ａ２５μｍ（２），Ｎｅｗ Ｐ
ｏｌｙ−Ｓｉ ＰＭＯＳ Ｌｏａｄ （ＰＰＬ）ＳＲＡ
Ｍ Ｃｅｌｌ Ｈａｖｉｎｇ Ｅｘｃｅｌｌｅｎｔ Ｓ
ｏｆｔ Ｅｒｒｏｒ Ｉｍｍｕｎｉｔｙ」参照）。
【００１０】
【発明が解決しようとする課題】ところで、従来のＳＲ
ＡＭにおいては、Ｐ−ＴＦＴ（Ｔ1 ）の活性層Ａｃ
1 中、ドレイン領域４１Ｄ側の幅とその他の領域（チャ
ネル領域４１Ｃ、ソース領域４１Ｓ）の幅が同じになる
ように形成している。
ＡＭにおいては、Ｐ−ＴＦＴ（Ｔ1 ）の活性層Ａｃ
1 中、ドレイン領域４１Ｄ側の幅とその他の領域（チャ
ネル領域４１Ｃ、ソース領域４１Ｓ）の幅が同じになる
ように形成している。
【００１１】通常、多結晶シリコン層を活性層に用いた
ＴＦＴの場合、そのオフ電流を決めるジャンクション・
リーク電流は、ドレイン空乏層中に含まれるグレイン・
バウンダリの数に比例することが知られている。このグ
レイン・バウンダリの数は、ドレイン・ジャンクション
（ドレイン端）の断面積に比例するため、この断面積を
小さくすることが結果的にオフ電流の低減化につなが
る。
ＴＦＴの場合、そのオフ電流を決めるジャンクション・
リーク電流は、ドレイン空乏層中に含まれるグレイン・
バウンダリの数に比例することが知られている。このグ
レイン・バウンダリの数は、ドレイン・ジャンクション
（ドレイン端）の断面積に比例するため、この断面積を
小さくすることが結果的にオフ電流の低減化につなが
る。
【００１２】しかしながら、従来のＰ−ＴＦＴ（Ｔ1 ）
においては、その活性層Ａｃ1 中、ドレイン領域４１Ｄ
側の幅とその他の領域（チャネル領域４１Ｃ、ソース領
域４１Ｓ）の幅が同じであるため、以下のような不都合
が生じていた。
においては、その活性層Ａｃ1 中、ドレイン領域４１Ｄ
側の幅とその他の領域（チャネル領域４１Ｃ、ソース領
域４１Ｓ）の幅が同じであるため、以下のような不都合
が生じていた。
【００１３】これは、Ｐ−ＴＦＴ（Ｔ1 ）のオフ電流を
減らそうとして、活性層Ａｃ1 全体の幅を狭くすると、
Ｐ−ＴＦＴ（Ｔ1 ）のゲート面積が同時に小さくなって
しまい、これにより、Ｐ−ＴＦＴ（Ｔ1 ）のゲート容量
が小さくなるという問題が生じる。即ち、このゲート容
量は、結合容量Ｃを兼ねるため、活性層Ａｃ1 の幅の縮
小化によって、ゲート容量が小さくなると、ソフトエラ
ー耐性を得るに十分な結合容量値を得ることができなく
なるという不都合が生じるからである。
減らそうとして、活性層Ａｃ1 全体の幅を狭くすると、
Ｐ−ＴＦＴ（Ｔ1 ）のゲート面積が同時に小さくなって
しまい、これにより、Ｐ−ＴＦＴ（Ｔ1 ）のゲート容量
が小さくなるという問題が生じる。即ち、このゲート容
量は、結合容量Ｃを兼ねるため、活性層Ａｃ1 の幅の縮
小化によって、ゲート容量が小さくなると、ソフトエラ
ー耐性を得るに十分な結合容量値を得ることができなく
なるという不都合が生じるからである。
【００１４】このように、オフ電流の低減と結合容量値
の増大化は、トレードオフの関係にあり、これらを同時
に満足する最適設計が困難であった。
の増大化は、トレードオフの関係にあり、これらを同時
に満足する最適設計が困難であった。
【００１５】本発明は、このような課題に鑑み成された
もので、その目的とするところは、オフ電流の低減とソ
フトエラー耐性に通じる結合容量の増大化を容易に両立
させることができる半導体メモリ装置を提供することに
ある。
もので、その目的とするところは、オフ電流の低減とソ
フトエラー耐性に通じる結合容量の増大化を容易に両立
させることができる半導体メモリ装置を提供することに
ある。
【００１６】
【課題を解決するための手段】本発明は、一対のドライ
バトランジスタＴｒ1 及びＴｒ2 と該ドライバトランジ
スタＴｒ1 及びＴｒ2 上に夫々記憶ノードＮ1 及びＮ2
を接続点として積層された一対の半導体薄膜トランジス
タＴ1 及びＴ2 からなる負荷によりなるフリップフロッ
プ回路ＦＦと、一対のアクセストランジスタＱ1 及びＱ
2 とからメモリセルが構成された半導体メモリ装置にお
いて、半導体薄膜トランジスタＴ1 （及びＴ2 ）の活性
層Ａｃ1 （及びＡｃ2 ）中、少なくともドレイン領域１
１Ｄに接する幅ｗを、それ以外の領域（チャネル領域１
１Ｃ、ソース領域１１Ｓ）よりも狭く形成して構成す
る。
バトランジスタＴｒ1 及びＴｒ2 と該ドライバトランジ
スタＴｒ1 及びＴｒ2 上に夫々記憶ノードＮ1 及びＮ2
を接続点として積層された一対の半導体薄膜トランジス
タＴ1 及びＴ2 からなる負荷によりなるフリップフロッ
プ回路ＦＦと、一対のアクセストランジスタＱ1 及びＱ
2 とからメモリセルが構成された半導体メモリ装置にお
いて、半導体薄膜トランジスタＴ1 （及びＴ2 ）の活性
層Ａｃ1 （及びＡｃ2 ）中、少なくともドレイン領域１
１Ｄに接する幅ｗを、それ以外の領域（チャネル領域１
１Ｃ、ソース領域１１Ｓ）よりも狭く形成して構成す
る。
【００１７】
【作用】上述の本発明の構成によれば、半導体薄膜トラ
ンジスタＴ1 （及びＴ2 ）の活性層Ａｃ1 （及びＡ
ｃ2 ）中、少なくともドレイン領域１１Ｄに接する幅ｗ
を、それ以外の領域（チャネル領域１１Ｃ、ソース領域
１１Ｓ）よりも狭く形成するようにしたので、半導体薄
膜トランジスタＴ1 （及びＴ2 ）のドレイン・ジャンク
ション（ドレイン端ａ）の断面積が小さくなり、それに
伴って、ドレイン空乏層中に含まれるグレイン・バウン
ダリの数が少なくなる。その結果、ジャンクション・リ
ーク電流が低減化し、半導体薄膜トランジスタＴ1 及び
Ｔ2 のオフ電流の低減化を図ることができる。
ンジスタＴ1 （及びＴ2 ）の活性層Ａｃ1 （及びＡ
ｃ2 ）中、少なくともドレイン領域１１Ｄに接する幅ｗ
を、それ以外の領域（チャネル領域１１Ｃ、ソース領域
１１Ｓ）よりも狭く形成するようにしたので、半導体薄
膜トランジスタＴ1 （及びＴ2 ）のドレイン・ジャンク
ション（ドレイン端ａ）の断面積が小さくなり、それに
伴って、ドレイン空乏層中に含まれるグレイン・バウン
ダリの数が少なくなる。その結果、ジャンクション・リ
ーク電流が低減化し、半導体薄膜トランジスタＴ1 及び
Ｔ2 のオフ電流の低減化を図ることができる。
【００１８】また、半導体薄膜トランジスタＴ1 （及び
Ｔ2 ）の活性層Ａｃ1 （及びＡｃ2 ）中、ドレイン領域
１１Ｄに接する部分（ドレイン端ａ）以外の幅を広く形
成するようにしているため、ゲート電極ＧＴ1 （及びＧ
Ｔ2 ）とチャネル領域１１Ｃ並びにゲート電極ＧＴ
1 （及びＧＴ2 ）とソース領域１１Ｓとの各オーバーラ
ップ面積が大きくなり、ゲート容量の増大化を実現させ
ることが可能となる。その結果、ソフトエラー耐性を得
るに十分な結合容量値を得ることができ、半導体メモリ
装置の高信頼性化を図ることができる。
Ｔ2 ）の活性層Ａｃ1 （及びＡｃ2 ）中、ドレイン領域
１１Ｄに接する部分（ドレイン端ａ）以外の幅を広く形
成するようにしているため、ゲート電極ＧＴ1 （及びＧ
Ｔ2 ）とチャネル領域１１Ｃ並びにゲート電極ＧＴ
1 （及びＧＴ2 ）とソース領域１１Ｓとの各オーバーラ
ップ面積が大きくなり、ゲート容量の増大化を実現させ
ることが可能となる。その結果、ソフトエラー耐性を得
るに十分な結合容量値を得ることができ、半導体メモリ
装置の高信頼性化を図ることができる。
【００１９】
【実施例】以下、図１〜図３を参照しながら本発明の実
施例を説明する。図１は、本実施例に係るＳＲＡＭの要
部の構成を示す断面図、図２は本実施例に係るＳＲＡＭ
を示す等価回路図である。
施例を説明する。図１は、本実施例に係るＳＲＡＭの要
部の構成を示す断面図、図２は本実施例に係るＳＲＡＭ
を示す等価回路図である。
【００２０】本実施例に係るＳＲＡＭは、図２に示すよ
うに、一対のドライバトランジスタ（Ｎ−ＭＯＳトラン
ジスタ）Ｔｒ1 及びＴｒ2 とこれらドライバトランジス
タＴｒ1 及びＴｒ2 の記憶ノードＮ1 及びＮ2 に接続さ
れた一対のＰチャネル型薄膜トランジスタ（以下、単に
Ｐ−ＴＦＴと記す）Ｔ1 及びＴ2 からなる負荷により構
成されたフリップフロップ回路ＦＦと、一対のアクセス
トランジスタ（Ｎ−ＭＯＳトランジスタ）Ｑ1 及びＱ2
とからメモリセルが構成されている。尚、図において、
ＷＬはワード線、ＢＬ及び（反転ＢＬ）はビット線であ
る。
うに、一対のドライバトランジスタ（Ｎ−ＭＯＳトラン
ジスタ）Ｔｒ1 及びＴｒ2 とこれらドライバトランジス
タＴｒ1 及びＴｒ2 の記憶ノードＮ1 及びＮ2 に接続さ
れた一対のＰチャネル型薄膜トランジスタ（以下、単に
Ｐ−ＴＦＴと記す）Ｔ1 及びＴ2 からなる負荷により構
成されたフリップフロップ回路ＦＦと、一対のアクセス
トランジスタ（Ｎ−ＭＯＳトランジスタ）Ｑ1 及びＱ2
とからメモリセルが構成されている。尚、図において、
ＷＬはワード線、ＢＬ及び（反転ＢＬ）はビット線であ
る。
【００２１】即ち、このＳＲＡＭの構成を図１に基いて
説明すると、Ｐ型のウェル領域１上にＳｉＯ2 等からな
るゲート絶縁膜２を介してドライバトランジスタＴｒ1
及びＴｒ2 （Ｔｒ2 については図示せず）の各ゲート電
極ＧＤ１及びＧＤ２（ＧＤ２については図示せず）並び
にアクセストランジスタＱ1 及びＱ2 （Ｑ1 については
図示せず）のゲート電極、即ちワード線ＷＬが例えば１
層目の半導体層、例えばポリサイド層にて形成され、こ
れらゲート電極等（ＧＤ１，ＧＤ２）及びＷＬ上にＳｉ
Ｏ2 からなる層間絶縁膜３を介してＰ−ＴＦＴ（Ｔ1 及
びＴ2 ）の各ゲート電極ＧＴ1 及びＧＴ2 が２層目の半
導体層、例えば多結晶シリコン層にて形成され、これら
ゲート電極ＧＴ1 及びＧＴ2 上にゲート絶縁膜４を介し
てＰ−ＴＦＴ（Ｔ1 及びＴ2 ）の各活性層Ａｃ1 及びＡ
ｃ2 （Ａｃ2 については図示せず）とＶｃｃライン５が
形成されて構成されている。
説明すると、Ｐ型のウェル領域１上にＳｉＯ2 等からな
るゲート絶縁膜２を介してドライバトランジスタＴｒ1
及びＴｒ2 （Ｔｒ2 については図示せず）の各ゲート電
極ＧＤ１及びＧＤ２（ＧＤ２については図示せず）並び
にアクセストランジスタＱ1 及びＱ2 （Ｑ1 については
図示せず）のゲート電極、即ちワード線ＷＬが例えば１
層目の半導体層、例えばポリサイド層にて形成され、こ
れらゲート電極等（ＧＤ１，ＧＤ２）及びＷＬ上にＳｉ
Ｏ2 からなる層間絶縁膜３を介してＰ−ＴＦＴ（Ｔ1 及
びＴ2 ）の各ゲート電極ＧＴ1 及びＧＴ2 が２層目の半
導体層、例えば多結晶シリコン層にて形成され、これら
ゲート電極ＧＴ1 及びＧＴ2 上にゲート絶縁膜４を介し
てＰ−ＴＦＴ（Ｔ1 及びＴ2 ）の各活性層Ａｃ1 及びＡ
ｃ2 （Ａｃ2 については図示せず）とＶｃｃライン５が
形成されて構成されている。
【００２２】そして、各ドライバトランジスタＴｒ
1 （及びＴｒ2 ）のゲート電極ＧＤ１（及びＧＤ２）
と、アクセストランジスタＱ2 （及びＱ1 ）のソース・
ドレイン領域ＳＤの接続部分で図２で示す記憶ノードＮ
1 及びＮ2 が構成される。尚、６及び７はＳｉＯ２から
なる層間絶縁膜、８は金属膜からなるビット線取出し用
配線、９はＰ型のシリコン基板、１０はＮ型のウェル領
域である。また、１１Ｓはソース領域、１１Ｄは電源Ｖ
ｃｃが印加されるドレイン領域、１１Ｃはチャネル領
域、１２は接地線である。
1 （及びＴｒ2 ）のゲート電極ＧＤ１（及びＧＤ２）
と、アクセストランジスタＱ2 （及びＱ1 ）のソース・
ドレイン領域ＳＤの接続部分で図２で示す記憶ノードＮ
1 及びＮ2 が構成される。尚、６及び７はＳｉＯ２から
なる層間絶縁膜、８は金属膜からなるビット線取出し用
配線、９はＰ型のシリコン基板、１０はＮ型のウェル領
域である。また、１１Ｓはソース領域、１１Ｄは電源Ｖ
ｃｃが印加されるドレイン領域、１１Ｃはチャネル領
域、１２は接地線である。
【００２３】そして、α線等によるソフトエラーを防止
するために、Ｐ−ＴＦＴ（Ｔ1 及びＴ2 ）の各ゲート電
極ＧＴ1 及びＧＴ2 を、対応する活性層Ａｃ1 （及びＡ
ｃ2 ）の上記記憶ノードＮ1 及びＮ2 に接続されるソー
ス領域１１Ｓ下まで延長して形成することにより、ゲー
ト電極ＧＴ1 及びＧＴ2 とソース領域１１Ｓ間に第１の
結合容量Ｃ1 を形成するようにしている。この場合、Ｐ
−ＴＦＴ（Ｔ1 及びＴ 2 ）のゲート電極ＧＴ1 及びＧＴ
2 とドライバトランジスタＴｒ1 （及びＴｒ2 ）のゲー
ト電極ＧＤ１（及びＧＤ２）間にも第２の結合容量Ｃ2
が形成される。
するために、Ｐ−ＴＦＴ（Ｔ1 及びＴ2 ）の各ゲート電
極ＧＴ1 及びＧＴ2 を、対応する活性層Ａｃ1 （及びＡ
ｃ2 ）の上記記憶ノードＮ1 及びＮ2 に接続されるソー
ス領域１１Ｓ下まで延長して形成することにより、ゲー
ト電極ＧＴ1 及びＧＴ2 とソース領域１１Ｓ間に第１の
結合容量Ｃ1 を形成するようにしている。この場合、Ｐ
−ＴＦＴ（Ｔ1 及びＴ 2 ）のゲート電極ＧＴ1 及びＧＴ
2 とドライバトランジスタＴｒ1 （及びＴｒ2 ）のゲー
ト電極ＧＤ１（及びＧＤ２）間にも第２の結合容量Ｃ2
が形成される。
【００２４】即ち、この構成を等価回路的にみると、図
２に示すように、各記憶ノードＮ1 及びＮ2 間を結合容
量Ｃ（一点鎖線枠で示す）で接続した回路構成となり、
この結合容量Ｃによって上記ソフトエラーを抑制するこ
とができる。
２に示すように、各記憶ノードＮ1 及びＮ2 間を結合容
量Ｃ（一点鎖線枠で示す）で接続した回路構成となり、
この結合容量Ｃによって上記ソフトエラーを抑制するこ
とができる。
【００２５】しかして、本例においては、図３の要部の
平面図に示すように、例えばＰ−ＴＦＴ（Ｔ1 ）を主体
にして説明すると、Ｐ−ＴＦＴの活性層Ａｃ1 を、特に
ドレイン領域１１Ｄに接する部分（ドレイン端ａ）の幅
ｗを、それ以外の部分（チャネル領域１１Ｃ及びソース
領域１１Ｓ）の幅よりも狭くして形成する。尚、この図
３において、破線で示す部分は、Ｐ−ＴＦＴ（Ｔ1 ）の
ゲート電極ＧＴ1 である。
平面図に示すように、例えばＰ−ＴＦＴ（Ｔ1 ）を主体
にして説明すると、Ｐ−ＴＦＴの活性層Ａｃ1 を、特に
ドレイン領域１１Ｄに接する部分（ドレイン端ａ）の幅
ｗを、それ以外の部分（チャネル領域１１Ｃ及びソース
領域１１Ｓ）の幅よりも狭くして形成する。尚、この図
３において、破線で示す部分は、Ｐ−ＴＦＴ（Ｔ1 ）の
ゲート電極ＧＴ1 である。
【００２６】上述のように、本例によれば、Ｐ−ＴＦＴ
（Ｔ1 及びＴ2 ）の活性層Ａｃ1 （及びＡｃ2 ）中、少
なくともドレイン領域１１Ｄに接する幅ｗを、それ以外
の領域（チャネル領域１１Ｃ及びソース領域１１Ｓ）よ
りも狭く形成するようにしたので、Ｐ−ＴＦＴ（Ｔ1 及
びＴ2 ）のドレイン・ジャンクション（ドレイン端ａ）
の断面積が小さくなり、それに伴って、ドレイン空乏層
中に含まれるグレイン・バウンダリの数が少なくなる。
その結果、ジャンクション・リーク電流が低減化し、Ｐ
−ＴＦＴ（Ｔ1 及びＴ2 ）のオフ電流の低減化を図るこ
とができる。
（Ｔ1 及びＴ2 ）の活性層Ａｃ1 （及びＡｃ2 ）中、少
なくともドレイン領域１１Ｄに接する幅ｗを、それ以外
の領域（チャネル領域１１Ｃ及びソース領域１１Ｓ）よ
りも狭く形成するようにしたので、Ｐ−ＴＦＴ（Ｔ1 及
びＴ2 ）のドレイン・ジャンクション（ドレイン端ａ）
の断面積が小さくなり、それに伴って、ドレイン空乏層
中に含まれるグレイン・バウンダリの数が少なくなる。
その結果、ジャンクション・リーク電流が低減化し、Ｐ
−ＴＦＴ（Ｔ1 及びＴ2 ）のオフ電流の低減化を図るこ
とができる。
【００２７】また、Ｐ−ＴＦＴ（Ｔ1 及びＴ2 ）の活性
層Ａｃ1 （及びＡｃ2 ）中、ドレイン領域１１Ｄに接す
る部分以外の幅ｗを広く形成するようにしているため、
ゲート電極（ＧＴ1 及びＧＴ2 ）とチャネル領域１１Ｃ
並びにゲート電極（ＧＴ1 及びＧＴ2 ）とソース領域１
１Ｓとの各オーバーラップ面積が大きくなり、ゲート容
量の増大化を実現させることが可能となる。その結果、
ソフトエラー耐性を得るに十分な結合容量値を得ること
ができ、Ｐ−ＴＦＴ（Ｔ1 及びＴ2 ）を用いたＣＭＯＳ
型ＳＲＡＭの高信頼性化を図ることができる。
層Ａｃ1 （及びＡｃ2 ）中、ドレイン領域１１Ｄに接す
る部分以外の幅ｗを広く形成するようにしているため、
ゲート電極（ＧＴ1 及びＧＴ2 ）とチャネル領域１１Ｃ
並びにゲート電極（ＧＴ1 及びＧＴ2 ）とソース領域１
１Ｓとの各オーバーラップ面積が大きくなり、ゲート容
量の増大化を実現させることが可能となる。その結果、
ソフトエラー耐性を得るに十分な結合容量値を得ること
ができ、Ｐ−ＴＦＴ（Ｔ1 及びＴ2 ）を用いたＣＭＯＳ
型ＳＲＡＭの高信頼性化を図ることができる。
【００２８】
【発明の効果】本発明に係る半導体メモリ装置によれ
ば、オフ電流の低減とソフトエラー耐性に通じる結合容
量の増大化を容易に両立させることができる。
ば、オフ電流の低減とソフトエラー耐性に通じる結合容
量の増大化を容易に両立させることができる。
【図１】本実施例に係るＳＲＡＭの要部の構成を示す断
面図。
面図。
【図２】本実施例に係るＳＲＡＭを示す等価回路図。
【図３】本実施例に係るＰ−ＴＦＴの構成を示す平面
図。
図。
【図４】従来例に係るＳＲＡＭを示す等価回路図。
【図５】従来例に係るＳＲＡＭの要部の構成を示す断面
図。
図。
【符号の説明】 Ｔｒ1 ，Ｔｒ2 ドライバトランジスタ Ｔ1 ，Ｔ2 Ｐ−ＴＦＴ Ｑ1 ，Ｑ2 アクセストランジスタ Ｎ1 ，Ｎ2 記憶ノード Ｃ（Ｃ1 ，Ｃ2 ） 結合容量 ＷＬ ワード線 ＢＬ，反転ＢＬ ビット線 ＧＤ１，ＧＴ1 ，ＧＴ2 ゲート電極 Ａｃ1 活性層 １ Ｐ型のウェル領域 ２，４ ゲート絶縁膜 ５ Ｖｃｃライン ６，７ 層間絶縁膜 ８ ビット線取出し配線 ９ シリコン基板 １０ Ｎ型のウェル領域 １１Ｄ ドレイン領域 １１Ｃ チャネル領域 １１Ｓ ソース領域 １２ 接地線
Claims (1)
- 【請求項１】 一対のドライバトランジスタと該ドライ
バトランジスタ上に夫々記憶ノードを接続点として積層
された一対の半導体薄膜トランジスタからなる負荷によ
りなるフリップフロップ回路と、一対のアクセストラン
ジスタとからメモリセルが構成された半導体メモリ装置
において、 上記半導体薄膜トランジスタの活性層中、少なくともド
レイン領域に接する幅を、それ以外の領域よりも狭く形
成されていることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03345979A JP3144010B2 (ja) | 1991-12-27 | 1991-12-27 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03345979A JP3144010B2 (ja) | 1991-12-27 | 1991-12-27 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05183129A JPH05183129A (ja) | 1993-07-23 |
| JP3144010B2 true JP3144010B2 (ja) | 2001-03-07 |
Family
ID=18380313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03345979A Expired - Fee Related JP3144010B2 (ja) | 1991-12-27 | 1991-12-27 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144010B2 (ja) |
-
1991
- 1991-12-27 JP JP03345979A patent/JP3144010B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05183129A (ja) | 1993-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |