DE2733514A1

DE2733514A1 - Halbleiter-vorrichtungen

Info

Publication number: DE2733514A1
Application number: DE19772733514
Authority: DE
Inventors: Kotaro Nishimura; Shinji Shimizu; Tokumasa Yasui
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1976-07-26
Filing date: 1977-07-25
Publication date: 1978-02-09
Also published as: DE2760086C2

Description

Die Erfindung betrifft Halbleitervorrichtungen, insbesondere
eine Halbleiter-Speichervorrichtung vom Flip-Flop- bzw. Kippschaltungstyp, die unter Verwendung von Metall-Isolator-Halbleiter-Feldeffekttransistoren aufgebaut ist, sowie ein Verfahren zu ihrer Herstellung. Für die genannten Transistoren wird im folgenden die übliche Abkürzung MISFET verwendet.
Eine Halbleiter-Speichervorrichtung mit einer Halbleiter-Speichereinrichtung vom dynamischen Kippschaltungstyp, zu der vier MISFET-Elemente gehören, ist in der US-PS 3 541 530 beschrieben. Bei einer solchen dynamisch arbeitenden Halbleiter-Spcichervorrichtung ist es möglich, die eingegebenen Informationen festzuhalten, ohne daß ständig ein Strom zugcführt zu werden braucht, so daß ein nutzloser Energieverbrauch vermieden wird. Ferner ist es möglich, entsprechende Speicherzellen innerhalb einer kleinen Fläche unterzubringen. Da Jedoch die gespeicherten Informationen infolge des Auftretens von Kriechströmen verloren gehen können, ist es erforderlich, die gespeicherten Daten periodisch aufzufrischen. Allerdings werden hierzu komplizierte Schaltungen an der Schnittstelle benötigt.
Andererseits ist in der US-PS 3 560 764 ein statisch arbeitender Halbleiterspeicher beschrieben, der als Kippschaltungs-Halbleiterspeicher ausgebildet ist und zwei Inverterschaltungen aufweist, die kreuzweise gekoppelt sind; hierbei besteht Jede Inverterschaltung aus einem MISFET-Element, das als Belastungs- und Treiber-MISFET arbeitet. Bei einer solchen statischen Halbleiter-Speichervorrichtung ist es im Gegensatz zu der vorstehend gescllilderten dynamischen Halbleiter-Speichervorrichtung nicht erforderlich, die gespeicherten Informationen aufzufrischen. Ein Nachteil der statischen Halbleiter-Speichervorrichtungen besteht Jedoch darin, daß ihr Stromverbrauch relativ hoch ist. Um den Stromverbrauch zu verringern, ist es erforderlich,die Kanalleitfähigkeit ß (Kanalbreite W/Kanal länge 1) bei dem Belastungs-MISFET der Speichervorrichtung zu verkleinern. Dies bedeutet, daß man für die Kanallänge l eine größere Abmessung wählen muß, was wiederum zu einer Vergröbe.
rung des Belastungs-MISFET und somit zu einer Verringerung der Integrationsdichte führt.
In der Japanischen Offenlegungsschrift 11 644/1975 wird zur Vermeidung der vorstehend genannten Schwierigkeiten eine Belastungseinrichtung vorgeschlagen, die aus einer polykristallinen Siliziumschicht besteht, und deren Widerstand durch die Implantation von Ionen vergrößert ist, wobei diese Anordnung anstelle eines MISFET verwendet wird, um die Integrationsdichte zu steigern. In der Praxis ist es Jedoch unmöglich, den Flächenbedarf einer statischen Speicherzelle im gleichen Ausmaß zu verkleinern, wie es bezüglich des Flächenbedarfs einer ownamischen Speicherzelle möglich ist. Somit ist es immer noch erwünscht, eine Speichervorrichtung zu schaffen, die eine hOii(? Integrationsdichte ermöglicht, welche mit derJenigen dynamit scher Speicherzellen vergleichbar ist, wobei sich das Auçfrischen der gespeicherten Daten auf einfache und leichte Weise durchführen läßt.
Der Erfindung liegt die Aufgabe zugrunde, eine neuartige halbleiter-Speichervorrichtung zu schaffen, bei der die Speicher zelle selbst nach Art einer statischen Speicherzellc betrieben wird, wobei der Ladungsverlust ständig durch einen Strom kompensiert wird, welcher über ein Element mit hohem Widerstand zugeführt wird, während die Datenleitung wie bei einem dynamischen Speicher betrieben wird, wie es bei einer Kippschaltungs-Speicherzelle geschieht, die sich aus vier MISPET-Elementen zusammensetzt. Ferner soll eine solche Halbleiter-Spichervorrichtung geschaffen worden, bei der die Speicherzell im wesentlichen eine ebenso große Fläche einnimmt wie eine Speicherzelle vom Kippschaltungstyp mit vier MISFET-Elementen.
Weiterhin soll eine Halbleiter-Invertervorrichtung geschaff:n werden, die zur Verwendung bei einer Halbleiter-Speichervorrichtung geeignet ist. Weiterhin sieht die Erfindung ein Vc.rfahren zum Herstellen einer solchen Vorrichtung vor. Schließlich soll eine Halbleiter-Speichervorrichtung vom ltall-Is olntor-Halbleiter-Typ geschaffen werden, welche die Erzielung einer hohen Integrationsdichte durch die Verwendung von Je.
weils mehrere Leitungen bildenden Metallisierungsschichten ermöglicht.
Erfindungsgemäß ist diese Aufgabe durch die Schaffung einer Halbleiter-Speichervorrichtung für Informationen gc-löst, bei der die Speicherzelle durch vier MISFET-Elemente gebildet wird, welche zu einer dynamischen Kippschaltungsanordnung vereinigt sind, mittels welcher elektrische Ladungen festegehalten werden können,die bei einer Informationsspeichereinrichtung die eingegebenen Informationen repräsentieren; hierbei werden dur Kriechströme verursachte Ladungsverluste der Informationsspeichereinrichtung durch einen Strom ausgeglichen, der über ein polykristallines Siliziumelement zugeführt wird, das einen hohen Widerstand hat und an eine Spannungszuführungsleitung angeschlossen ist.
Ausführungsbeispiele der Erfindung werden im folgenden anhand schematischer Zeichnungen näher erläutert. Es zeigt: Fig. 1 eine Ausführungsform einer erfindungsgemäßen Halbleiter-Speichervorrichtung; Fig. 2 ein Äquivalent-Schaltbild der Halbleiter-Speichervorrichtung nach Fig. 1; Fig. 3 eine Halbleiter-Speicheranordnung mit vier Halbleitervorrichtungen nach Fig. 1; Fig. 4A und 4B Jeweils einen Schnitt durch einen MISFET-Teil bzw. einen Belastungswideistandsteil; Fig. 5A und 5B graphische Darstellungen der Beziehung zw; schen den Informationshalteströmen und den angeleg ten Spannungen bei einer Halbleiter-Spoichervorriehtung; Fig. 6 eine graphische Darstellung der Beziehung zwischen der Anzahl der in eine polykristalline Silizium schicht implantierten Störstoffionen und dem Widerstand der Schicht; Fig. 7A bis 7E verschiedene Stadien eines Verfahrens zum Herstellen der Halbleitervorrichtung nach Fig. 1; Fig. 8A bis 8E Jeweils einen Schnitt durch eine der Anordnungen nach Fig. 7A bis 7E, und hierbei zeigt Fig, 8A insbesondere den Schnitt VIIIA-VIIIA in Fig. 7A, Fig. 8B den Schnitt VIIIB-VIIIB in Fig. 7B, Fig. 8C den Schnitt VIIIC-VIIIC in Fig. 7C, Fig. SD den Schnitt VIIID-VIIID in Fig. 7D und Fig. 8E den Schritt VIIIE-VIIIE in Fig. 7E; Fig. 9 das Schaltbild einer weiteren Ausführungsform der Erfindung, bei der für die Schnittstellenschaltung komplementäre MISFET-Elemente verwendet werden, die im folgenden als CMI -Elemente bezeichnet werden; Fig. 10 in einem Blockschaltbild einen statischen Speicher mit direktem Zugriff vom CMI-Typ für vier Bits; Fig. 11 in einem Schaltbild weitere Einzelheiten von Teilen der Schaltung nach Fig. 10; Fig. 12 das Schaltbild einer hei der Ausführungsform nach Fig. 11 verwendeten Chip-Freigabepufferschaltung; Fig. 13 eine bei der Schaltung nach Fig. 11 verwendete Schreibfreigabepufferschaltung; Fig. 14 eine Dateneingabe-Pufferschaltung zur Verwendung bei der Schaltung nach Fig. 11; Fig. 15 eine Pufferschaltung zum Abpuffern von von außen zugeführter Adressensignale, wie sie bei der Schaltung nach Fig. 11 verwendet werden; Fig. 16 eine Pufferschaltung für weitere von außen zugeführte Adressensignale; Fig. 17 eine Pufferschaltung für einen weiteren Satz von von außen zugeführten Signalen; Fig. 18 eine Taktimpuls-Generatorschaltung zur Verwendung bei der Schaltung nach Fig. 11; Fig. 19 eine Taktimpuls-Generatorschaltung, die ebenfalls bei der Schaltung nach Fig. 11 verwendet wird; Fig. 20 eine Impulsübersicht für einen Lesezyklus; Fig. 21 eine Impulsübersicht für einen Schreibzyklus; Fig. 22 eine Impulsübersicht für einen Lese- und Schreibzyklus; Fig. 23 einen Schnitt einer Halbleiter-Speichervorrichtung vom CMIS-Typ; und Fig. 24A bis 24J in Schnittdarstellungen verschiedene Stadien der Herstellung einer Halbleiter-Speichervorrichturg nach Fig. 23.
Gemäß Fig. 1 wo der Aufbau einer Ausführungsform einer I-aibleiter-Speichervorrichtung nach der Erfindung dargestellt ist, wird ein bei 1 durch gestrichelte Linien abgegrenzter Bereich durch eine eindiffundierte Schicht gebildet, zu deren Herstellung in eine Fläche einer Halbleiterunterlage ein Störstoff selektiv hineindiffundiert worden ist, dessen Leitfähig keitstyp demjenigen des Halbleitermaterials der Unterlage entgegengesetzt ist. Die ebenfalls durch gestrichelte Linien ibgegrenzten Bereiche 2a, 2b und 2c werden durch eine polykristalline Siliziumschicht gebildet, wobei der Bereich 2a die an eine Strömquelle anzuschließende Leitung bzw. die VDD-Lei tung bildet, während der Bereich bzw. die Leitung 2b dazu dient, Jeweils ein Ende von Übertragungs-Feldeffekttransisto ren Q3 und Q4, die Source-Anschlüsse von Treiber-Feldeffekttransistoren Q1 und Q2, die Steuerelektroden dieser Transistoren und die Belastungswiderstände Rl und R12 miteinander c verbinden. Der Bereich 2c kommt als Wortleitung zur Wirkung.
Die Bereiche 3a und 3b bestehen aus polykristallinen Silizium schichten, welche die Widerstande R1 und R2 bilden. Zwar hängen die Widerstandsbereiche 3a und 3b mit den polykristailinen Siliziumschichten 2a und 2b zusammen, doch haben die zuerst genannten Schichten 3a und 3b bef niedrigerer Störstoffkonzentration einen höheren Widerstand. Ferner sind Elektrodenverdrahtungsleitungen 5a, 5b und 5c vorhanden, die als Metallisierungsschichten aus Aluminium ausgebildet sind.
Die Metallisierungsschicht 5a bildet eine Leitung für wahre Ziffern bzw. eine d-Leitung, während die Metallisierungsschicht 5b eine Erdungsleitung (GND) bildet; die Schicht 5c bildet eine komplementäre oder bar-Ziffernleitung bzw. eine leitung. Die Bereiche 6a und 6b dienen als Kontaktflächen zwischen den eindiffundierten Schichten, welche die betreffenden anderen Enden oder Anschlüsse der Übertragungs-Feldeffekttransistoren Q3 und Q4 und die zugehörigen Elcktrodenverdrahtungs-Metallisierungsschichten bilden. Die mit gestrichelten Linien abgegrenzten Bereiche 7a und 7b bilden Kontaktflächen zwischen Siliziumelektroden der Treiber-Feldeffekttransistoren Q1 und Q2 sowie den eindiffundierten Schichten, welche Jeweils einen Endabschnitt von Feldeffekttransistoren Q3 durch Q4 bilden. In diesen Bereichen sin Kontakte zu der eindiffundierten Schicht direkt über die polykristalline Siliziumschicht hergestellt. Diese Kontaktierungstechnik zum bilden der Kontaktbereiche 7a und 7b wird als direkte Kontak-tierungs-techiJilv bezeichnet.
Fig. 2 zeigt ein elektrisches Schaltbild, das der Halbleitcr-Speichervorrichtung oder -Speicherzelle nach Fig. 1 gleich wertig ist. Gemäß Fig. 2 werden die Jeweils durch gestri.chelte Linien abgegrenzten Bereiche durch polykristalline Siliziumschichten gebildet, die gleichzeitig erzeugt worden sind. Zu den durch polykristalline Siliziumschichten gebildeten Bereichen gehört die Spannungszuführungsleitung VDD zum Zuführen einer Spannung von einer äußeren Quelle aus, abgesehen von einer Fläche zum Anschließen einer Drahtleitung, die mit einer Anführungsdrahtleitung verbunden werden soll. Die Knotenpukte Da und Db entsprechen den eine direkte Kontaktierung erTaöglichenden Bereichen 7a und 7b nach Fig. 1.
Fig. 3 zeigt den Aufbau einer Halbleiter-Speichervorrichtung in Gestalt einer Anordnung mit vier Speicherzellen der In Fig. 1 dargestellten Art. In Fig. 3 werden die durch gestrichelte Linien abgegrenzten Bereiche durch die polykristallinen Siliziumschichten gebildet; die mit Vollinien abgegrenzten Bereiche bestehen aus Metallisierungsschichten (Alumin:,.um) zur Verdrahtung; die mit strichpunktierten Linien abgegrenzten Fläche bezeichnen die Direktkontakte. Die Diffusionsbereiche sind in Fig. 3 der Deutlichkeit halber fortgelassen.
In Fig. 3 bezeichnen die Bozugszeichen C11 und C12 Kontakte reiche zwischen Diffusionsschichten und die aus Aluminium bestehenden Zifferleitungen der ersten Speicherzelle. Diese Kontaktbereiche dienen gleichzeitig als Kontakte für weitere nicht dargestellte Speicherzellen. Entsprechend bezeichnen die Bezugszeichen C21 und C22 Kontaktabschnitte flir die zweite Speicherzelle. Bei C31 und C32 sind Kontaktabschnitte für die dritte Speicherzelle und bei C41 und C42 Kontaktabsc}mitte für die vierte Speicherzelle vorhanden. Es sei bemerkt, daf die Kontaktabschnitte oder Kontaktbereiche C21, C22 bzw. 031, C32 bzw. C41, C42 gleichzeitig als Kontakte für weitere zut,ehörige, in Fig. 3 nicht dargestellte Speicherzellen zur Wirkung kommen. Da die Kontakte für die Zifferleitung aus Aluminium beide als Kontakte für die nicht dargestellten weitet ren Speicherzellen der dargestellten Speicherzellenanordnung verwendet werden, kann man praktisch davon ausgehen, daß fU Jede Speicherzelle nur ein einziger Kontakt vorhanden ist.
Ferner erkennt man in Fig. 3 Kontaktbereiche Gl, G2, G3 und G4 zwischen den Erdungsleitungen und den eindiffundierten Schichten bzw. den Source-Bereichen bei der ersten, der zweiten, der dritten und der vierten Speicherzelle. Hierzu sei bemerkt, daß man für Jede Speicherzelle einen Kontakt mit er Erdungsleitung benötigt. Daher sind für Jede Speicherzelle zwei Kontakte vorhanden. Zu der ersten Speicherzelle gehören Belastungswiderstände R1 und R2, zur zweiten Speicherzelle die Belastungswiderstände R3 und R4, zur dritten Speicherzelle die Belastungswiderstände R5 und R6 sowie zu der vierten Speicherzelle die Belastungswiderstände R7 und R8. Bezüglich der geometrischen Anordnung der vier Speicherzellen ist aus Fig. 3 ersichtlich, daß die zweite Speicherzelle mit den Elementen 21, C22, G2, R3 und R4 der ersten Speicherzelle mit den Elementen C11, C12, G1, R1 und R2 entspricht und gemäß Fig. 3 gegenüber der ersten Speicherzelle seitlich nach rechts versetzt ist. Ferner ergibt sich der Aufbau der dritten Speicherzelle mit den Elementen C31, C32, G3, R5 und R6 geometrisch, wenn man die erste Speicherzelle gemäß Fig. 3 um 1800 um den Punkt A dreht. Die vierte Speicherzelle mit den Elementen C41, C42, G4, R7 und R8 erhält man, wenn man die dritte Speicherzelle nach Fig. 3 seitlich nach rechts verschiebt. Man kann die Speichervorrichtung nach Fig. 3 mit den vier beschriebenen Speicherzellen in der senkrechten Richtung, d.h. der Spaltenrichtung, erweitern, indem man weitere Speicherzellen in einer symmetrischen Anordnung zu der Linie Ll-Ll und/oder der Linie L2-L2 hinzufügt. Ferner kann man in der waagerechten Richtung bzw. der Zeilenrichtung weitere Speicherzellen vorsehen, welche den gleichen Aufbau haben die die vorstehend beschriebenen, die Jedoch seitlich versetzt sind, so daß man eine Speichermatrix mit einer bestimmten Anzahl von Speicherstellen erhält.
Im folgenden wird näher auf die MiSFET-Bereiche und die Belastungswiderstände eingegangen.
Fig. 4A zeigt schematisch einen MISFET, d.h. einen Metall-Isolator-Halbleiter-Feldeffekttransistor, bei dem das Sillzium örtlich oxidiert ist, um das Aufbringen mehrerer Metailisierungsschichten zur Verdrehtung zu erleichtern, Zu der Anordnung nach Fig. 4A gehört eine eindiffundierte Schicht 1.
Bei 8a ist ein Siliziumdioxidfilm zum Passivieren der Halbleiterfläche vorhanden; zu den weiteren Teilen der Anordnung gehören ein Film 8b zum Isolieren einer Steuerelektrode sowie eine Halbleiterunterlage 9.
Fig. 4B zeigt schematisch den Aufbau eines durch eine polykristalline Siliziumschicht gebildeten Belastungswiderstandes.
Die polykristallinen Siliziumbereiche 2a, 2b und 2c in Fig.t+A und 4B haben einen geringen Widerstand und werden als Verdrahtungsschichten benutzt, während ein polykristalliner Siliziumbereich 3a mit hohem Widerstand den Belastungswiderstand bildet. Bei 4 ist ein auf chemischem Wege aufgedampfter Siliziumdioxidfilm vorhanden. Die Anordnung ist in dem Zustand dargestellt, indem sie sich unmittelbar nach dem Einführen des Störstoffs in die polykristalline Siliziumschicht befindet.
Fig. 5A und 5B veranschaulichen graphisch, ein wie starker Strom durch die Belastungseinrichtungen geleitet werden milz, um die gespeicherten Informationen bei verschiedenen Temperaturen festzuhalten, und zwar gemäß Fig. 5A bei Raumtemperatur von 2500 und gemäß Fig. 5B bei 7000. In Fig. 5A und 5B ist die Beziehung zwischen den Haltestlömen ID d der angeleg ten Spannung VDM bei den beiden Speicherzellen für vier verschiedene Informationsproben a, b, c und d dargestellt. Es ist ersichtlich, daß der Haltestrom derJenige Strom ist, welcher veranlaßt wird, gemäß Fig. 2 durch die Spannungszuführungsleitung VDD zu fließen, wenn die Spannung VDM angelegt wird.
Gemäß Fig.5A, die für die Raumtemperatur von 25°C gilt, genügt selbst für die Informationsprobe a, die den stärksten Haltestrom benötigt, eine Stromstärke in der Größenordnung von 5 x 10-8 A, um bei Jeder Speicherzelle die gespeicherten Informationen bei der Quellenspannung VDM festzuhalten. Somit liegt der Energieverbrauch je Speicherzelle in der Größenordnung von 0,6 x 10 6 W bzw. 0,6 Mikrowatt.
Wird die Temperatur der Vorrichtung erhöht, ninunt auch der zum Festhalten der Informationen benötigte Strom entsprechend zu, denn die Kriechstromverluste über die Knotenpunkte erhöhen sich als Funktion des Temperaturanstiegs. Dies ist aus Fig. 5B ersichtlich, wo die Beziehung zwischen dem Haltestrom IDM und der angelegten Spannung für die gleichen Informationsproben wie in Fig. 5A, Jedoch für eine höhere Temperatur von beispielsweise 7000 dargestellt ist.
Im allgemeinen werden die Kriechstromverluste bei zunehmender Temperatur der Vorrichtung größer. Jedoch besteht gemäß der Erfindung kein Grund zu der Befürchtung, daß eine Temperaturerhöhung das Festhalten der Informationen unmöglich machen könnte. Dies hat seinen Grund darin, daß die Stromzufuhr zu der Speicherzelle gesteigert wird, sobald die Kriechstromverluste zunehmen, und zwar deshalb, weil der Widerstand der polykristallinen Siliziumschicht, die gemäß der Erfindung die Y'?-lastungseinrichtung bildet, als Funktion der Ternperaturerh(;ing verkleinert wird.
Der Widerstand des die Belastungseinrichtung bildenden Teils der polykristallinen Siliziumschicht kann nach Bedarf eingestellt werden, indem man z.B. die Störstoffkonzentration bei,: Implantieren der Ionen entsprechend einstellt.
Fig. 6 ist eine graphische Darstellung der Bezie1iirig zwischen dem Widerstandswert des Belastungsbereichs und der Anzahl c.:r implantierten Störstoffionen. Wenn gemäß Fig. 6 die Anzahl der implantierten Ionen unter 1015/cm3 liegt, behält der Widerstand Ro im wesentlichen den gleichen Wert von etwa 1010 #/#, bei so daß sich der Widerstand leicht regeln läßt. Natürlich wird es erforderlich, die Menge der implantierten Störstoffionen zu vergrößern, um den Widerstand zu verringern, wenn ein starker Haltestrom benötigt wird.
Im folgenden wird ein Verfahren zum Herstellen der Speicher zelle nach Fig. 1 anhand von Fig. 7A bis 7E in Verbindung mit Fig. 8A bis 8E schrittweise beschrieben.
1. Zunächst wird eine Halbleiterunterlage bzw. eine Trägerschicht mit der entsprechenden geometrischen Form hergestellt, die einen Widerstand im Bereich von 8 - 20 Ohm/cm hat; auf einer Fläche dieser Trägerschicht wird ein Oxidfilm 11 mit einer Stärke von etwa 1 Mikrometer mittels einer thermischen Behandlung erzeugt.
2. Hierauf wird der Oxidfilm selektiv weggeätzt, um die Oberfläche der Halbleiter-Trägerschicht dort freizulegen, wo Jeweils ein MISFET erzeugt werden soll.
3. Dann wird ein Gatteroxidfilm 12 aus Siliziumdioxid mit einer Stärke im Bereich von 750 - 1000 Å auf dem freigelegten Teil der Halbleiter-Trägerschicht erzeugt, wie es in Fig. 7A und 8A gezeigt ist.
4. Dann wird der Gatteroxidfilm 12 einer selektiven Ätzbehandlung unterzogen, um Löcher 13 und 13' zur Herstellung eines direkten Kontaktes mit der beschriebenen polykristallinen Siliziumschicht zu erzeugen, wie es in Fig. 7B und 8B dargestellt ist.
5. Nunmehr wird Silizium mit Hilfe eines chemischen Auf dampfverfahrens auf die gesamte Hauptfläche der Halbleiter-Trägerschicht 10 mit dem Oxidfilm 11, dem Gatteroxidfilrn 12 und den Kontaktlöchern 13 und 13' aufgebracht, so daß die polykristallinen Siliziumschichten mit einer Stärke von 3000 - 5000 2 entstehen.
6. Danach wird die polykristalline Siliziumschicht selektiv weggeätzt. Ferner wird der Gatteroxidfilm 12 selektiv durch Ätzen entfernt, wobei die verbleibenden Teile 14 der polykristallinen Siliziumschicht gemäß Fig. 7C und 8C als Masken ves wendet werden.
7. Auf die gesamte Hauptfläche der Halbleiter-Trägerschicht wird durch ein chemisches Aufdampfverfahren ein Siliziumdioxidfilm mit einer Stärke von 2000 - 3000 A aufgebracht.
8. Der aufgedampfte Siliziumdioxidfilm wird selektiv entfernt, wobei dieJenigen Teile, welche die polykristalline Siliziumschicht dort überdecken, wo die Widerstände erzeugt werden, zurückbleiben.
9. In die Halbleiter-Trägerschicht 10 wird Phosphor hineindiffundiert, wobei die polykristalline Siliziumschicht als Diffusionsmaske benutzt wird, um den Source-Bereich 16 und den Drain-Bereich 17 mit einer Störstoffkonzentration von 1020 Atomen/cm3 zu bilden. Gleichzeitig wird der Störstoff auch in die polykristalline Siliziumschicht hineingetrieben1 wodurch die Gatterelektrode, der direkte Kontakt 7b, die Wortleitung und die Source-Spannungßzuführungsleitung VDD gleichzeitig gebildet werden, wie es aus Fig. 7D und 8D ersichtlich ist.
10. Danach wird der aufgedampfte Siliziumdioxidfilm 15 entfernt, und ein Film 20 aus Phosphosilikat wird auf die gesamte Hauptfläche der Halbleiter-Trägerschicht 10 mit einer Stärke von 7000 - 9000 i aufgebracht.
11. Dann wird ein Aluminiumfilm 21 mit einer Stärke von 1 Mikrometer auf die gesamte Hauptfläche der Halbleiter-Trcigerschicht 10 aufgedampft.
12. Gemäß Fig. 7E und 8E wird der Aluminiumfilm 21 selektiv weggeätzt, um gemäß Fig. 7E und 8E die Erdungsleitung 22 wri.
die Zifferleitungen 23 und 24 zu bilden.
Bei dem vorstehend beschriebenen Verfahren handelt es sich um ein typisches Verfahren zum Herstellen einer Speicherzelle nach der Erfindung. Es sei Jedoch bemerkt, daß sich dieses Verfahren in der verschiedensten Weise abändern läßt, wie es im folgenden beschrieben ist.
a) Zum Zweck des Einstellens des Widerstandes der Belastungswiderstände R1 und R2 kann man das Implantieren der StörstoffZ ionen und die polykristalline Siliziumschicht 14 nach dem beschriebenen Schritt 5. durchführen.
b) Statt nach dem Schritt 6. den Siliziumdioxidfilm 15 aufzudampfen, ist es möglich, den Film 15 mit Hilfe eines chemischen Aufdampfverfahrens auf die gesamte Hauptfläche der Halbleiter-Trägerschicht 10 aufzubringen, wobei der Gatteroxidfilm 12 unverändert bleibt. Im letzteren Fall verkleinert sich das Versetzungsmaß der polykristallinen Siliziumschicht 14 gegenüber dem Oxidfilm 11, wie es in Fig. 8C bei S dargestellt ist, woraus sich eine verbesserte Ablagerung des aufgedampften Siliziumdioxidfilms 15 ergibt.
c) Statt den Siliziumdioxidfilm 15 von außen her durch chemisches Aufdampfen aufzubringen, kann man die Oberfläche der polykristallinen Siliziumschicht 14 thermisch oxidieren, so daß man den so erzeugten Oxidfilm als Ätzmaske benutzen kann. In diesem Fall kann man die peripheren Teile der polykristallinen Siliziumschicht mit Hilfe des Oxidfilms hinrei chend abdecken, so daß sich die Einführung von Störstoff ei-tlwandfrei vermeiden läßt.
d) Die erfindungsgemäße Speicherzelle läßt sich gemäß Fig. 4A in Form einer flachen Anordnung mit örtlich oxidiert tem Silizium so ausbilden, daß sich die Metallisiening in mehreren Schichten zum Zweck der Verdrahtung leicht durchfüh ren läßt. Ein Beispiel für eine solche Anordnung wird weiter unten beschrieben.
e) Der Film zum Abdecken derjenigen Teile der polykristailinen Siliziumschicht, innerhalb welcher die Widerstandsbereiche erzeugt werden sollen, braucht nicht unbedingt aus einem chemisch aufgedampften Siliziumdioxidfilm zu bestehen, denn m;,'n könnte auch einen anderen isolierenden Film, z.B. einen soj chen aus 5i3N4 verwenden.
Im folgenden wird ein Ausführungsbeispiel einer Halbleiter Speichervorrichtung vom CMIS-Typ beschrieben, bei der zu des Speicherzelle eine Kippschaltung gehört, welche durch MISFET-Elemente vom gleichen Leitfähigkeitstyp gebildet wird, die als Schalteinrichtungen benutzt werden, wobei die Belastungseinrichtungen aus polykristallinen Siliziumschichten von hohem Widerstand bestehen, während die Schnittstellenschaltung durch eine Schaltung vom CMIS-Typ gebildet wird.
Fig. 9 zeigt den grundsätzlichen Aufbau einer Speichervorrichtung vom CMIS-Typ mit einer Schnittstellenschaltung, die ebenfalls vom CMIS-Typ ist. In Fig. 9 ist eine Speicherzelle 1 dargestellt, zu der MISFET-Elemente M1 bis M4 vom N-Kanaltyp und Widerstände R1 und R2 von hohem Widerstandswert gehören.
Genauer gesagt arbeitet der N-Kanal-MISFET Z1 mit dem Widerstand R1 zusammen, um einen ersten Inverter zu bilden, währcnd der N-Kanal-MISFET M2 zusammen mit dem Widerstand R2 einen zweiten Inverter bildet. Der erste und der zweite Inverter ind kreuzweise miteinander gekoppelt, so daß sie eine Kippschaltung bilden, bei der es sich um einen Hauptbestandteil der Speicher zelle handelt.
Ferner sind P-Kanal-MISFET-Elemente M5 und N6 vorhanden, die insgesamt eine Vorladeschaltung PC bilden und als Vorladetransistoren zur Wirkung kommen, um einen dynamischen Betrieb zu ermöglichen.
Weitere MISFET-Elemente M7 bis M10 bilden einen Fühlverstärker SA. Die MISFET-Elemente M7 und M9 sind vom P-Kanal-Typ, wären die Elemente M8 und M10 vom N-Kanal-Typ sind. Ferner ist ein Schalt-MISFET-Element M11 vom N-Kanal-Typ vorhanden.
An den Fühlverstärker SA sind zwei Datenleitungen 11 und 12 angeschlossen, während mit dem Ausgang einer Daten-Eingangs-und -Ausgangsschaltung (nicht dargestellt) Leitungen l1' und l2' verbunden sind.
Während des Betriebs werden die MISFET-Elemente M5 und M6 Jeweils in Abhängigkeit davon ein- und abgeschaltet, daß ein Chipwählsignal CE an der Klemme CE2 erscheint und Jeweils einen hohen bzw. einen niedrigen Pegel annimmt. Werden die MISFET-Elemente M5 und M6 eingeschaltet, werden den Datenleitungen 11 und 12 zugeordnete, in Fig. 9 nicht dargestellte Kondensatoren aufgeladen. Die MISFET-Elemente M3 und M4 werden in Abhängigkeit von einem hohen Pegel des Wortsignals eingeschaltet. Der Fühlverstärker SA wird zum Betrieb in Abhängigkeit von einem hohen Pegel eines Taktsignals 6 freigegeben, durch das das Schalt-MISFET-Element M11 leitfähig gemacht wird.
Zum Ausgeben von Daten aus der Speicherzelle werden die MISFET-Elemente M3 und M4 dadurch eingeschaltet, daß ein hoher Pegel des Wortsignals in der Wortleitung hervorgerufen wird, während der Pegel des Chip-Wählsignals 72 hoch ist, so in die Datenleitungen 11 und 12 auf Signalzustände eingestellt werden, die sich nach dem in der Zelle gespeicherten Inhalt richten; danach wird der Pegel des Taktsignals d auf einen hohen Wert gebracht, um den Fühlverstärker SA betriebsfähig zu machen, woraufhin der Verstärker entsprechend den Signalzuständen der Datenleitungen einen Verstärkungsvorgang durchfUhrt.
Das Eingeben von Informationen in die Speicherzelle erfolgt in Abhängigkeit von dem an den Datenleitungen 11 und 12 eingestellten Signalzuständen sowie bei einem hohen Pegel des Wortsignals.
Es sei bemerkt, daß zu der soeben beschriebenen Haltleiter-Speichervorrichtung vom CMIS-Typ MISFET-Elemente vom N-Kanal-Typ als Treiberelemente für die Speicherzelle gehören, und daß die Belastungseinrichtungen nicht durch MISFET-Elemente vom P-Kanal-Typ, sondern durch die polykristallinen Silizi.umschichten gebildet werden. Als Schnittstelle wird bei dieser Speicherzelle eine CMIS-Schaltung bekannter Art verwendet.
Nachstehend wird ein Beispiel für die Verwendung der soeben beschriebenen Halbleiter-Speichervorrichtung vom CMIS-Typ gegeben.
Fig. 10 zeigt in einem Blockschaltbild einen statischen Speicher mit direktem Zugriff vom CMOS-Typ für vier Bits, bei dem die anhand von Fig. 9 beschriebene Halbleiter-Speichervorrichtung vom CMIS-Typ verwendbar ist. Zu der Anordnung nach Fig. 10 gehören Klemmen AO bis All, denen Adressensignale von einer äußeren Quelle aus zugeführt werden können, eine Eingangsklemme Dln, eine Ausgangsklemme Dort, eine Eingangsklemme für ein Eingabefreigabesignal sowie eine Eingangs klemme CE für ein Chip-Freigabesignal. Den verschiedenen Eingangsklemmen sind Pufferstufen zugeordnet, und zwar Adressenpufferkreise 50 - 61, ein Eingangspufferkreis 62, ein Pufferkreis 63 für das Schreibfreigabesignal sowie ein Pufferkreis 64 für ein Kippfreigabesignal. Entsprechend ist an die Ausgangsklemme Dout ein Ausgangspufferkreis 65 angeschlossen. Zu den weiteren Teilen der Anordnung nach Fig. 10 gehören eine Zeilendecodierschalbrng 66, ein Taktgenerator 67, eine Speicherzellenmatrix 68 mit 64 x 64 Zeilen- und Spalten-Speicherzellen in einer Matrixanordnung, eine Eingabe- und Ausgabeschaltung 69 für die Spaltenspeicherzellen sowie eine den Spaltenspeicherzellen zugcordnete Decodierschaltung 70.
Im folgenden wird der Aufbau der einzelnen Teile der Schaltung nach Fig. 10 näher erläutert.
Fig. 11 zeigt weitere Einzelheiten der Zeilendecodierschaltung 66, des Taktgenerators 67, der Speicherzellenmatrix 6E, der Spalten-Eingangs- und -Ausgangsschaltung 69 sowie der Spaltendecodierschaltung 70, die Bestandteile der Halbleite.-Speichervorrichtung nach Fig. 10 bilden. In Fig. 11 erkennt man Zeilenadressen-Decodierschaltungen RD1, RD2 usw., die in der Mitte der Speicherzellenmatrix 68 angeordnet sind, d.h.
zwischen der 32. und der 33. Spalte, um einen Betrieb mit hoher Geschwindigkeit zu gewährleisten. Die Diagrammblöcke £J)1, LD2 usw. bis LD16 repräsentieren Spaltenadressen-Decodierschaltungen, von denen Jede geeignet ist, zwei Adressenausgangssignale auszugeben, und zwar wahre und falsche Adressensignale. Gemäß Fig. 11 gibt die Spaltenadressen-Decodierscbaltung LD1 Adressenausgangssignale Y1 und Y2 ab. Die Schaltung LD2 erzeugt Adressenausgangssignale Y3 und Y4, Adressenausgangssignale Y29 und Y30 werden durch die Schaltung LD15 erzeugt, und die Spaltenadressen-Decodierschaltung LD16 liefert Adressenausgangssignale Y31 und Y32. Entsprechend werden jeweils zwei Adressenausgangssignale durch Jede der übrigen in Fig. 11 nicht dargestellten Spaltenadressen-Decodierschaltungen erzeugt. Diese Adressenausgangssignale werden den zugehörigen Decodierer-Treiberschaltungen D1, D3 usw. bis D30 und D32 zugeführt.
Jede der Decodierer-Treiberschaltungen kann zwei Adressenaus.
gangssignale erzeugen. Mit Hilfe der 32 Decodierer-Treiberschaltungen ist es somit möglich, Jede beliebige der 62 Spaltenadressen zu wählen. Eine Zeile wird mit Hilfe von Adressensteuersignalen a5 und a5 gewählt. Gemäß Fig. 11 sind Trennverstärker Q2, Q6 usw. Q61 und Q63 vorhanden. Horner gehören zu der Anordnung nach Fig. 11 die Fühlverstärker SA2, SA6 usw.
bis SA61 und SA63, die jeweils dem Fühlverstärker SA nach Fig. 9 entsprechen, sowie Vorladeschaltungen PC2, PC6 usw.
bis PC61 und PC63, die jeweils der Schaltung PC nach Fig. 9 entsprechen, und zu denen jeweils die Vorlade-transistoren 115 und M6 gehören. In Fig. 11 entspricht das MISFET-Element M?O vom N-Kanal-Typ dem in Fig. 9 gezeigten Schalttransistoi M11.
Das MISFET-Element M21 kommt als Vorladetransistor zur Wirkung, um den Fühlverstärker SAL auf einem hohen Pegel bzw. dem Pegel VCC zu halten, bis die Information ermittelt worden ist, um hierdurch den Betrieb der Fühlverstärker SA2, SA6 usw.
bis SA61 und SA63 zu sperren. Bei dieser Anordnung, durch die der Fühlverstärker SAL auf dem hohen Pegel gehalten wie, können die Fühlverstärker SA2 usw. gegen eine fehlerhafte Betätigung infolge äußerer Rauschsignale geschützt werden. Wc.nn bei der Schaltung nach Fig. 9 das MISFET-Element M11 abgeschaltet ist, befindet sich der Knotenpunkt J im Schwe»ezustand, wodurch die Aufnahme von Rauschspannungen begünstigt wird. Somit ergibt sich die Möglichkeit, daß eine fehlerhafte Betätigung herbeigeführt werden kann, ohne daß die in den Leitungen 11 und 12 anstehenden Informationen ermittelt worden sind.
Fig. 12 bis 19 zeigen die Einzelheiten von Schaltungen zum Erzeugen von der Schaltung nach Fig. 11 zuzuführenden Signalen.
Fig. 12 zeigt weitere Einzelheiten der Chip-Freigabe-Puffes schaltung 64 nach Fig. 10, die geeignet ist, in Abhängrigkeit von einem von außen zugeführten Chipfreigabesignal CE interne Signale CE1, CE1, CE2, CE2, CE3,#Y UND X zu erzeugen. Die in Fig. 12 dargestellten Schalter SW befinden sich in dem Zustand, in dem sie diese internen Signale durchlassen, wenn das Chipfreigabesignal CE zugeführt wird. Wenn die genannter internen Signale in Abhangigkeit von der Zufuhr des äußeren Chipfreigabesignals 7 entnommen werden sollen, werden die Schalter SW umgeschaltet. Ein solches Umstellen der Schalter SW lcjßt sich dadurch verwirklichen, daß man bei dem integrierten Halbleiter-Schaltkreis die Verdrahtung mit Hilfe des bckannten Master-Slice-Verfahrens etwas abändert.
Fig. 13 zeigt Einzelheiten der in Fig. 10 angedeuteten Schreibfeigabe-Pufferschaltung 63 zum Erzeugen interner Signale #R, WE und #W in Abhängigkeit von dem von außen zugeführten Schreibfreigabesignal WE.In diesem Fall läßt sich der Austausch zwischen CE und CE durch die Anwendung des Master-Slice-Verfahrens herbeiführen.
Fig. 14 zeigt die Einzelheiten der Dateneingabe-Pufferschattung 62 nach Fig. 10 zum Erzeugen der internen Datensignale din und din in Abhängigkeit von dem von außen zugeführten Dateneingabesignal Din.
Fig. 15 zeigt die Einzelheiten der Adressenpufferschaltungen 51 bis 54 nach Fig. 10, die dazu dienen, interne Adressensi.gnale aO bis a4 und a bis a4 in Abhängigkeit von den äußeren Adresseneingangssignalen AO bis A4 zu erzeugen.
Fig, 16 zeigt die Einzelheiten der Adressenpufferschaltungen 55 und 56 nach Fig. 10. Diese Anordnung dient dazu, intern die Adressensteuersignale a5 und a5 sowie die Adressensignale a6 und as in Abhängigkeit von den von außen zugeführten Adressensignalen A5 und A6 zu erzeugen.
Fig, 17 zeigt die Schaltung der Adressenpufferkreise 57 bis 61 nach Fig. 10, deren Aufgabe darin besteht, interne Adressensignale a7 bis all und a7 bis a11 in Abhängigkeit von den äußeren Adressensignalen A7 bis All zu erzeugen.
Fig. 18 zeigt einen Taktimpulsgenerator zum Erzeugen interner Signale #x,#x1 und #x2 aus den internen Adressensignalen a0 bis all, aO bis all und dem intern erzeugten Signal CE3.
Fig. 19 zeigt eine weitere Taktsignalgeneratorschaltung zur Erzeugen interner Signal #Y.A11, #M und #M aus dem intern erzeugten Signal y.
Die vorstehend genannten äußeren Signale werden in der zeigt lichen Beziehung zueinander erzeugt, die aus den Ablaufdiagrammen nach Fig. 20 bis 22 ersichtlich ist. Hierbei zeigt Fig. 20 das Ablaufdiagramm für einen Lesezyklus, Fig. 21 dns Ablaufdiagramm für einen Schreibzyklus und Fig. 22 ein Ablaufdiagramm für den Fall, daß die Lese- und Schreiboperationen in einem einzigen Zyklus durchgeführt werden.
In Fig. 20 bis 22 sind die nachstehend genannten Zeitspannen näher bezeichnet: tc = Zykluszeit tAC = Zugriffszeit tCE = Dauer der Chipfreigabe tp = Vorladezeit für Chipfreigabe tAH = Adressenhaltezeit tAS = Adresseneinstellzeit toFF = Verzögerungszeit des Ausgabepuffers tWs = Einstellzeit für Schreibfreigabe tpIH @ Halte zeit für Eingabedaten tWW = Dauer der Schreibfreigabe tMOD = Modifikationszeit tWPL = WE-CE-Übergangszeit tDS = Eingabedaten-Einstellzeit tWH = Haltezeit für Schreibfreigabe tT e Anstiegs- und Abbruchzeit Im folgenden werden die konstruktiven Merkmale sowie die Hür stellung der vorstehend beschriebenen Ha].bleiter-Speicher rerrichtung vom CMIS-Typ erläutert.
Fig. 23 zeigt einen Schnitt durch eine solche Halbleiter-Speichervorrichtung vom CMIS-Typ. Zu der dargestellten Anordnung gehören eine Halbleiter-Trägerschicht 103 vom N-Leitfahigkeitstyp, eine Halbleitereinlage 104 vom P-Typ, ein Siliziumdioxidfilm 105 von großer Dicke ein Gatterisolierfilm 106, eine Gatterelektrode 107 aus polykristallinem Silizium sowie eine gleichzeitig mit der Gatterelektrode 107 erzeugte polykristalline Siliziumschicht 108, welche letztere Jedoch einen hohen Widerstand hat, da das Einbringen von Störstoff in den Bereich 108a dadurch vermindert wird, daß eine teilweise Abdeckung durch einen chemisch aufgedampften Siliziumdioxidfilm 109 verhindert wird. Die so hergestellte polykristalline Siliziumschicht 108 wird als großer Widerstand verwendet, der den Belastungswiderstand für die Speicherzelle bildet. Weiterhin gehören zu der Anordnung nach Fig. 23 die Source 110 des.
MISFET-Elements vom P-Kanal-Typ, der Drain 111 des MISFET-Elements vom P-Kanal-Typ, die Source 112 des MISFET-Elements vom N-Kanal-Typ, der Drain 113 des MISFET-Elements vom P-Kanal-Typ, ein PSG-Film 114 zur Passivierung der Oberfläche sowie Elektroden 115 aus Aluminium.
Fig. 24A bis 24J veranschaulichen die verschiedenen Schritte eines Verfahrens zum Herstellen der vorstehend beschriebenen Halbleiter-Speichervorrichtung.
1. Eine Hauptfläche der Halbleiter-Trägerschicht 103 vom N-Typ wird oxidiert, um den Siliziumdioxidfilm 105 zu erzeugen, der dann mit Hilfe eines Photoätzverfahrens dort teilweise entfernt wird, wo die Einlage 104 entstehen soll. Danach wird der Bereich dieser Einlage einer Ionenimplantation unterzogen.
Ferner wird gemäß Fig. 24A eine Abdeckschicht 116 für photographische Zwecke aufgebracht.
2. Nunmehr wird ein Störstoff vom P-Typ eindiffundiert, um gemäß Fig. 24B die Halbleitereinlage 104 vom P-Typ entstehen zu lassen.
3. Nach dem Entfernen des auf der Halbleiterfläche erzeugten Siliziumdioxidfilms 105 wird auf dieser Fläche ein dUr'or Isolierfilm 118 erzeugt, auf den dann ein Nitridfilm 11t (Si3N4) aufgebracht wird. Hierauf wird der Film 116 aus dem Abdeckmaterial in die gewünschte Form gebracht, um als Maske verwendet zu werden, die es gemäß Fig. 24C ermöglicht, den Nitridfilm 117 selektiv zu beseitigen.
4. Der Film 116 aus dem Abdeckmaterial wird auf der Halhleiterfläche so erzeugt, daß er den Bereich der Einlage 104 nicht vollständig überdeckt. Nach dem Erreichen dieses in Fig. 24C gezeigten Zustandes wird die Ionenimplantation durch.
geführt.
5. Nunmehr wird eine selektive Oxidation durchgeführt, wobei der Nitridfilm 117 als Maske verwendet wird, um einen Isolierfilm zu erzeugen, der bestimmte aktive Elemente gcgt:neinander isoliert. Danach wird der als Maske verwendete Nitridfilm 117 entfernt. Gemäß Fig. 24E wird auch die Rückt seite der Halbleiter-Trägerschicht 103 geätzt.
6. Die Halbleiterfläche wird gemäß Fig. 24F einer thermischen Oxidation unterzogen, um den Gatterisolierfilm 106 zu erzeugen, woraufhin die polykristallinen Siliziumschichten 107 und 108 hergestellt werden. Die Schicht 107 bildet die Steuerelektrode, während die Schicht 108 den großen Widerstand zur Belastung der Speicherzelle bildet. Nach der Herstellung der polykristallinen Siliziumschichten 107 und 108 wird eine Ionenimplantation bei niedriger Konzentration durchgeführt, um den Widerstand des Belastungsbereichs auf einen vorbestimmten Wert einzustellen.
7. Gemäß Fig. 24G wird auf die Halbleitereinlage 104 eine Maske 119 aufgebracht, die mit Fenstern zum Eindiffundieren eines Störstoffs vom P-Typ versehen wird, damit die Sourceunri Drain-Beleiche eines MISFET-Elements vom P-Kanal-Typ entstehen.
8. Hierauf wird die Maske entfernt. Der P-Kanalteil wird durch die Maske 119 geschützt. Gleichzeitig wird ein Teil der polykristallinen Siliziumschicht 108 durch die Maske abgedeckt, um sie gegen das Eindiffundieren von Störstoff zu schützen, damit ihr hoher Widerstand erhalten bleibt. Bei diesem Zustand werden Fenster zum Eindiffundieren von Stört stoff vom N-Typ hergestellt, damit die Source 112 und der Drain 113 entstehen können.
9. Hierauf wird ein PSG-Film 114 aufgebracht und in der aus Fig. 24I ersichtlichen Weise photographisch geätzt, um Fenster für die Ableitungselektroden zu erzeugen.
10. Schließlich werden die Aluminiumelektroden hergestellt.
Bei dieser Ausführungsform der Erfindung ergeben sich die im folgenden genannten Vorteile: a) Der Widerstand des einen großen Widerstand bildenden Bereichs, welcher aus polykristallinem Silizium besteht lrnd einen Belastungswiderstand für die Speicherzelle bildet, wird so gewählt, daß man den Widerstandsbereich innerhalb einer äußerst kleinen Fläche unterbringen kann, und daß es dem Belastungswiderstand möglich ist, einen sehr schwachen Strom durchzulassen, um die Verluste bezüglich der elektrischen Ladung zu kompensieren, durch welche die in der Speicherzelle gespeicherten Informationen repräsentiert werden; ein solcher Krie chstromver3 us t könnte auftreten, bevor eine Auffrischung der Speicherzelle erfolgt ist. Der genannte Widerstand kann z.B. in der Größenordnung von 10 Gigaohm liegen. Es sei bemerkt, daß die Kriechstromverluste auf den Strom zurUckzuführen sind, der durch eine parasitäre Kapazität am Übergang fließt, sowie auf den Reststrom, der beim Abschaltzustand durch das MISFET-Element fließt. Somit läßt sich die erfindungsgemäße Halbleiter-Speichervorrichtung als statischer Speicher betreiben, ohne daß ein periodisches Auffrischen der Speicherzellen erforderlich ist, denn es kann nur ein schwa cher Strom den Informationsspeichereinrichtungen bzw. dem Kondensator über den Widerstand aus polykristallinem Silizium zugeführt werden, um möglicherweise auftretende Kriechstrornverluste auszugleichen.
Andererseits ist Jedoch ein dynamischer Betrieb bei der Schnittstellenschaltung der Speicherzelle möglich, wenn man die Vorladeschaltungen PC, PC1, PC4 usw. mit Hilfe des Chipfreigabesignals betätigt. Natürlich ist es auch möglich, die Schaltung statisch zu betreiben, ohne von Taktsignalen Gebrauch zu machen, indem man die Vorladeschaltungen benutzt.
Im letzteren Fall kann man den Halbleiterspeicher vom stntischen Typ mit einer Zellenfläche herstellen, die im wesentlichen ebenso groß ist wie dieJenige einer Kippschaltungsspeicherzelle vom dynamischen Typ, die durch vier MOSFET-Elemente gebildet wird. Es hat sich gezeigt, daß sich die Zellenfläche der Halbldter-Speichervorrichtung nach der Erfindung erheblich verringert, und zwar auf das 0,38-fache, wenn man sie mit der Zellenfläche der Speicherzelle einer statischen Speichervorrichtung vergleicht, bei der es sich um eine solche vom Kippschaltungstyp handelt, die durch sechs MOSFET-Elemente gebildet wird und mit einem MOSFET-Element vom Versiärkungstyp als Belastungseinrichtung versehen ist. Im Vergleich mit der Speicherzelle mit sechs MOSFET-Elementen, bei der als Belastungseinrichtung ein stromdrosselndes MOSFET-Element vorhanden ist, das es auf bekannte Weise ermöglicht, den Flächeninhalt der Speicherzelle zu verkleinern, ist es bei der erfindungsgemäßen Speichervorrichtung möglich, die Zellenfläche erheblich, d.h.
im Verhältnis von 0,65 : 1, zu verkleinern. Außerdem kann man die Zellenfläche der erfindungsgemäßen Speichervorrichtung im Vergleich zu derJenigen einer Speicherzelle vom CtlOS-Typ erheblich verkleinern, und zwar im Verhältnis von 0,31 :1. Bei der Speichervorrichtung vom CMOS-Typ muß die den Übergang bildende Einlage zwischen dem MOSFET-Element vom P-Kanal-Typ und dem MOSFET-Element vom N-f[anal-Tp angeordnet werden, wodurch ein ziemlich großer Abstand zwischen den beiden MOSFET-Elementen erforderlich wird, der die Hauptursache für die unerwünschte Verringerung der Integrationsdichte bildet. Im Gegensatz hierzu wird die erfindungsgemäße Speicherzelle durch ein MISFET-Element eines bestimmten Kanaltyps gebildet, das zu der komplementären MIS-Schaltung gehört, ohne daß ein MiSFEll-Element vom anderen Kanaltyp verwendet wird. Daher wird kein großer Abstand zwischen diesen MISFET-Elementen benötigt, so daß sich die Integrationsdichte erheblich steigern läßt.
b) Da die Belastungseinrichtung durch einen Widerstand aus polykristallinem Silizium mit einem hohen Widerstandswert gebildet wird, wird der hindurchfließende Strom in einem solchen Ausmaß eingeschränkt, daß der Speicher aufgefrischt werden kann, und der Energieverbrauch läßt sich im wesentlichen auf den Wert verringern, der bei einem komplementären Speicher vom MIS-Typ gegeben ist. Natürlich wird zum Auffrischen keine Schaltung benötigt. Andererseits wird an der Schnittstelle eine komplementäre Schaltung vom MIS-Typ verwendet, um die Vorteile solcher CMIS-Schaltungen nutzbar zu machen.
c) Da die die Belastungseinrichtung bildende polykristalline Siliziumschicht zusammenhängend mit der polykristallinen Siliziumschicht zum Zuführen der Source-Spannung zu der Belastungseinrichtung erzeugt. werden kann, wird keine spezielle Fläche zur Herstellung eines Kontaktes zwischen der Belastungsschicht und der Zuführungsschicht benötigt, und diese Tatsache trägt ebenfalls zur Verkleinerung des Flächenbedarfs der Speichervorrichtung bei.. Bei der beschriebenen Speichermatrix, zu der zahlreiche erfindungsgemäße Speicherzellen gehören, kann man die Spannungszuführungsleitung und die Belastungseinrichtung in Gestalt einer zusammenhängenden polykristallinen Silizitz1.-schicht ausbilden, wobei die Spannungszuführungsleitung mit einem Teil der Verdrahtung aus Aluminium außerhalb der Speichermatrix verbunden wird. Auf diese Weise läßt sich die Anzahl der Verbindungen oder Kontakte zwischen der Spannung zuführungsleitung und der Verdrahtung aus Aluminium erheblich verringern. Dieses Merkmal ist nicht auf die Speicherzelle beschränkt, sondern es läßt sich allgemein bei Halbleitervorrichtungen anwenden, bei denen Inverter vorhanden sind, zu denen an die Erdungsklemme angeschlossene Treiberschaltv-igen und eine Belastungseinrichtung gehören, die mit der Klemme verbunden ist, welcher die Source-Spannung zugeführt wird.
L e e r s e i t e

Claims

Halbleiter-Vorrichtungen Patentansprüche: 1. Halbleitervorrichtung mit einem ersten Treiber-MISFET-Element, das einen Source-Bereich und einen Drain-Bereich aufweist, die auf einer Halbleitt'r-Trägerschicht erzeugt. worden sind, sowie eine Steuerelektrode, die auf einer ichr. der Halbleiter-Trägers chicht gebildet worden und von letzterer durch einen Isolierfilm getrennt ist, wobei sie sich zu dem Source-Bereich und dem Drain-Bereich erstreckt, einer Source-Spannungszuführungsleitung in Gestalt einer polykristallinen Siliziumschicht, die auf der Halbleiter-Trägerschicht gebildet worden und von ihr durch einen Isoiierfilm getrennt ist, sowie mit einer ersten Belastungseinrichtung in Gestalt einer polykristallinen Siliziumschicht, die zusammenhängend mit derjenlgen der Source-Spannungszuführurigsleitung erzeugt worden ist, dadurch g e k e n n z e i c h n e t , daß die Erste Belastungseinrichtung mit dem Drain-ereich (17) des ersten Treiber-MISFET-Elements verbunden ist und als Inverter zur Wirkung kommt 2. Halbleitervorrichtung nach Anspruch 1 mit einem zweiten Treiber-MISFET-Element, das in der Hableiter-Trägerschicht auf ähnliche Weise erzeugt worden lut wie des erste Treiber- MISFET-Element, dadurch gekennzeichnet, daß die Steuerelekttrode des zweiten Treiber-MISFET-Element zusammenhängend mit der Source-Spannungszuführungsleitung und der ersten Belastungse inrichtung ausgebildet ist.

3. Halbleitervorrichtung nach Anspruch 2; gekennzeichnet durch eine durch eine polykristalline Siliziumschicht gebil dete zweite Belastungseinrichtung, die mit dem zweiten Treiber-MISFET-Element so zusammengeschaltet ist, daß sie als Inverter arbeitet.

4. Halbleitervorrichtung nach Anspruch 1, dadurch gekelnzeichnet, daß die erste Belastungseinrichtung und der Drain Bereich des ersten Treibei-MISFET-E1ements miteinander durch eine zusammenhängend mit der ersten Belastungseinrichtung erzeugte polykristalline Siliziumschicht verbunden sind.

5. Halbleitervorrichtung nach Ansprich 3, dadurch gekennzeichnet, daß die zweite Belastungseinrichtung und der Drain-Bereich des zweiten Treiber-MISFET-Elements miteinander durch eine zusammenhängend mit der zweiten Belastungseinrichtung erzeugte polykristalline Siliziumschicht verbunden sind.

6. Halbleitervorrichtung zur Verwendung bei einem Speicher mit einem ersten, einem zweiten, einem dritten und einem vierten MISFET-Element, von denen Jedes einen Source-Bereich und einen Drain-Bereich aufweist, die in einer Halbleiter-Trägerschicht erzeugt worden sind, sowie eine Steuerelektrodo, die auf einer Fläche der Halbleiter-Trägerschicht erzeugt worden und von ihr durch eine Isolierschicht getrennt ist, wobei sie sich zu dem Source-Bereich und dem Drain-Bereich erstreckt, einer Source-Spannungszuführungsleitung, die auf der Halbleiter-Trägerschicht in Form einer polykristallinen Siliziumschicht ausgebildet worden und von der Trägerschicht durch Isolierfilme getrennt ist, einer ersten und einer zweiten Belastungseinrichtung, die in Form einer mit der Source-Spannungszuführungsleitung zusammenhängenden polykristallinen Siliziumschicht ausgebildet sind, einer ersten und einer zweiten Datenvordrahtungsschicht zum Ein- und Ausgeben von Daten, die auf der Halbleiter-Trägerschicht ausgebildet und von ihr durch Isolierfilme getrennt sind, einer auf der Halbleiter-Trägerschicht erzeugte Wortverdrahtungsschicht, die von der Trägerschicht durch einen Isolierfilm getrennt ist, sowie mit eiror Erdungsverdrahtungsschicht, dadurch g e k e n n z e i c 1i -n e t , daß die erste Belastungseinrichtung sowohl init dem Drain-Bereich des ersten MISFET-Elements als auch mit der Steuerelektrode des zweiten MISFET-Elements verbunden ist, daß die zweite Bel astungseinrichtung sowohl mit dem Drain Bereich des zweiten MISFET-Elements als auch mit der Steuerelektrode des ersten MISFET-Elements verbunden ist, daß der Drain-Bereich oder der Source-Bereich des dritten MISFET-Elements mit dem Source-Bereich des ersten MISFET-Elements verbunden ist, daß der Drain-Bereich oder der Source-Bereicij des dritten MISFET-Elements mit einer ersten Datenverdrahtungsschicht verbunden ist, daß der Drain-Bereich oder der Source-Bereich des vierten MISFET-Elements mit dem Source-Bereich des zweiten MISFET-Elements verbunden ist, daß die Steuerelektroden des dritten und des vierten MISFET-Elements mit der Wortverdrahtungsschicht verbunden sind, und daß die Source-Bereiche des ersten und des zweiten MISFET-Elements an die Erdungsverdrahtungsschicht angeschlossen sind.

7. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Steuerelektroden des ersten, des zweiten, des dritten und des vierten MISFET-Elements und die Wortverdrahtungsschicht aus polykristallinen Siliziumschichten bestehen, die gleichzeitig mit den polykristallinen Siliziumschichten erzeugt worden sind, welche die Source-Spannungszuführungsleitung und die erste sowie die zweite Belastungseinrichtung bilden.

8. Halbleitervorriehtung nach Anspruch 7, dadurch gekennzeichnet, daß die Steuerelektroden des ersten und des zweiten MISFET-Elements direkt mit dem Drain-Bereich des zweiten bzw.

des ersten MISFET-Elements verbunden sind.

9. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die erste und die zweite Datenverdrahtungsschicht und die Erdungsverdrabtungsschicht aus Aluminium bestehen tnu die Source-Spannungszuführungsleitung und die Wortverdrahtungsschicht kreuzen, von denen sie durch Isolierschichten getrennt sind.

10. Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Steuerelektroden des ersten und des zweiten MISFET-Elements direkt mit dem Drain-Bereich des ersten bzw.

des zweiten MISFET-Elements verbunden sind.

11. Halbleiter-Speicheranordnung mit mehreren Halbleiter-Speichervorrichtungen, von denen Jede ein erstes, ein zweites, ein drittes und ein viertes MISFET-Element aufweist, zu dem Jeweils ein Source-Bereich und ein Drain-Bereich gehören, die in einer Halbleiter-Trägerschicht ausgebildet sind, sowie eine Steuerelektrode, die auf einer Fläche der Halbldter-Träger schicht gebildet worden und von ihr durch eine Isolierschicht getrennt ist, wobei sich die Steuerelektrode zu dem Source-Bereich und dem Drain-Bereich erstreckt, ferner eine Source-Spannungszuführungsleitung, die als polykristalline Siliziumschicht auf der Halbleiter-Trägerschicht ausgebildet worden und von ihr durch Isolierfilme getrennt ist, eine erste und eine zweite Belastungseinrichtung in Form einer polykristallinen Siliziumschicht, die mit der Source-SpannungszufUhn mgsleitung zusammenhängt, eine erste und eine zweite Datenverdrahtungsschicht zum Ein- und Ausgeben von Daten, die auf der Halbleiter-Trägerschicht gebildet worden und von ihr durch Isolierfilme getrennt ist, eine auf der Halbleiter-Trägerschicht gebildete, von ihr durch einen Isolierfilm getrennte Wortverdrahtungsschicht sowie eine Erdungsverdrahtungsschicht, dadurch g e k e n n z e i c h n e t , daß die erste Belastungseinrichtung sowohl mit dem Drain-Bereich des ersten MISFET-Elements als auch mit der Steuerelektrode des zweiten IjISFET-Elements verbunden ist, daß die zweite Belastungseinrichtung sowohl mit dem Drain-Bereich des zweiten MISFET-Elements als auch mit der Steuerelektrode des ersten MISFET-Elements verbunden ist, daß der Drain-Bereich oder der Source-Bercich des dritten MISFET-Elements mit dem Source-Bereich des ersten l'ilS-FET-Elements verbunden ist, daß der Drain Bereich oder der Source-Bereich des dritten NISFET-Elements mit der ersten Datenverdrahtungsschicht verbunden ist, daß der Drain-Bereich oder der Source-Bereich des vierten MISFET-Elements mit dein Source-Bereich des zweiten MISFET-Elements verbunden ist, daß die Steuerelektroden des dritten und des vierten MISFET-Elements an die Wortverdrahtungsschicht angeschlossen sind, und daß die Source-Bereiche des ersten und des zweiten MISflT-Elements mit der Erdungsverdrahtungsschicht verbunden sind.

12. Halbleiter-Speicheranordnung nach Anspruch 11, dadurch gekennzeichnet, daß die Source-Spannungszuführungsleitungen außerhalb der Speicheranordnung mit aus Aluminium bestehenden äu ß e ren Source-Spannungszuführungs-Verdrahtungs schichten ve rbunden sind.

13. Halbleitervorrichtung zur Verwendung als Speicher mit vier MISFET-Elementen, die eine dynamische Speichervorrichtung vom Kippschaltungstyp bilden, welche geeignet ist, elektrische Ladungen festzuhalten, durch die eingegebene Infor.nationen in einer Informationsspeichereinrichtung repräsentiert werden, dadurch g e k e n n z e i c h n e t , daß Verluste an elektrischer Ladung durch einen Strom kompensiert werden, der durch eine Belastungseinrichtung fließt, welche durch eine polykristalline Siliziumschicht gebildet wird, die einiil hohen Widerstand hat und an eine Source-Spannungszuführungsleitung angeschlossen ist.

Komplementäre Halbleiter-Speichervorrichtung vom MIS-Typ g e k e n n z e i c h n e t durch mehrere Speicherzellen, von denen Jede eine Kippschaltung aufweist, die durch als Schalter zur Wirkung kommende Feldeffekttransistoren vom gleichen Leitfähigkeitstyp gebildet wird, ferner eine Bela stungseinrichtung in Form einer polykristallinen Silizium.

schicht von hohem Widerstand sowie periphere Schaltkreise, die durch komplementäre Schaltungen vom MIS-Typ gebildet werden.

15. Halbleiter-Speichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß zu den peripheren Schaltkreisen Adressenpufferschaltungen (50-61) gehören, ferner eine Zeilendecodierschaltung (66), Taktgeneratorschaltungen (67), Spai tendecodierschaltungen (LD1-LD16) , Ein- und Ausgabeschaltungen (69), Chipfreigabe-Pufferschaltungen, Eingabefreigabe-Pufferschaltungen (64) und Dateneingabe-Pufferschaltungen (62).

16. Verfahren zum Herstellen einer Halbleitervorrichtung, g e k e n n z e i c h n e t durch die folgenden Arbeitsschritte: Aufbringen eines ersten Isolierfilms auf eine haupt fläche einer Halbleiter-Trägerschicht eines ersten Leitfähigkeitstyps, selektives Entfernen des ersten Isolierfilms zum selektiven Freilegen von Teilen der Hauptfläche der Hableiterträgerschicht, Aufbringen eines Steuerelektroden-Isolierfilms auf die freigelegte Fläche der Halbleiter-Trägerschicht, selektives Erzeugen von Halbleiterschichten mindestens auf dem ersten Isolierfilm und dem Steuerelektroden-Isolierfilm, AL-decken eines Teils der Halbleiterschicht, die den ersten Isolierfilm überdeckt, wobei dieser Teil dazu bestimmt ist, In Verbindung mit einem zweiten Isolierfilm mit einem Widerstand versehen zu werden, sowie Erzeugen eines Source-Bereichs und eines Drain-Bereichs durch Hineindiffundieren von Störstoff in die Hableiter-Trägerschicht, wobei die genannte, auf dem Steuerelektroden -Isolierfilm gebildete Halbleitcrscilicht als benutzt wird, wobei der Störstoff im Vergleich zu der Halb leiter-Trägerschicht vom entgegengesetzten Leitfähigkeitstyp ist, und wobei dieser Störstoff in die Halbleiter-Trägerschicht innerhalb von Teilen hineindiffundiert wird, die durch den zweiten Isolierfilm hindurch zugänglich sind.

17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß der zweite Isolierfilm aus einem Halbleiteroxidfilm er zeugt wird, der durch thermisches Oxidieren der betreffellden Fläche der Halbleiter-Trägerschicht erzeugt wird.

18. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die Halbleiter-Trägerschicht und die genannte Halbleite.

schicht aus Silizium hergestellt werden.

19. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die genannte Halbleiterschicht aus polykristallinem Siiizium besteht.

20. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß die Halbleiter-Trägerschicht und die genannte Halbleiberschicht aus Silizium bestehen.

21. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß zum selektiven Erzeugen von Halbleiterschichten mindestens auf dem ersten Isolierfilm und dem Steuerelektroden-Isolierfilm das Implantieren von Ionen eines Störstoffs gehört, dessen Leitfähigkeitstyp dem ersten oder dem zweiten Leitfähigkeitstyp entspricht.