DE3219217A1 - Elektrisch programmierbarer nur-lese-speicher - Google Patents

Description

Die Erfindung betrifft einen elektrisch-programmierba-

\ ren Nur-Lesespeicher (im folgenden als "EPROM" bezeichnet),

wie er im Oberbegriff des Patentanspruchs 1 näher angegeben ist. Vor der hier beschriebenen Erfindung ist durch den AnrceLder in der japanischen Patentanmeldung Nr. 55-87867 (J. Sugiura u.a. "Halbleitervorrichtung und Verfahren zur ihrer Herstellung", parallele deutsche Patentanmeldung P 31 24 283.9), ein EPROM vorgeschlagen worden, dessen Einschreib-Effizienz erhöht ist.

Ein Permanentspeicherelement eines EPROMS besitzt eine Struktur, die eine floatende (nicht vorgespannte) Gateelektrode sov/ie eine über dieser liegende Steuergateelektrode aufweist, ferner ein Gebiet hoher Dotierstoffkonzentration, welchesden gleichen Leitfähigkeitstyp wie das Substrat besitzt und das in einem peripheren Teil der Halbleiteroberfläche des Permanentspeicherelements angeordnet ist, unter einem Gateisolationsfilm liegt und sich in der Kanalrichtung erstreckt. Fließt bei einem Permanentspeicherelement mit dieser Struktur während eines Einschreibvorgangs ein Source- Drainstrom, so verbessert die Gegenwart des Gebietes von hoher Störsteljenkonzentration die. Ausbeute für die Erzeugung heißer Elektronen,· so daß die Einschreibgeschwindigkeit vergrößert wird.

In der oben angegebenen Anmeldung ist jedoch keine Konstruktion beschrieben, welche andere Probleme bei EPROMS sowie das neue Problem löst, welches bei einer Struktur auftritt, bei der entsprechend der obigen Beschreibung ein Gebiet mit hoher Störzellenkonzentration gebildet ist.

Untersuchungen des Erfinders haben gezeigt, daß zum Zwecke des Erhöhens der Einschreibausbeute von Ladungen in ein floating Gate die an ein Permanentspeicherelement angelegte Einschreibspannung vorzugsweise groß sein und in einem Bereich liegen sollte, in dem eine pn-Grenzschicht im wesentlichen nicht durchbricht.

Wenn jedoch wie oben beschrieben ein Gebiet hoher Störzellenkonzentration vorgesehen ist, so zeigt die pn-Grenzschicht, die von dem Draingebiet des Permanentspeicher-

elements und dem Gebiet hoher Störzellenkonzentration gebildet wird, oereits bei relativ niedrigen Rückwärtsspannungen einen Lawinendurchbruch (avalanche breakdown).

Wenn wegen einer ungenügenden Aussteuerung der Einschreibspannung an der pn-Grenze eines Permanentspeicherelements ein Lawinendurchbruch aufgetreten ist, so werden
die aufgrund des Lawinendurchbruchs an der pn-Grenze erzeugten Löcher in die Grenzfläche zwischen dem Siliziumsubstrat und der unter der floatenden Gateelektrode liegenden Siliziumdioxidschicht des Permanentspeicherelernents
injiziert. Demzufolge rekombinieren Elektronen, die beim
Rückeinschreiben injiziert werden, mit Löchern in dem :'-·

floatenden Gate und die Ausbeute für das Rückeinschreiben
verschlechtert sich. Letzteres wurde ebenfalls durch Unter- : suchungen des Erfinders festgestellt.

Demzufolge muß der Pegel der Einschreibspannung ausreichend gesteuert werden. Bei einer integrierten Serialtung ; sind eine Vielzahl von Speicherelementen in Matrixform an- ; geordnet. Die Drainelektroden einer Reihe von Permanent- ;

speicherelementen, die in der gleichen Spalte angeordnet ^:, sind, sind gemeinsam mit einer einzelnen Bitleitung verbun- \ den, während die Steuergateelektroden einer Anzahl von ■■{

Perraanentspeicherelementen, die in der gleichen Reihe ange- ί ordnet sind, gemeinsam mit einer einzelnen Wortleitung ver- \ 5 bunden sind. \

Entsprechend einer solchen Anordnung wird ein einzelnes i Permanentspeicherelement durch eine bestimmte Wortleitung | und durch eine bestimmte Bitleitung ausgewählt. ι

Um eine Information in ein Permanentspeicherlement
einzuschreiben wird an eine Bitleitung (eine ausgewählte

Bitleitung),an die das Permanentspeicherlement angeschlossen

ist, eine Einschreibspannung angelegt und ein Wortleitungs-

s signal mit einem Auswahlpegel wird an eine Wortleitung |

(eine ausgewählte Wortleitung) angelegt. i

Der Hochpegel der Einschreibspannung ist eine relativ |

hohe Spannung, sie hebt das Potential des floatenden Gates |

über die parasitäre Kapazität, die zwischen dem Draingebiet |

und dem floatenden Gate des Permanentspeicherlements liegt,auf einen nicht vernachlässigbaren Pegel.

Als Folge hiervon fließen Kanal-Leckströme zu nicht ausgewählten Permanentspeicherlementen, die an die ausgewählten Bitleitungen angeschlossen sind. Die Zahl der Permanent speichere leinen te, die an eine Bitleitung angeschlossen sind, wächst proportional mit der Speicherkapazität. Dementsprechend wachsen Leckströme mit steigender Speicherkapazität an. Mit anderen Worten steigen dann, wenn die Speicherkapazität erhöht worden ist, die Fehlerströme an, so daß der Leistungsverbrauch hoch wird.

Wenn die Leckströme sehr groß geworden sind, so nimmt entsprechend der in das ausgewählte Permanentspeicherelement fließende Strom ab.

Dementsprechend muß das Vermögen der Einschreibschaltung zum Einprägen eines Stromes erhöht werden. Dies führt unvermeidlich zu einer Vergrößerung der Elemente, die die Einschreibschaltung bilden.

Die Leckströme schwanken relativ stark nicht nur aufgrund von Streuungen bei der Herstellung der Permanentspeicherelemente, sondern auch aufgrund von Änderungen der Betriebstemperatur. Dementsprechend wird eine geeignet konstruierte Einschreibschaltung gefordert. Solange keine geeignete Einschreibschaltung entworfen ist, wird die Ausbeute der Produkte geringer sein.

Es ist bekannt, daß Leckströme dadurch vermindert werden können, indem die Sourceelektroden einer Vielzahl von Permanentspeicherlementen über einen einzelnen, gemeinsamen Widerstand mit dem Schaltungsnullpunkt der Schaltung verbunden werden (vergleiche zum Beispiel T. Kihara u.a.

"Programmierbarer nur-Lese-Speicher^M, DE-OS 3 O37 315).

Untersuchungen des Erfinders haben jedoch für das bekannte Permanentspeicherelement den Nachteil gezeigt, daß wegen der Abhängigkeit der Leckströme von dem Widerstandswert des gemeinsamen Widerstandes große Streuungen bei den Leckströmen aufgrund von Schwankungen der Herstellungsfaktoren der integrierten Schaltung auftreten.

Dementsprechend besteht eine Aufgabe der Erfindung' darin, ein EPROM anzugeben, dessen Einschreihvirkunusgrad nicht verschlechtert wird.

Bei einem EPROM gemäß einem allgemeinen Gedanken dieser Erfindung wird ein pn-Grenzschichtelement vorgesehen, dessen Grenzschichtcharakteristik im wesentlichen gleich der Drain-Grenzschichtcharakteristik eines Permanentspeicherlements ist, und der Pegel der an das Draingebiet des Permanentspeichers anzulegenden Einschreibspannung wird auf der Grundlage der Durchbruchspannung des pn-Grenzschicht-Elententes bestimmt.

Im folgenden wird die Erfindung anhand der Figuren beschrieben und näher erläutert.

Fig. 1 zeigt ein Blockschaltbild eines EPROMS gemäß der vorliegenden Erfindung; Fign. 2A und 2B zeigen ein Schaltbild von wesentlichen

Teilen der Fig. 1;
Fig. 3 zeigt ein Schaltbild eines Leseverstärkers, den einem EPROM gemäß der vorliegenden Erfindung enthalten ist.

Fign. 4 und 5 sind Schaltbilder, die modifizierte Ausführungsbeispiele einer Einschreibschaltung zeigen.

Fig. 6A zeigt eine Draufsicht auf ein Permanentspeicherelement, das in einem EPROM gemäß der vorlie

genden Erfindung vorhanden ist;

Fig. 6B zoigt eine Darstellung eines Schnitts der Fig. 6A;

Fig. 6C zeigt ein anderes Schnittbild der Fig. 6A. I

Fign. 7A bis 7F zeigen in Querschnitten das Herstellungsverfahren eines EPROMs gemäß der vorliegenden Erfindung;
Fig. 8A zeigt einen strukturellen Querschnitt durch eine Zenerdiode einer Einschreibschaltung bei einem EPROM der vorliegenden Erfindung; Fig. 8B zeigt eine der Fig. 8A entsprechende Draufsicht; Fig. 9A zeigt eine Draufsicht auf ein Permanentspeicher-

feld, das Schalt-MISFETs enthält,

Fig. 9B zeigt eine Draufsicht auf einen Teil der Fig. 9A.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen im einzelnen beschrieben.

Die Fig. 1 zeigt ein Blockschaltbild eines EPROMs gemäß dieser Erfindung.

Bei der Figur stellt der mit der strichpunktierten Linie umrahmte Teil einen IC dar, der auf einem einzelnen Siliziumchip mit einem Herstellungsprozeß für integrierte Halbleiterschaltungen gebildet worden ist, der bekannte Halbleiterherstellungsmethode umfaßt.

Das EPROM besitzt Eingangsanschlüsse, die mit Adresser. signalen AO bis Al 2 versorgt werden, Eingangsanschlüsse, an die Steuersignale PGM, CE und OE angelegt werden, Eingangs/ Ausgangsanschlüsse 1/00 bis I/O7, einen Spannungsquellenanschluß, an den ein Versorgungsspannung VCC von beispielsweise 5 Volt angelegt wird, einen weiteren Spannungsversoraungsanschluß, der mit einer Referenzspannung GND wie beispielsweise der Massespannung der Schaltung versorgt wird, sowie einen Einschreib-Spannungsquellenanschluß, der mit einer Einschreibspannung VPP versorgt wird, die während eines Programmierbetriebes beispielsweise einen Wert von 2 5 Volt annimmt (d.h. während des Einschreibens von Information) . Das EPROM wird betrieben, indem die jeweiligen Anschlüsse mit den geeigneten Spannungen oder Signalen versorgt werden.

Ohne hierauf beschränkt zu sein weist das EPROM nach diesem Ausführungsbeispiel Speicherfeldschaltungen MARO bis MAR7 (im folgenden als MARO bis MAR7 bezeichnet) auf, die in acht Gruppen aufgeteilt sind- Jedes der Felder MARO bis MAR7 besitzt eine Speicherkapazität von 8192 Bits, wodurch das EPROM insgesamt eine Speicherkapazität von insgesamt 64 kBit erhält.

Eine Speicherfeldschaltung besteht aus 256 Wortleitungen, 32 Bitleitungen, 256 χ 32 Speicherzellen und Schal-

tungselementen zum Reduzieren von Leckströmen, die nachfolgend beschrieben werden.

Eine X-Adressenpufferschaltung ADB1 (im folgenden als ADB1 bezeichnet) spricht auf extern zugeführte Adressensignale A5 bis Al2 von 8 Bits von beispielsweise TTL-Pegeln j (Transistor-Transistorlogik) an und liefert Adressensignale von einem wahren Pegel und einem falschen Pegel a5, ä"5~ bis a12, a12, die jeweils geeignete Pegelhöhe besitzen.

Beim Empfang der Adressensignale ^5, 35 bis al 2, ai2 bildet der X-Dekoderschaltkreis X-DEC (im folgenden als X-DEC bezeichnet) Wortleitungssteuersignale W1 bis W256, die den Wortleitungen der Felder MARO bis MART zugeführt werden.

Von den Wortleitungssteuersignalen W1 bis W256 wird nur dasjenige auf dem Auswahlpegel gebracht, das einer Kombination der Adressensignale A5 bis A12 entspricht, während alle anderen auf einen nicht-Auswahlpegel wie zum Beispiel das Massepotential der Schaltung gelegt werden. Durch Zuführen der Versorgungsspannung VCC an den X-DEC, der Schreibspannung VPP und eines Steuersignals we einer noch zu beschreibenden Steuerschaltung CONT wird während eines Auslesevorgangs der Auswahlpegel des Wortleitungsteuersignals auf einen Pegel gehoben, der im wesentlichen gleich der Versorgungsspannung VCC ist, und während eines EinschreibVorganges für Information auf einen Pegel, der im wesentlichen gleich der Spannung VPP ist.

Eine Y Adressenpufferschaltung ADB2 (im folgenden als ADB2 bezeichnet) spricht auf extern zugeführte Adressensignale AO bis A4 von 5 Bits an, die beispielsweise auf TTL-Pegeln liegen und sie liefert einen wahren Pegel und einen falschen Pegel aufweisende Adressensignale aO, aö bis a4, a4, die geeignete Pegel besitzen.

Die Adressensignale aO, aO bis a4, a4 werden zum Auswählen der 32 Bitleitungen einer jeden Speicherfeldschaltung MARO bis MAR7 verwendet.

Ohne hierauf beschränkt zu sein ist das Ausführungsbeispiel so aufgebaut, daß die Bitleitungen der jeweiligen

Speicherfeldschaltungen MARO bis MAR7 durch Spaltenschalter-Schaltungen CSO bis CS7 und durch Auslese/Einschreibschaltungen R/WO bis R/W7 ausgewählt werden.

Dementsprechend werden von den Adressensignalen ao, ifö" bis a4, a4 die Signale aO, aO bis a2, a2 an die erste Y-Dekoderschaltung Y-DEC1 (im folgenden als Y-DEC1 bezeichnet) angelegt, die übrigen Signale a3, a3 und a4,a4 werden an den zweiten Y-Dekoderschaltkreis Y-DEC2 (im folgenden als Y-DEC2 bezeichnet) angelegt.
Beim Empfang der Adressensignale aO, aO bis a2, a2 bildet der Y-DEC1 Bitleitungsauswahlsignale BS1 bis BS8, die in Spaltenschalter-Schaltungen CSO bis CS7 zugeführt werden sollen.

Vor: den Bitleitungsauswahlsignalen BS1 bis BS8 wird nur dasjenige auf den Auswahlpegel gebracht, das der einen Kombination der Adressensignale AO bis A2 entspricht, wohingegen alle anderen auf einen nicht-Auswahlpegel wie z.B. das Massepotential der Schaltung gelegt werden.

Werden ähnlich wie bei den X-DEC an den Y-DEC1 die Spannungen VCC und das Steuersignal we angelegt, so wird während eines Auslesevorgangs der Auswahlpegel des Bitleitungsauswahlssignals im wesentlichen gleich der Versorgungsspannung VCC, und während eines Vorgangs zum Einschreiben von Information wird dieser Auswahlpegel im wesentlichen der Spannung VPP gleich.

Bei Eintreffen der Adressensignale a3, a3 und a4, a4 bildet der Y-DEC2 die Auswahlsignale KO bis K3.

Von den Auswahlsignalen KO bis K3 wird nur dasjenige Signal, das der Kombination der Adressensignale A3 und A4 entspricht, auf einen Auswahlpegel angehoben, der im wesentlichen gleich der Versorgungsspannung VCC ist, wohingegen alle anderen auf einen nicht-Auswahlpegel wie z.B. das Nullpotential der Schaltung gebracht werden.

Der Y-DEC2 wird mit einem Steuersignal ce der Steuerschaltung CONT versorgt. Beispielsweise besitzt das Steuersignal ce für die Auswahl des Chips einen hohen Pegel und für eine nicht-Auswahl des Chips einen niedrigen Pegel.

Die Auswahlsignale KO bis K2, die von dem Y-DEC2 geliefert werden, werden während der Chip-nicht-Auswahl auf dem nicht-Auswahlpegel gehalten, ungeachtet dessen, welche Pegel die Adressensignale A3 und A4 ausweisen.

Beim Empfang der obigen Bitauswahlsignale wählen die Spaltenschalter-Schaltungen CSO bis CS7 (im folgenden als einfach CSO bis CS7 bezeichnet) die Bitleitungen der korrespondierenden Felder MARO bis MAR7 Zahlengruppen von vier zur gleichen Zeit aus. D.h.,daß beispielsweise vier der 32 Bitleitungen BI bis B32 des Feldes MARO mit gemeinsamen Bitleitungen CBO bis CB3 über den Spaltenschalter CSO mit den gemeinsamen Bitleitungen CBO bis CB3 verbunden werden.

Beispielsweise liegen die von den Spaltenschalter-Schaitungen CSO bis CS7 zum schaltenden Signale auf einem hohen Pegel in der Nähe der Versorgungsspannung VCC oder auf einem tiefen Pegel in der Nähe des Massepotentials während des Auslesens von Information, und sie befinden sich auf einem Pegel in der Nähe der Spannung VPP oder auf einem tiefen Pegel in der Nähe des Massenpotentials während des Vorranges für das Einschreiben von Information.

Um mit geringem Spannungsverlust die auszuwählenden Bitleitungen mit den gemeinsamen Bitleitungen zu koppeln, ist der Auswahlpegel der an die Spaltenschalter-Schaltungen CSO bis CS7 anzulegenden Bitleitungsauswahlsignale im wesentliehen gleich VPP während des Einschreibvorganges von Information, wie dies oben beschrieben wurde.

Die Sätze von gemeinsamen Bitleitungen, von denen jederseits vier Leitungen umfaßt, sind jeweils an die Auslese/ Einschreibschaltungen R/WO bis R/W7 (im folgenden als R/WO bis R/W7 bezeichnet) angeschlossen, wie dies in der Figur gezeigt ist.

Jeder der R/WO bis R/W7 besteht aus vier Einheits-Auslese/Einschreibschaltungen, die den einzelnen vier gemeinsamen Bitleitungen CB0-CB3 entsprechen .

Die Eingangs/Ausgangsanschlüsse der vier Einheits-Auslese/Einschreibschaltungen der betreffenden Schaltungen R/WO bis R/W7 sind gemeinsam an die gemeinsamen Eingangs/

Ausgangsanschlüsse I/OO bis 1/07 angeschlossen.

Jede Einheits-Auslese/Einschreibschaltung wird durch eines der Auswahlsignale KO bis K3, die von dem Y-DEC2 geliefert werden, ausgewählt. Wenn sie ausgewählt ist, werden die entsprechende gemeinsame Bitleitung und der gemeinsame Eingangs/Ausgangsanschluß im wesentlichen miteinander verbunden.

Jede Einheits-Auslese/Einschreibschaltung wird durch die Versorgungsspannung VCC und durch die beim Einschreiben von Information zugeführte Einschreibspannung VPP betrieben.

Jede Einheits-Auslese/Einschreibschaltung erhält ihre Betriebsart durch die Steuersignale we, we, es und es zugeordnet, die von der Steuerschaltung CONT geliefert werden.

Ohne hierauf beschränkt zu sein ist die Auslese-Betriebsart durch hohe Pegel der Steuersignale es und we gekennzeichnet. In der Auslesebetriebsweise wird ein Signal auf einer der vier gemeinsamer. Bitleitungen über die von dem Y-DEC2 ausgewählte Einheits-Ausleseschaltung an den gemeinsamen Eingangs/Ausgangsanschluß angelegt. Der gemeinsame Eingangs/Ausgancjsanschluß wird also mit den Daten versorgt, die in der durch den X-DEC, Y-DECI und Y-DEC2 ausgewählten Speicherzelle gespeichert sind.

Die Einschreibbetriebsweise ist bei hohem Pegel des Steuersignals we und bei tiefem Pegel des Steuersignals es gegeben. Bei der Einschreibbetriebsweise wird von den Einheits-Auslese/Einschreibschaltungen, die mit den Datensignalen von einer nicht dargestellten Schaltung über die gemeinsamen Eingangs/Ausgangsanschlüsse versorgt werden, nur diejenige, die von dem Y-DEC2 ausgewählt ist, in den Betriebszustand gebracht. Dementsprechend erhält eine der v"~r gemeinsamen Bitleitungen in: wesentlichen das Nullpotential oder einen geeigneten Einschreib-Spannungspegel nach Maßgabe des einzuschreibenden Datensignals- Die übrigen drei gemeinsamen Bitleitungen werden im wesentlichen auf Massenpotential gehalten, weil die zugehörigen Einheits-Auslese/ Einschreibschaltungen nicht ausgewählt sind.

Bei der Betriebsart der Chip-nicht-Auswahl erhalten

die von dem Y-DEC2 gelieferten Auswahlsignale KO bis K3 wie oben beschrieben den nicht-Auswahlpegel. Daher werden alle Einheits-Auslese/Einschreibschaltungen in den Schaltungen R/WO bis R/W7 in den Außerbestriebszustand gebracht.

Ohne hierauf beschränkt zu sein ist die Auslese/Einschreibschaltung so aufgebaut, daß deren Eingangs/Ausgangsanschlüsse in der Betriebsweise der Chip-nicht-Auswahl einen floatenden (schwebenden) Zustand einnehmen.

Die Steuerschaltung (im folgenden als CONT bezeichnet) bildet das Steuersignal we, wie dies in der folgenden Tabelle 1 angedeutet ist, wenn sie ein externes Programmsteuersignal PGM, ein Chipfreigabesignal CE, ein Ausgangsfreigabesignal ΘΕ und die Einschreibspannung VPP von vorgegebenem Pegel empfängt:

	Lesen	Programm
VPP	5 V	25 V
PGM	H	L
CE	L	L
OE	L	-
we	H	L

Unter Verwendung dieser Steuersignale wird die Auswahl der Einschreib/Auswahlvorgänge ausgeführt (mit anderen Worten die Steuerung der verschiedenen Betriebsarten wie dem Auslesen bei einem Zustand mit Anlegen einer hohen Spannung).

Die Fign. 2A und 2B zeigen ein Schaltbild eines praktischen Ausführungsbeispiels für ein EPROM gemäß der vorliegenden Erfindung.

Das Feld MARO besitzt 2 56 χ 32 Permanentspeicherelemente F11 bis F25632, die in 32 Zeilen und 256 Spalten ange-

I ordnet sind. Jedes einzelne Speicherelement, dessen Struktur

' im einzelnen später beschrieben wird, besteht aus einem

I FAMOS (floating gate avalonche injection MOS transistor ,

; Durchbruchs-Injektions-MOS Transistor mit floatendem Gate),

'; 5 der eine floatende Gateelektrode und eine Steuergatelek-

i trode besitzt.

ί Bei den Speicherelementen haben 32 in der gleichen

\ Spalte angeordnete Speicherelemente ihre Steuergateelektroden

i; gemeinsam mit der zugeordneten Leitung der Worleitungen W1-

I 1O W256 verbunden.

I Die Speicherfeldschaltung MARO weist Referenzspannungs-

■{ leitungen Rl bis RI28 auf, von denen jede zwei Wortleitungen

i wie beispielsweise den Wortleitungen W1 und W2 und den

I Wortleitungen W3 und W4 entspricht. Somit werden die Source-

J 15 elektroden von 32 Speicherelementen, die zu einer Spalte

i gehören, und jene von 32 Speicherlementen, die zu der

: nächsten, der ersten Spalte benachbarten Spalte gehören, gemeinsam an einer Referenzspannungsleitung angeschlossen.

; Zwischen den Referenzspannungsleitungen R1 bis R128

- 20 und dem Schaltungsnullpunkt der Schaltung sind jeweils

; schaltende MISFETs S1 bis S256 angeordnet, die von an die

; Wortleitungen angelegten Signalen "Ein" und "Aus" gesteuert

§ werden.

ί Die Drainelektroden von 256 in der gleichen Reihe

i 25 angeordneten Speicherelementen sind gemeinsam an die ent-

v sprechende Bitleitung der Bitleitungen B1 bis B32 angeschlossen,

I Die Bitleitungen Bl bis B32 sind in vier Gruppen durch

I die Spaltenschalter-Schaltung CSO aufgeteilt. Schaltende

I MISFETs sind zwischen den jeweiligen Bitleitungen und der

I 30 gemeinsamen Bitlertung angeordnet. Insbesondere sind MISFI s

I Q11 bis Q18, die durch die von dem Y-DEC1 gebildeten Aus-

I wahlsignale gesteuert werden, jeweils zwischen den Bitlei-

I tungen B1 bis B8 und der gemeinsamen Bitleitung CBO ange-

I ordnet.

§ 35 Gleichfalls sind, ähnlich zu den vorerwähnten,

I schaltende MISFETs Q21 bis Q28, Q31 bis Q38 und Q41 bis

I Q48 jeweils zwischen den Bitleitungen B9 bis B16, B17 bis

B24 und B25 bis B32 und den gemeinsamen Bitleitungen CBl, CB2 und CB3 angeordnet. Dementsprechend werden dann, wenn ein Auswahlsignal, beispielsweise das von dem Y-DECI gebildete Signal BSl_r auf den Auswahlpegel gebracht wird, die vier Bitleitungen BI, B9, BI7 und B25 simultan mit den gemeinsamen Bitleitungen CBO, CB1, CB2 bzw. CB3 verbunden .

Die gemeinsamen Bitleitungen CBO bis CB3 sind mit der Auslese/Einschreibschaltung R/WO verbunden.

Entsprechend der Fig. 2B besteht die Auslese/Einschreibschaltung R/WO aus einer Einschreibschaltung WO und einer Ausleseschaltung RO.

Die Einschreibschaltung WO besteht aus vier Einheit-Einschreibschaltungen WOI bis W04, die jeweils einer der gemeinsamen Bitleitungen CBO bis CB3 entsprechen, sowie aus einer einzelnen Eingangschaltung W05.

Entsprechend der Figur besteht die Eingangsschaltung W05 aus MISFETs Q62 bis Q70. Ohne hierauf beschränkt zu sein sind MISFETs wie die FETs Q65 und Q69, bei deren Schalt-Symbolen zwischen Source und Drain gerade Linien gezogen sind, vom Verarmungstyp und die anderen MISFETs vom Anreicherungstyp .

Da die Eingangschaltung WO5 entsprechend der Figur aufgebaut ist, liefert ihr Ausgangsanschluß (d.h. die Drainelektrode des MISFET Q70) ein Signal, das dem logischen Produkt gleich ist, das aus dem invertierten Signal des an den gemeinsamen Eingangs/Ausgangsanschluß I/O angelegten Einschreibdatensignals und dem Einschreibsteuersignal we gebildet ist.
Wenn im einzelnen das Einschreibsteuersignal we auf hohem Pegel ist, so liefert die Eingangsschaltung W05 nach Maßgabe des hohen Pegels bzw. des tiefen Pegels des an den gemeinsamen Eingangs/Ausgangsanschluß I/O gelieferten Datensignals ein Signal mit einem dem Massenpotential im wesentliehen gleichen , tiefen Pegel ,oder mit einen hohen Pegel, der der Versorgungsspannung VCC im wesentlichen gleich ist. Befindet sich das Einschreibsteuersignal we auf tiefem Pegel,

-. ¹I s: ■

so liefert sie ein Signal mit tiefem Tegel, der im wesentlichen gleich dem Massenpotential ist, ohne Rücksicht auf das dem gerneinsamen Eingangs/Ausgangsanschluß I/O zugeführte Datensignal.

Die Einheits-E inschreibschaltung WOI weist einen Ausgangs MISFET Q52 auf, dessen Drain mit dem Anschluß VPP und dessen Source mit der gemeinsamen Bitleitung CBO verbunden ist, ferner einen Pegelschiebe-MISFET Q51, dessen Gate und Drain an das Gate des Ausgangs MISFET Q52 angeschlossen und dessen Source mit einer Zehnerdiode ZD verbunden ist, sowie einen MISFET Q5O, der dazu dient, dan Pegel-Schiebe-MISFET C51 mit einem Vorstrom zu versorgen.

Die Einheits-Einschreibschaltung WOl besitzt weiter einen MISFET Q74 zum Steuern des "EinT und "Aus"-Zustandes des Ausgangstransistors Q52, ferner MISFETs Q72 und Q73, die eine logische Gatterschaltung bilden zum Steuern des "Ein"- und des "Aus"-Zustandes des MISFET Q74 bilden, sowie einen Last-MISFET Q71.

Die Gateelektrode des MISFET Q72 wird mit dem von dem Y-DEC2 gelieferten Auswahlsignal KO versorgt, während die Gateelektrode des MISFET Q73 mit dem von der Ausgangsschaltung W05 gelieferten Signal versorgt wird.

Bei der dargestellten Schaltung muß der Ausgangs-MISFET eine Drain-Durchbruchsspannung besitzen, die einen ausrei-5 chenden Spielraum bezüglich einer hohen Spannung von beispielsweise 25 Volt besitzt, die an den Anschluß VPP angelegt wird.

Allgemein wird die Drain-Durchbruchsspannung eines MISFET verhältnismäßig stark begrenzt, da die Breite der Verarmungsschicht in der Drain-Grenzschichtfläche durch die von der Gateelektrode ausgeübte Feldstärke begrenzt ist.

Der Ausgangs-MISFET Q52 besitzt daher eine übereinander gelegte Gatestruktur, ohne jedoch hierauf beschränkt zu sein. Die erste Gateelektrode ist mit der Gateelektrode und der Drainelektrode des MISFET Q51 verbunden, zweite, nahe bei dem Draingebiet angeordnete Elektrode ist mit dem Anschluß VPP entsprechend der Figur verbunden.

Sofern es notwendig ist, besitzt der Ausgangs-MISFET Q52 die sogenannte Ring-Gate-Struktur, bei der das Draingebiet von der Gateelektrode umgeben ist.

Falls es notwendig ist, ist das Kanalgebiet, das unter der ersten Gateelektrode des Ausgangs-MISFET Q52 liegt, in der Art eines Verarmungsgebiets ausgebildet zu dem Zweck, daß der an die gemeinsame Bitleitung anzulegende Einschreib-Spannungspegel in geeigneter Weise erhöht wird. Ein unter der zweiten Gateelektrode liegendes Kanalgebiet ist als TO Anreicherungsgebiet ausgeführt.

Das Kanalgebiet vom Verarmungstyp kann mittels der bekannten Dotierstoff-Ionenimplantationtechnologie gebildet werden. Dabei kann die Menge von Dotierstoff, der in dem Kanalgebiet implantiert werden muß, mit viel höherer Genauigkeit bestimmt werden als bei einer Diffusionstechnik. Dementsprechend wird die Schwel1spannung, die durch die erste Gateelektrode des Ausgangs-MISFET Q52 bestimmt wird, auf einen Wert gesetzt, die um einen genauen, vorbestimmten Wert gegenüber den Schwellspannungen der MISFETs Q51 usw.

verschoben ist.

Der. Vorspannungs-MISFET Q50 besitzt eine geschichtete Gatestruktur ähnlich wie der MISFET Q52. Jeder der MISFETs Q52 und Q50 kann durch zwei in Reihe geschaltete MISFETs ersetzt werden. Wenn jedoch die beiden MISFETs Q52 und Q50 in der geschichteten Gatestruktur wie oben beschrieben ausgebildet sind, können sie vorteilhafterweise relativ klein ausgestaltet werden.

Bei diesem Ausführungsbeispiel erhält die Durchbruchsspannung der Konstantspannungs-Diode ZD (im folgenden auch als Zenerdiode bezeichnet) einen Wert, der im wesentlichen gleich der Drain-Grenzschicht-Durchbruchsspannung der Permanentspeicherelemente ist und darf eine Streuung besitzen, die etwa gleich derjenigen der Drain-Grenzschicht-Durchbruchsspannungen der Permanentspeicherelemente ist.

Zu diesem Zweck wird das bei der Technologie zur Herstellung integrierter Schaltungen bekannte Merkmal ausgenützt, das viele Elemente, die simultan gebildet werden, eine

relativ kleine Streuung in ihren charakterischen Eigenschaften zeigen. Wie anhand der später folgenden Beschreibung besser erkannt werden kann, werden Halbleitergebiete für den Aufbau der Konstantspannungs-Diode ZD gleichzeitig mit Halbleitergebieten für den Aufbau von Permanentspeicherelementen gebildet.

Der Vorstrom der Konstantspannungs-Diode ZD wird beispielsweise von dem Anschluß VPP über die MISFETs Q5O und Q51 zugeführt.

Der Pegel-Schiebe-MISFET Q51 ist so konstruiert, daß bei ihm zwischen Dirain und Source eine Spannung anliegt, die im wesentlichen seiner Schwellspannung gleich ist.

Wird mit A das Großenverhältnis W/L (W bedeutet die Kanallärige, L die Kanalbreite) des MISFET Q50 bezeichnet und mit B das Großenverhältnis W/L des MISFET Q51 , so gilt B < < A. Damit kann man die Größe V1 der Pegelverschiebung aus dem folgenden Ausdruck (1) ableiten, wobei VthD die Schwellspannung des MISFET Q5O und VthE die Schwellspannung des MISFET Q51 bezeichnet:

VI = /A/B VthD + VthE = VthE ... (1)

Die Einheits-Einschreibschaltung WOI, die Eingangsschaltung WO5 und die entsprechend der Fig. 2B zugeordneten Schaltungen arbeiten wie folgt:

Während des Vorgangs zum Einschreiben von Information wird der Anschluß VPP mit einer hohen Spannung VPP, die zum Beispiel 25 Volt beträgt, versorgt und die Gateelektroden der MISFETs Q64, Q67 und Q6£ der Eingangsschaltung W05 werden mit der Einschreibsteuersignal we versorgt, das einen Pegel besitzt, der im wesentlichen gleich der Versorgungsspannung VCC ist.

Wenn zu dieser Zeit das von dem Decoder Y-DEC2 gelieferte Auswahlsignal KO den Auswahlpegel, d.h. einen Pegel angenommen hat, der im wesentlichen gleich der Spannung VCC ist, so wird dadurch der MISFET Q72 in den "Ein"-Zustand oebracht.

Wenn das von einem nicht dargestellten Schaltkreis an den gemeinsamen Eingangs/Ausgangsanschluß I/O angelegte Datensignal auf tiefem Pegel ist, so liefert die Drainelektrode des MISFET Q7O der Eingangsschaltung W05 das Hochpegelsignal, durch das der MISFET Q73 in den "Ein"-Zustand gebracht wird.

Da die in Reihe geschalteten MISFETs Q72 und Q7 3 konKurierend in deren "Ein"-Zustände gebracht werden, wird an die Gateelektrode des MISFET Q74 eine Spannung angelegt, die im wesentlichen gleich dem Massenpotential GND der Schaltung ist. Demzufolge gelangt der MISFET 074 in den "Aus"-Zustand.

Das Ausschalten des MISFET Q74 führt dazu, daß der Gataelektrode des MISFET Q52 eine Spannung zugeführt wird, die im wesentlichen gleich der Summe VZ + VthE aus der Zener -Spannung VZ der Zener-Diode ZD und der Schwellspannung VthE des MISFETs Q51 ist.

Der Ausgangs-MISFET Q52, dessen Schwellspannung mit VthD bezeichnet wird, bleibt im "Ein"-Zustand, bis das Potential seiner Sourceelektrode auf "VZ + VthE" angehoben wird, d.h. bis es auf ein Potential angehoben wird, das um die Differenz der Schwellspannungen VthE - VthD höher ist als die Zener-Spannung VZ.

Dementsprechend wird eine Einschreibspannung mit einem Wert, der nahe bei der Zener-Spannung VZ liegt, von der Sourceelektrode des Ausgangs-MISFET Q52 an die gemeinsame Bitleitung ZBO geführt.

Die an die gemeinsame Bitleitung CBO angelegte Einschreibspannung wird über eine Spaltenschalter-Schaltung CSO an eine der Bitleitungen B1 bis B8 angelegt.

Wird beispielsweise das Speicherelement FH ausgewählt, so wird die Einschreibspannung an die Bitleitung Bl angelegt. In diesen Fall wird das Wortleitungsteuersignal W1 durch den X-DEC auf einen Auswahlpegel gebracht, der im wesentliehen gleich der Spannung VPP ist.

Aufgrund des Auswahlpegels des Wortleitungsteuersignals WI werden das Speicherelement FI1 und der Schalter-

MISFET SI, der zwischen der Sourceelektrode dieses Speicherelementes lind dem Massepunkt GND der Schaltung angeordnet ist, in den "Ein"-Zustand gebracht. Demzufolge fließt ein Einschreibstrom in das Speicherelement FII.

Auf diese Weise wird die Schwellspannung des Speicherelementes Fl1 von einem Wert, der kleiner ist als der Auswahlpegel (beispielsweise ein der Spannung VCC im wesentlichen gleicher Pegel von 5 Volt) des von dem X-DEC während des Auslesens von Information gelieferten Wortleitungsteuersignal W1 auf einen Wert gebracht, der höher ist als der Auswahlpegel während des Auslesevorgangs.

Bei diesem Ausführungsbeispiel werden Spannungsabfalle, die sich dadurch entwickeln, daß der Einschreibstrom durch den EIN-Widerstand zwischen Source und Drain des MISFET, d.h. den MISFET Q11 in dem Spaltenschalter-Schaltkreis CSO fließt, sowie durch ein Widerstand, der in der gemeinsamen Bitleitung vorhanden ist, sowie durch den Source-Ausgangswiderstand des Ausgangs-MISFET Q52, im wesentlichen durch die Schwellspannungsdifferenz VthE - VthD zwischen den MISFETs Q51 und Q52 aufgehoben.

Werden in diesem Fall die MISFETs Q51 und 052 auf einem identischen Halbleitersubstrat im wesentlichen gleichzeitig hergestellt, so unterliegen die Schwellspannungen der jeweiligen MISFETs Q51 und Q52 Streuungen und Schwankungen in ihren Werten, die im wesentlichen einander gleich sind. Dementsprechend wird die Schwellspannungsdifferenz VthE VthD durch die absoluten Werte der Streuungen und Schwankungen der Schwellspannungen der jeweiligen MISFETs nicht wesentlich beeinflußt. Da die Größe der Veränderung der Schwellspannung des Ausgangs-MISFET durch die in das Kanalgebiet mittels Ionenimplantation eingebrachte Dotierstoffmenge bestimmt wird, kann die Schwellspannungsdifferenz VthE-VthD vergleichsweise genau bestimmt werden.

Dementsprechend können Spannungsabfalle, die sich über die einzelnen Widerstandskomponenten entwickeln, in befriedigender Weise aufgehoben werden ungeachtet der Streuungen bezüglich der Schwellspannungen der MISFETs.

Damit können ungeachtet der Streuungen und der Schwankungen in den charakteristischen Werten der integrierten Schaltung die Bitleitungen mit einer Einschreibspannung versorgt werden, deren Wert sehr nahe bei der Zener-Spannung VZ der Zener-Diode ZD liegt. D.h., daß die Bitleitungen mit einer Einschreibspannung versorgt werden können, deren Wert sehr nahe bei der Drain-Grenzschicht-Durchbruchsspannung eines Permanentspeicherelements liegt.

Die an die Bitleitung anzulegende Einschreibspannung ist ausreichend erhöht mit dem Ergebnis, das Formations-Ladungen in ausreichendem Ausmaß in das floatende Gate des Speicherelements injiziert werden.

Der in Fig. 2B dargestellte Ausgangs-MISFET Q52 kann in einen Transistor des Anreicherungstyps geändert werden. IS Auch in diesem Fall kann eine Einschreibspannung mit einem verhältnismäßig guten Pegel an die Bitleitung angelegt werden wegen der von der Zener-Diode ZD gelieferten Spannung VZ. In diesem Fall muß jedoch die Tatsache beachtet werden, daß die Einschreibspannung in Vergleich zu dem Fall, bei dem der Ausgangs-MISFET als Verarraungstyp ausgeführt ist, etwas erniedrigt ist, so daß die in das floatende Gate des Speicherelementes zu injizierenden Ladungen abnehmen.

Wenn bei der Schaltung nach der Fig. 2A entsprechend der vorangehenden Beschreibung die Bitleitung Bl mit der 5 Einschreibspannung versorgt worden ist, so werden die Potentiale der floatenden Gates der Speicherelemente F21 bis F2561 aufgrund der parasitären Kapazitäten zwischen den jeweiligen floatenden Gates und den zugeordneten Drainelektroden auf nicht vernachlässigbare Pegel angehoben, weil die Einschreibspannung einen vergleichsweise großen Wert besitzt. Wenn dj_e Schalter-MISFETs S1 bis S2 56 weggelassen sind, so werden demzufolge nicht ausgewählte Speicherelemente F21 bis F2561 trotz Vorliegen eines nicht-Auswahlpegels der Wortleitungsteuersignale W2 bis W256 im wesentlichen in einen "Ein"-5 Zustand gebracht.

Befindet sich der Schalter-MISFET Sl im "Ein"-Zustand, so strömt ein Einschreibstrom durch das ausgewählte Speicher-

element FIl und es tritt eine Spannung auf. Die Sourceelektrode des Speicherelements F21 wird mit der Drainspannung des Schalter-MISFET Sl versorgt, so daß nur ein relativ kleiner Leckstrom auftritt bzw. es im wesentlichen im "Aus"-Zustand gehalten wird.

Bei diesem Ausführungsbeispiel sind die MISFETs S3 bis S256 zwischen den Sourceelektroden der Speicherelemente F31 bis F256 und dem Massepunkt GND der Schaltung im "Aus"-Zustand gehalten, weil die Wortleitungsteuersignale W3 bis W256 auf dem nicht-Auswahlpegel gehalten werden.

Obgleich die Speicherelemente F31 bis F256 entsprechend der obigen Beschreibung im wesentlichen in die "Ein"-Zustände gebracht werden, kann im wesentlichen vollständig verhütet werden, daß der Kanalleckstrom zwischen der Bitleitung Bl und dem Massenpunkt GND der Schaltung fließt.

Wenn bei Fehlen der Schalter-MISFETs Sl bis S256 Kanalleckströme durch die jeweiligen Speicherelemente F31 bis F256 fließen, so fließt selbst dann, wenn die jeweiligen Kanalströme klein sind, ein insgesamt hoher Leckstrom. Im Gegensatz dazu wird gemäß diesem Ausführungsbeispiel der Leckstrom auf eine im wesentlichen vernachlässigbare Größe herabgesetzt·

Da die durch die Speicherfelder fließenden Leckströme im wesentlichen auf vernachlässigbares Ausmaß herabgesetzt sind, kann das Strom-Treibervermögen der Einschreibschaltung erniedrigt werden. Mit anderen Worten können die Abmessungen der Ausgangs-MISFETs Q52 usw. klein sein. Weiterhin kann der von der Einschreibschaltung zu liefernde Einschreibstrom ohne Rücksicht auf Streuungen und Schwankungen des Leckstroms festgesetzt werden und die Konstruktion der Schaltung wie auch ihre Elemente wird erleichtert. Dementsprechend wird die Ausbeute der Produktion verbessert.

An Stelle die Referenzpotentialleitungen entsprechend den Wortleitungen wie in Fig. 2A anzuordnen, ist es beispielsweise auch möglich, daß die Sourceanschlüsse von einer Vielzahl von Speicherelementen, die zu ein und derselben Bitleitung gehören, an den Schaltungsnullpunkt über einen ge-

meinsaxnen Kiderstand angeschlossen sind. In diesem Fall fallt aufgrund eines Einschreibstromes, der in ein ausgewähltes Speicherelement einströmt, über den gemeinsamen Widerstand einer Spannung ab. Die an dem gemeinsamen Widerstand auftretende Spannung wird den Sourceanschlüsse der nicht ausgewählten Speicherelemente zugeführt. Dadurch werden die Sourcepotentiale bei den nicht ausgewählten Speicherelementen erhöht und sie damit in die "Aus"-Zustände gebracht. Selbst bei dieser Maßnahme kann das Auftreten von Leckströmen verhindert werden (vergleiche z.B. T. Kihara u.a., "Programmierbarer nur-Lesespeicher", DE-OS 3 O37 315).

In diesem Fall muß jedoch folgender Umstand beachtet werden. Um in den nicht ausgewählten Speicherelementen das .Auftreten von Leckströmen zu verhindern muß der Widerstandswert des gemeinsamen Widerstands relativ groß sein. /Aufgrund des Einschreibstromes tritt über dem gemeinsamen Widerstand mit hohem Widerstar.dswert ein vergleichsweise großer Spannungsabfall auf. Diese Spannung wird ebenfalls an den Sourceanschluß des auszuwählenden Speicherelemente angelegt. Dementsprechend wird der Einschreibstrom für das auszuwählende Speicherelement reduziert und der Wirkungsgrad für das Einschreiben von Information wird verschlechtert.

Die Schalter-MlSFETs in Fig. 2A können in einer Struktur ausgeführt sein, die einen genügend niedrigen EIN-5 Widerstandswert hat. Demzufolge ist der Wirkungsgrad für das Einschreiben von Information in die auszuwählende Speicherzelle durch die Schalter-MlSFETs nicht wesentlich begrenzt.

Bei der in Fig. 2B dargestellten Schaltung wird dann, wenn der gemeinsame Eingangs/Ausgangsanschluß I/O mit eine~ Datensignal von hohem Pegel versorgt wird, das Ausgangssignal der Eingangsschaltung WO5 ( der Drainausgang des MlSFET Q70) auf einen niedrigen Pegel, der etwa dem Masiepotential gleich ist, gebracht und der MISFET 073 wird in den "AUS"-Zustand gebracht.

Entsprechend dem "Aus"-Zustand des MISFET Q73 wird der MISFET Q74 in den "Ein"-Zustand gebracht.

Die Gateelektrode des MISFET Q52 wird im wesentlichen

auf das Massepotential GND durch den MISFET Q7 3 gelegt. In diesem Fall wird die gemeinsame Bitleitung CBO über den MISFET Q52 mit einer Spannung von vergleichsweise kleinem Wert versorgt.

Dementsprechend wird keine Ladung in das floatende Gate des ausgewählten Speicherelements F11 injiziert.

Wenn das von dem Y-DEC2 gelieferte Auswahlsignal KO sich auf dem nicht—Auswahlpegel befindet und wenn das Einschreibsteuersignal we tiefen Pegel besitzt, so spricht wenigstens einer der MISFETs Q72 und Q73 hierauf an und fällt in dem "Aus"-Zustand, so daß der MISFET Q74 entsprechend in den "Ein"-Zustand fällt.

Die Einheits-Einschreibschaltungen WO2 bis WO4 haben den gleichen Aufbau wie die Einheits-Einschreibschaltung WOI, die in der Figur gezeigt ist.

Ohne hierauf beschränkt zu sein, besitzen die Einheits-Einschreibschaltungen W01 bis W04 , die in diesem Ausführungsbeispiel vorgesehen sind, eine einzelne, gemeinsame Zener-Diode ZD.

GemäS der in den Fign. 2A und 2B dargestellten Anordnung wird der Vorstrom der Zener-Diode ZD über eine der Einheits-Einschreibschaltungen WOl bis W04 zugeführt. Beispielsweise wird der Vorstrom über die MISFETs Q5O und Q51 zugeführt, wenn der MISFET Q74 sich in dem "Aus"-Zustand befindet. In diesem Fall liegen die Drainelektroden der MISFETs Q54, Q57 und Q60 jeweils auf den Massepotential der Schaltung über die MISFETs Q78, Q82 und Q86, und sie wirken im wesentlichen als Sourceelektroden. Dementsprechend werden die MISFETs Q54, Q57 und Q60 in den "Aus"-Zustand gebracht. Da die MISFETs Q54, Q57 und Q60 sich in ihrem "Aus^M-Zustand befin den, wird der normale Vorstrom der Zener-Diode ZD zugeführt.

Bei diesem Ausführungsbeispiel besteht die Ausleseschaltung RO aus Leseverstärkern SAO bis SA3, die den gemeinsamen Bitleitungen CBO bis CB3 im Verhältnis 1:1 entsprechen, sowie aus einer Ausgangspufferschaltung OUT. Die Leseverstärker SAO bis SA3 werden selektiv durch die Auswahlsignale KO bis K3 betrieben, welche von dem

Y-DEC2 geliefert werden. Die Ausgangspufferschaltung OUT liefert an den gemeinsamen Eingangs/Ausgangsanschluß I/O ein Signal mit einem Pegel, der einem Ausgangssignal eines ausgewählten Leseverstärkers entspricht.

Der Ausgangsanschluß der Ausgangspufferschaltung OUT wird in den floatenden (schwebenden) Zustand derart gebracht, daß das Steuersignal es wie bei der Chip-nichtAuswahl auf tiefen Pegel gelegt wird.

Die Fig. 3 zeigt eine praktische Schaltungsanordnung des Leseverstärkers SAO und der zugeordneten Schaltkreise.

Bei der Fig. 3 ist der gemeinsame Bitleitung an die | Sourceelektrode eines Verstärker-MISFET Q99 und die Drain- f elektrode eines Konstantstrom-MISFET Q101 angeschlossen. | Das Gate des MISFET Q99 ist mit dem Verbindungspunkt der f

ί MISFETs 096 und Q97 verbunden, die in Reihe geschaltet zwischen dem Spannungsversorgungsanschluß und dem Massepunkt der Schaltung liegen um eine vorgegebene Vorspannung zu erziel en. ,-j

Die gemeinsame Bitleitung CBO ist weiterhin an die | Sourceelektrode eines MISFET Q98 angeschlossen, dessen Gate j mit dem Verbindungspunkt der MISFETs Q9 6 und Q9 7 verbunden ;* ist und dessen Drain mit dem Spannungsversorgungsanschluß verbunden ist.

Dementsprechend wird während des Vorganges von Auslesen einer Information über den MISFET Q98 in der Leseschaltung SAO eine Spannung an ein durch den X-DEC und den Y-DEC1 ausgewähltes Speicherelement angelegt.

Nach Maßgabe einer zuvor eingeschriebenen Information hat, wie zuvor beschrieben, das ausgewählte Speicherelement eine Schwellspannung, die höher oder niedriger als der Auswahlpegel des Wortleitungsteuersignalsist.

Wird ungeachtet des Auswahlpegels des Wortleitungsteuersignals das ausgewählte Speicherelement im "Aus"-Zustand gehalten, so wird die gemeinsame Bitleitung CBO durch den MISFET Q98 auf einen vergleichsweise hohen Pegel gebracht.

Wenn das Speicherelement durch den Auswahlpegel des Wortleitungsteuersignals in dem "Ein"-Zustand gehalten wird,

3213217

so wird die gemeinsame Bitleitung CBO auf einen vergleichsweise tiefen Pegel gesetzt.

In diesem Fall wird der hohe Pegel der gemeinsamen Bitleitung CBO auf einen vergleichsweise tiefen Pegel heruntergesetzt, weil die Gatespannung des MISFET Q98 vergleichsweise tief gehalten wird.

Ein tiefer Pegel auf der gemeinsamen Bitleitung CBO wird auf einen vergleichsweise hohen Pegel gesetzt, indem die Größenverhältnissen· der MISFETs Q98 und Q99 und des Speicherelements usw. geeignet eingestellt werden.

Trotz der Tatsache, daß Kapazitäten wie z.B. Streukapazitäten, welche die Signaländerungsgeschwindigkeit begrenzen, an der gemeinsamen Bitleitung CBO usw. vorhanden sind, kann die Auslesegeschwindigkeit hoch gemacht werden, wenn der hohe Pegel und der tiefe Pegel der gemeinsamen Bitleitung CBO in dieser Weise begrenzt werden. Wenn mit anderen Worten^Daten aus einer Vielzahl von Speicherelementen nacheinander ausgelesen werden, so kann die Zeitperiode, innerhalb der der Pegel der gemeinsamen Bitleitung CBQ auf einen anderen Pegel geändert wird, kurz gehalten werden.

An der Gateelektrode des Verstärker-MISFET Q99 liegt eine feste Vorspannung an, an seine Sourceelektrode wird das Auslesesignal von der gemeinsamen Bitleitung CBO angelegt. Er bildet mit dem Lasttransistor QIOO einen Verstärker mit gemeinsamem Gate. Ein an der Drainelektrode des MISFET Q99 anfallendes verstärktes Ausgangssignal wird an das Gate eines Differenz-MISFET Q90 angelegt. Das Gate des anderen Differenz-MISFET Q91 wird mit der Differenz-Spannung Vref versorgt, die in einer nachfolgenden Stufe von einem Referenzspannungsgenerator erzeugt wird.

Die Referenzspannungsgeneratorschaltung weist ein Blindspeicherelement F auf. Das Gate des Blindspeicherelementes F ist mit dem gemeinsamen Verbindungspunkt der MISFETs Q1O4 und Q105 verbunden, welche in Reihe zwischen den Spannungsversorgungsanschluß und den Massepunkt der Schaltung gelegt sind, so daß eine vorgegebene mittlere Spannung erzielt wird.

An die Drainelektrode des Blindspeicherelementes F ist ein MISFET Q1O6 als Blind- oder Pseudobauelement angeschlossen, das den MISFETs der Spaltenschalter-Schaltkreise entspricht. Mit MISFETs Q1O2, Q103 sowie Q107 bis Q11O wird eine gleiche Schaltung wie jene mit den MISFETs Q9 6 bis Q101 gebildet.

Entsprechend der Figur sind das Blindspeicherelenvent F und der MISFET 0106 an die Sourceelektroden der MISFETs Q107 und Q108 und an die Drainelektrode des Konstantstrom-MISFET Q110 angeschlossen.

Ein Potential der gemeinsamen Bitleitung CBO, das zwischen einem hohen und einem tiefen Pegel auf einem mittleren Wert liegt, wird durch das Blindspeicherelement F und den MISFET Q106 an die Sourceelektrode des MISFET Q108 angelegt.

Dementsprechend liegt an der Drainelektrode des Verstärker-MISFET Q108 eine Referenzspannung Vref mit einem mittleren Pegel an, der zwischen dem hohen Auslesepegel und dem tiefen Pegel liegt, welche an die Drainelektrode des MISFET Q99 angelegt werden.

Da die Referenzspannungsgeneratorschaltung mit dieser Form einen Aufbau besitzt, der ähnlich der aus den MISFET Q96 bis Q101 gebildeten Schaltung, der Spaltenschalter-Schaltung und den Speicherelementen ist, liefert sie unge-5 achtet der Schwankungen der Schwellspannungen der MISFETs usw. eine Referenzspannung Vref mit gutem (stabilem) Pegel.

Die gemeinsame Sourceelektrode der Differential-MISFETs Q90 und Q91 ist über einen als Konstantstromelement dienenden MISFET Q92 an einem MISFET Q93 angeschlossen, dessen Gateelektrode mit dem Auswahlsignal KO des Y-DEC versorgt wird, um den Leseverstärker auszuwählen.

Weiterhin sind die Drainelektroden der Differential-MISFETs Q90 und Q91 jeweils mit Last-MISFETs Q9 4 und Q9 5 verbunden. Das verstärkte Ausgangssignal dieser Differenz-5 Verstärkerschaltung wird an die Ausgangspufferschaltung

OUT über eine Riegelschaltung LC (latch circuit) übertragen. Das Auswahlsignal KO wird an die Riegelschaltung LC

angelegt, die zusammen mit dem Leseverstärker SAO ausgewählt wird.

Die Riegelschaltung LC ist so aufgebaut, daß dann, wenn sie durch das Signal KO ausgewählt wird, an ihrem Ausgangsanschluß ein Signal auftritt, das dem von dem Differenz-Verstärker gelieferten Signal entspricht. Wenn sie nicht durch das Signal KO ausgewählt ist, so befindet sich ihr Ausgangsanschluß im potentialfreien Zustand (floating state).

Entsprechend wird der Eingangsanschluß der Ausgangspufferschaltung OUT nur mit dem Ausgangssignal von demjenigen der Leseverstärker SAO bis SA3 versorgt, der durch die Auswahlsignale KO bis K3 ausgewählt worden ist.

Jede der Figuren 4 und 5 zeigt einen Einschreibschaltkreis gemäß einem anderen Ausführungsbeispiel, der die Einschreib-Ausgangsschaltung der Fig. 2B ersetzen kann. In jeder der Schaltungen von diesen Ausführungsbeispielen ist eine Ausgangsschaltung vorgesehen, die aus MISFETs Q11 1 bis Ql 14 aufgebaut ist. In der vorangehenden Stufe der Ausgangsschaltung ist eine geeignete logische Gatterschaltung vorgesehen, die mit dem Einschreibsteuersignal· we, den Einschreibdaten und dem Auswahlsignal versorgt wird. Wenn das dem gemeinsamen Eingangs/Ausgangsanschluß zugeführte Datensignal "Null" oder auf tiefen Pegel ist, so werden während eines Einschreibvorganges an die Ausgangsanschlüsse N1 und W2 der Ausgangsschaltung Signale geliefert, deren Pegel im wesentlichen gleich VPP ist. Zwischen dem Ausgangsanschluß N2 der Ausgangsschaltung und der zugeordneten gemeinsamen Bitleitung (z.B. CBO) ist ein MISFET Q116 angeordnet. Eine Zener-Diode ZD, die ähnlich zu der des vorangehenden Ausführungsbeispiels ist, ist über einen Stromklemmen-MISFET Q115 an den Ausgangsanschluß N1 angeschlossen. Das Gate des MISFET 0.116 ist an die Zener-Diode ZD direkt oder über einen Pegelschiebe-MISFET Q115' angeschlossen. Folglich wird die Spannung an der gemeinsamen Bitleitung CBO durch den MISFET Q116 bestimmt.

Bei der Schaltung nach dem Ausführungsbeispiel der Fig. 4 ist eine Zener-Spannung direkt an das Gate des Klemmen-

MISFET Ql16 angelegt. Nach deren Maßgabe fällt die Spannung i

an der gemeinsamen Bitleitung CBO auf einen Wert^ der gleich |

der Schwellspannung des MISFET Q116 ist. Demzufolge tritt |

in dem Permanentspeicherelement F11 kein Lawinendurchbruch I

auf. Gemäß der Schaltung nach diesem Ausführungsbeispiel ist |

die Spannung niedrig, welche an die Drainelektrode des §

Speicherelements F11 während des Einschreibens angelegt A

wird. Dementsprechend ist die Schaltung nicht geeignet in *

dem Fall, bei dem eine verhältnismäßig hohe Einschreibge- ^;

schwindigkeit verlangt wird. :i

Bei der Schaltung des Ausführungsbeispiels der Fig. 5 i

ist der Pegelschiebe-MISFET Q115' wie bei dem Ausführungs- f

beispiel der Fig. 2B angeordnet. I

Entsprechend der Schaltung von Fig. 5 wird daher die ξ

an das Gate des MISFET Q116 angelegte Spannung etwa auf die *;

Schwellspannung VthE des MISFET QI15 bezüglich der Spannung 3

der Zener-Diode ZD wie bei der Schaltung des Ausführungs- ,J

beispiels der Fig. 2B angehoben. Folglich kann das Potential '·; der gemeinsamen Bitleitung wie bei der Schaltung des Aus-

führungsbeispiels der Fig. 2B im wesentlichen auf die Zener- ί

Spannung gesetzt werden. $

Damit kann die an die Bitleitung anzulegende Einschreib- 4

spannung genau auf eine Größe gesetzt werden, die notwendig f.

ist, um in dem Permanentspeicherelement einen Lawinendurch- |

bruch zu verhindern und die nahe bei der maximalen Spannung |

liegt. Damit kann das Permanentspeicherelement den Einschreib- |

Vorgang mit hoher Geschwindigkeit ausführen. Die Schaltung, § die in der Einschreibschaltung die Spannungspegelhaltung in
dieser Weise ausführt, kann verschieden ausgestaltet sein.
Für das Konstantspannungselement zum Festlegen der
Klemmspannung können Halbleitergebiete vorteilhaft eingesetzt werden, die simultan mit der Bildung der Halbleitergebiete des zuvor erwähnten Permanentspeicherelements gebildet sind. Man ist hierauf nicht beschränkt, es können auch
andere Konstantspannungsschaltungen eingesetzt werden.

Um einen Einschreibvorgang mit hoher Geschwindigkeit
zu erzielen werden die Permanentspeicherelemente F11 usw.

mit einer Struktur entsprechend den Fign. 6A bis 6C hergestellt. Die Fig. 6A zeigt in einem Diagramm das Muster, die Fig. 6B einen Querschnitt entlang der Linie B-B¹ der Fig. 6A, die Fig. 6C zeigt einen Querschnitt entlang der Linie A-A¹ der Fig. 6A. In den Fign. 6A bis 6C bezeichnet das Bezugszeichen 1 ein Halbleitersubstrat, das aus einem P-artigen Si-(Silizium-)einkristall besteht und in dem ein den Leitfähigkeitstyp bestimmender Dotierstoff beispielsweise mit einer Konzentration von 10 Atome/cm enthalten ist. Eine Hauptoberfläche des Substrates 1 ist mit einem dicken FeId-SiO„-(Siliziumoxid-)Film versehen. Ein von dem FeId-SiO₂-FiIm 2 umgebener Teil stellt ein aktives Gebiet dar. Die das aktive Gebiet bildende Substratoberfläche ist mit einem dünnen Gate-SiO -Film 3 versehen. Auf dem Gate-SiO_-Film 3 befindet sich ein floatendes Gate FG, das aus einer ersten leitenden polykristallinen Si-Schicht besteht. Auf der floatenden Gateelektrode FG ist ein Zwischenisolationsfilm 5a mit einer Steuergateelektrode CG aufgebracht, die aus einer zweiten leitenden polykristallinen Siliziumschicht besteht, und die im wesentlichen eine Wortleitung bildet.

Ohne hierauf besonders beschränkt zu sein hat das floatende Gate FG eine Breite, die der des Steuergates CG gleich ist, und es erstreckt sich auf dem FeId-SiO -Film In der Fig. 6A sind die Endteile· des floatenden Gates FG mit den durchbrochenen Linien Ed1 und Ed2 angedeutet.

In derjenigen Oberfläche des Halbleitersubstrats 1, die nicht von dem Feld-SiO^-Film 2 und den Gateelektroden umgeben ist, sind η -artige Halbleitergebiete R1, 4S1, 4D, 4S2 und R2 gebildet, indem ein η-artiger Dotierstoff mit einer relativ hohen Konzentration eingebracht wird.

Das η -artige Halbleitergebiet 4S1 wird als Sourcegebiet eines Permanentspeicherelementes verwendet. Das η -artige Halbleitergebiet RI, das sich in der Darstellung der Fig. 6A in lateraler Richtung erstreckt, wird als ein die Referenz-Spannungsleitung bildendes Gebiet verwendet.

Das Sourcegebiet 4S1 und das Leiterbahngebiet R1 sind entsprechend der Zeichnung zusammenhängend ausgebildet.

Das n⁺-Halbleitergebiet 4S2 wird in ähnlicher Weise als Sourcegebiet eines anderen Permanentspeicherelementes eingesetzt,und das η -Halbleitergebiet R2 wird als Leiterbahngebiet verwendet.

Das η -Halbleitergebiet 4D wird für gemeinsame Draingebiete eines Paars von Permanentspeicherelementen verwendet .

Auf der Steuergateelektrode CG ist eine Leiterbahnschicht 6, die eine Bitleitung bildet (sie besteht beispielsweise aus einer aufgedampften Schicht aus Aluminium) über einem Zwischenisolationsfilm 5b derart gebildet, daß sie die Steuergateelektrode senkrecht schneidet.

Die Verdrahtungsschicht 6 steht in einem Kontaktteil CNT in ohmischem Kontakt mit dem Draingebiet 4D.

Entsprechend der Darstellung der Fig. 6C ist in der Oberfläche des Halbleitersubstrats 1 unter dem Feld-SiO_-Film 2 ein ρ -Gebiet 7 als Kanalstopper (channel stopper) angeordnet, welches dengleichen Leitfähigkeitstyp wie das Substrat und eine gegenüber dem Substrat höhere Störstellenkonzentration besitzt. Sofern es notwendig ist, ist ein ρ -Gebiet 7a, welches eine noch höhere Störstellenkonzentration besitzt, in dem Teil des Kanalgebietes des Halbleiter-Permanentspeicherelementes angeordnet, der sich nahe bei äem FeId-SiO -Film 2 befindet.

Wenn bei einem Permanentspeicherelement mit einer solchen Struktur beispielsweise die Einschreibspannung an das Draingebiet 4D und ein Wortleitungssteuersignal mit einem Auswahlpegel an das Steuergate CG1 angelegt wird, so ist die Ausbreitung einer Verarmungsschicht, die sich in Richtung auf das ρ -Gebiet 7a von dem Grenzschichtgebiet zwischen dem Draingebiet 4D und dem ρ -Gebiet 7a ausbreitet, begrenzt, und die Drainfeldstärke wird dementsprechend intensiviert. Aufgrund der hohen Drainfeldstärke werden Elektronen die den Kanalstrom bilden, stärker beschleunigt. Dementsprechend haben Elektron-Loch-Paare, die bei Stößen der Elektronen gegen das Kristallgitter erzeugt werden, eine hohe Energie. Mit anderen Worten wird die Ausbeute für die

Erzeugung von heißen Elektronen verbessert und die Einschreibgeschwindigkeit deutlich erhöht.

Wenn bei einem Permanentspeicherelement Elektronen in das floatende Gate FG in bekannter Weise über dem Gate SiO-FiIm 3 injiziert werden, so erhält dieses floatende Gate FG ein negatives Potential, so daß die Schwellspannung für das Steuergate CG einen verhältnismäßig großen Wert von etwa 7 Volt erhält. Wenn im Unterschied dazu Elektronen nicht in das floatende Gate FG injiziert werden, so ist die Schwellspannung für eirPan das Steuergate CG anzulegende Spannung relativ niedrig bei etwa 2 Volt.

Wenn der Auswahlpegel des Wortleitungssteuersignals, d.h. der Pegel des an das Steuergate CG anzulegenden Signals bei dem Auslesevorgang auf einen mittleren Wert zwischen der hohen und der niedrigen Schwellspannung des Speichereleroents, z.B. auf 5 Volt, gesetzt wird, so fällt dementsprechend das Speicherelement in den "Ein"-Zustand oder den "Aus"-Zustand, je nachdem, ob Elektronen zuvor in das floatende Gate FG injiziert worden sind. Demzufolge kann das Auslesen ausgeführt v/erden.

Ohne darauf beschränkt zu sein kann ein Permanentspeicherelement der oben beschriebenen Art mit einem nachfolgend beschriebenen Herstellungsverfahren gefertigt werden. Die Fign. 7A bis 7F zeigen Querschnitte eines Halbleitersubstrats bei den jeweiligen Herstellungsschritten. Das Verfahren zur Herstellung eines Ausführungsbeispiels wird nun unter Bezugnahme auf die Fign. 7A bis 7F beschrieben.

Die Teile I der linken Hälfte der Fign. 7A bis 7F zeigen ein Permanentspeicherelement, während die rechte Hälfte mit den Teilen II einen MISFET für den Aufbau einer peripheren Schaltung zeigt.

(A) Zuerst wird ein Halbleitersubstrat 1 hergestellt, das aus einkristallinem, p-dotierten Silizium besteht, dessen Hauptoberfläche parallel zu der (1OO)-Ebene liegt; das Substrat 1 ist etwa 200 μπ\ dick und besitzt einen spezifischen Widerstand von etwa 20 0hm cm.

Ein dünner SiO-FiIm 3¹ wird mit einem bekannten

Verfahren der thermischen Oxidation mit einer Dicke von einigen hundert A (einigen zehn nm) ruf der Oberfläche des Substrats 1 abgeschieden um zu verhindern, daß in der Oberfläche des Substrats durch einen später zu bildenden SiIiziumnitridfilm Kristalldefekte induziert werden.

Nachfolgend wird der Siliziumnitrid (Si N.)-Film 8 mit einer Dicke von etwa T. 4OO S (14O nm) auf dem Siliziumdioxidfilm 3' mit einem bekannten Verfahren der chemischen Abscheidung aus der Gasphase abgeschieden, wobei Silangas und Amonniakgas verwendet werden.

Ein (nicht dargestellter) Photoresistfilm wird als Ätzmaske auf dem Si^N.-Film 8 aufgebracht, anschließend wird der Photoresistf ilm selektiv belichtet und entwickelt. Hierdurch wird der Photoresistf ilm von denjenigen Teilen des Substrats 1 entfernt, die die aktiven Gebiete stellen sollen. Unter Verwendung des zurückbleibenden Photoresistf ilms

als Ätzmaske wird der Si^N₁-FiIm 8 qeätzt und entfernt. Zum

3 4 ^J

Ätzen des Si N -Films 8 wird ein Plasmaätzprozeß unter Verwendung von Freongas als Reaktionsgas eingesetzt.

Nach dem Entfernen des Photoresistf ilms wird ein weiterer Photoresistf ilm 9 auf die Oberfläche des Substrats 1 aufgebracht.

Der Photoresistf ilm 9 wird selektiv belichtet und entwickelt, so daß ein Fenster für die Bildung des ρ -artigen Gebietes 7a entsprechend den Fign 6A bis 6C mit Hilfe der Kombination zwischen dem Si-N₁-FiIm 8 und dem Photoresist-

3 4

film 9 gebildet werden kann.

Unter Verwendung des zurückbleibenden Photoresistf ilms 9 und dem Si N -Film 8 als Ionenimplantationsmaske wird in die Oberfläche des Substrats 1 durch den SiO-FiIm 3' entsprechend der Fig. 7A mit einem Ionenimplantationsprozeß p-Dotierstoff eingebracht.

In diesem Fall wird BF (Borfluorid) für die Dotierstoffionen verwendet, jedoch ist man hierauf nicht beschränkt.

m 35 Die Dotierstoffionen erhalten eine Energie von beispielsweise 75 keV und werden in die Oberfläche des Substrats 1

14 2

mit einer Konzentration von z.B. 10 Atome/cm implantiert.

-•33h

Da BF als Dotierstoffion eine Masse besitzt, die größer ist als die von B- (Bor-)Dotierstoff (Masse von BF · 49, Masse von B: 11), kann der verwendete Dotierstoff nur schwer den Si N.-Film 8 und den darunter liegenden SiO-FiIm 3¹ durchdringen. Demzufolge wird selbst dann, wenn der Si-N.-Film 8 wie oben beschrieben vergleichsweise dünn ausgestaltet wird, kein Dotierstoff in die unter dem Si-N.-Film 8 liegende Oberfläche des Substrats eindringen.

(B) Sodann wird nach Entfernen des Photoresistfilms 9 das Substrat 1 bei einer Temperatur von beispielsweise 110O°C in einer Atmosphere von Inertgas, z.B. von Stickstoff, geglüht- Aufgrund der Glühbehandlung wird der in die Oberfläche des Substrats 1 eingebrachte Dotierstoff in einem Eindiffusionsprozeß eindiffundiert. Hierdurch bildet sich ψ ι

das ρ -Gebiet 7a, das sich unter dem Si,N.-Film 3 in die Halbleiteroberfläche erstreckt. Nach der Glühbehandlung werden unter Verwendung des Si N -Films als Maske BF-Ionen ein zweites Mal in die gesamte Oberfläche des Substrats 1 implantiert, wobei die Implantationsenergie beispielsweise

13 2

75 keV und die Dosis 2 χ 10 Atome/cm beträgt. Mit dieser zweiten Ionenimplantation wird der Dotierstoff zur Bildung der als Kanalstopper dienenden ρ -dotierten Schicht 7 in die Oberfläche des Substrats 1 eingeführt.

Die Implantationsvorgänge für die Dotierstoffionen können wie folgt abgeändert werden.

Zunächst wird der Si^N.-Film 8, der auf dem SiO-FiIm 3" gebildet ist, mit einem Photoresistfilm bedeckt. Durch Belichten und Entwickeln wird der Photoresistfilm über dem Teil, in dem die ρ -Schicht 7a gebildet werden soll, entfernt. Unter Verwendung des zurückbleibenden Photoresistfilms als Maske wird der Si N.-Film selektiv geätzt und entfernt.

Unter Verwendung des zurückbleibenden Si,N.-Films 8 und dem darüber liegenden Photoresistfilm als Ionenimplantationsmaske werden in einem erster. Schritt p-Dotierstoffionen in die Oberfläche des Substrats 1 implantiert.

Nach dem Entfernen des Photoresistfilms wird das Sub-

strat 1 wie zuvor beschrieben geglüht.

Die gesamte Oberfläche des Substrats wird erneut mit einem Photoresistfilm 9 bedeckt. Der Photoresistfilm 9 wird selektiv belichtet und entwickelt, so daß er nur.auf dem Teil verbleibt, in dem ein aktives Gebiet gebildet werden soll.

Unter Verwendung des verbleibenden Photoresistfilms 9 als Ätzmaske wird der Si₃N₄-FiIm 8 selektiv geätzt und entfernt.

Unter Verwendung des zurückbleibenden Photoresistfilms 9 und des zurückbleibenden Si₃N-FiImS 8 als Ionenimplantationsmaske wird in einem zweiten Schritt p—Dotierstoff in die Oberfläche des Substrats 1 implantiert.

Bei diesem abgewandelten Prozeß wird für den ersten Ionenimplantationsvorganrj diejenige Oberfläche des Substrats 1 , in die keine Ionen implantiert werden sollen, mit einem

Si_,N -Film 8 und einem Photoresistf ilm bedeckt, die über 3 4

einander geschichtet sind. Bei dem zweiten Ionenimplantationsvorgang wird diejenige Oberfläche des Substrats 1, in die keine Ionen implantiert werden sollen, insbesondere die Oberfläche, die schließlich das Kanalgebiet eines Feldeffektelements werden soll, in ähnlicher Weise mit einem Si N Film 8 und einem darauf geschichteten Photoresistfilm 9 versehen .

5 Demzufolge kann man in zufriedenstellendem Ausmaß vermeiden, daß in unerwünschter Weise Dotierstoffionen in den Oberflächenteil des Substrats 1 eingebracht werden, der schließlich das Kanalgebiet des Feldeffektelementes stellen soll.

(C) Nach dem zweiten Ionenimplantationsvorgang wird das Substrat 1 erhitzt auf eine Temperatur von 1OOO° in einer Dampf enthaltenden Sauerstoffatmosphäre. Hiermit wird ein vergleichsweise dicker Feldoxidfilm 2 mit einer Dicke von etwa 1 um auf der Oberfläche des Substrats 1 gebildet.

Da in diesem Fall der Si N -Film 8 als Oxidationsmaske dient, wird entsprechend der Fig. 7C die mit dem Si N.-Film 8 versehene Oberfläche des Substrats 1 nicht mit einem Feldoxid-

film 2 versehen. Bei der Wärmebehandlung für die Oxidation wird der p-Dotierstoff, der mittels Ionenimplantation in die Subsfcratoberflache zuvor eingeführt wurde, in das Substrat diffundiert. Dementsprechend reicht das ρ -dotierte Gebiet 7a weit unter den Feldoxidfilm 2, der nahe bei dem das Speicherelement bildenden Gebiet liegt. Ein Teil des ρ -dotierten Gebietes 7a erstreckt sich zu dem aktiven Gebiet (unter dem Si N-FiIm). Gleichzeitig wird das ρ dotierte Gebiet 7 mit einer für einen Kanalstopper genügen Konzeottra tion unter dem Feldoxidfilm 2 gebildet-Da der p-Dotierstoff der bei dem zweiten Dotierstoffimplantationsvorgang eingebracht wurde, wie oben beschrieben eine vergleichsweise niedrige Konzentration besitzt, erstreckt sich das ρ dotierte Gebiet 7 kaum in das aktive Gebiet.

Entsprechend dem beschriebenen Herstellungsverfahren ist eine Selbstausrichtung zwischen dem FeId-SiO -Film 2 und dem ρ -dotierten Gebiet 7a möglich, und es können sehr genaue und kleine Speicherzellen mit einer guten Ausbeute hergestellt werden. Weiterhin kann der Speicherteil und der Si N -Film in dem peripheren Teil auf einmal bearbeitet werden, so daß Abweichungen in der Maskenausrichtung nicht berücksichtigt werden brauchen.

(D) Nach der Feld-Oxidation wird der Si N -Film 8 geätzt und mit einem bekannten Ä'tzprozeß unter Verwendung von heißer Phosphorsäure entfernt.

Falls notwendig wird der SiO-FiLm 3¹ mit einem Verfahren wie z.B. dem Auswaschverfahren entfernt, woraufhin auf der freigelegten Oberfläche des Substrats 1 ein dünner (nicht dargestellter) SiO_-Film mit einer Dicke von beispielsweise 400 8 (40 mn) mittels thermischer Oxidation gebildet wird.

Die gesamte Oberfläche des Substrats 1 wird erneut mit einem Photoresistfilm bedeckt. Der Photoresistfilm wird selektiv belichtet und entwickelt, so daß derjenige Teil, in dem das Kanalgebiet des Feldeffekttransistors gebildet werden soll, freigelegt wird.

Unter Verwendung des Photoresistfilms und des Feldoxid-

films 2 als Ionenimplantationsmaske werden als n-Dotier-

1 stoff As- (Arsen-) Ionen in das Substrat 1 bei z.B. 150 keV \

I 12 2 i

I und 3 χ 10 Atome/cm implantiert. ;|

I Nach Entfernen des Photoresistfilms wird der dünne ä

ι ι

Ü 5 SiO-FiIm entfernt. . |

I Das Substrat 1 wird auf eine Temperatur von beispiels- |

I weise 1000 C in eine: Sauerstoffatmosphere erhitzt, wodurch I

I sich auf der freigelegten Oberfläche des Substrats 1 ein

! Gate-SiO -Film mit einer Dicke von 500 A (50 nm) bildet.

• 1O Sofern in peripheren Schaltungen des z.B. 25-Volt-Typs

j Feldeffekttransistoren mit isoliertem Gate mit vergleichsweise

; hohen Schwellspannungen gefordert werden, so wird ein ver-

\ gleichsweise dicker Gate-SiO_-Film von z.B. 8OO R (80 nm)

] . vor der Bildung des Gate-SiO₂~Films durch thermische Oxida-

I 15 tion gebildet und anschließend selektiv von dem Oberflächen-

I teil des Substrats 1 entfernt. Danach wird der vergleichsweise

I dünne SiO_?-Film gebildet.

\ Wenn es beispielsweise notwendig ist, die Schwellspan-

I nung eines Anreichungs-Transistors auf einem gewünschten

I 20 Wert einzustellen, so werden nach der Bildung des Gate-SiO -

I Films Borionen mit einer Energie von 70 keV durch den Gate—

I SiO-FiIm 3 in das Substrat eingebracht. :

I Nach der Bildung des Gate-SiO^-Films 3 wird eine ;

I polykristalline Siliziumschicht 10 mit einer Dicke von etwa ]

I 25 3500 A (350 nm) mit einem CVD-Prozeß (chemisches Abscheiden jj

I aus der Gasphase) auf der Oberfläche des Substrats 1 abge- I

I schieden, um die floatende Gateelektrode des Speichertran- |

sistors, die Gateelektrode des pheripheren Transistors und die erforderlichen Leiterbahnschicht zu bilden. Darauffolgend 30 wird ein Photoresistf ilm 9 ' auf der polykristallinen Siliziumschicht 1O gebildet, der Photoresistfilm 9* wird selektiv belichtet und entwickelt. Unter Verwendung des verbleibenden Photoresistf ilms 9' als Maske wird die polykristalline Siliziumschicht 10 selektiv geätzt (mit einem Muster versehen), 35 wie dies die Fig. 7B zeigt, so daß das floatende Gate FG des Speichertransistors, die Gateelektrode G des pheripheren Transistors und die erforderliche Leiterbahn gebildet

19217

werden.

(E) Nach Entfernen des Photoresistfilms 9' werden P-Ionen (Phosphorionen) in die polykristalline Siliziumschicht mittels eines Ionenimplantationsverfahrens implantiert. Damit wird die polykristalline Siliziumschicht, die die Gateelektroden FG und G und die Leiterbahn liefern soll, η-dotiert und mit einem niedrigen spezifischen Widerstand versehen.

Danach wird das Substrat 1 in einer oxidierenden Atmosphäre erhitzt, so daß sich ein SiO₇-FiIm 5a mit einer Dicke von 8OO 8 (80 nm) auf der Oberfläche von jeder der Gateelektroden FG und G und der Leiterbahnschicht entsprechend der Fig. 7E bildet.

Die SiO_-Filme 5a dienen als Zwischenschicht-Isolationsfilm.

(F) Auf der Substratoberfläche, die dem vorangehenden Schritt (E) unterzogen wurde, wird eine polykristalline Siliziumschicht CG mit einer Dicke von 35OO A(350 nm) mittels eines CVD-Prozesses gebildet. Anschließend wird in die Oberfläche der zweiten polykristallinen Siliziumschicht CG Phosphor als den Leitfähigkeitstyp bestimmender Dotierstoff mit einer geeigneten Methode eingebracht.

Sodann wird auf der Oberfläche des Substrats 1 ein Photoresistfilm abgeschieden. Ohne darauf beschränkt zu sein, wird die Breite des floatenden Gates FG in dem Speicherelement gleich der Breite des Steuergates CG bei diesem Ausführungsbeispiel gemacht. Hierzu wird der Photoresistfilm selektiv belichtet und entwickelt, so daß die Muster der Steuergates und der Wortleitungen in dem Speicherfeld-Teil festgelegt werden. Dementsprechend bleibt nach Belichten und Entwickeln der Photoresistfilm mit Ausnahme des Teils, der für das Speicherfeld vorgesehen ist, im wesentlichen ganz erhalten.

Nach Belichten und Entwickeln wird unter Verwendung des verbleibenden Photoresistfilms als Ätzmaske die zweite

polykristalline Siliziumschicht selektiv geätzt und entfernt. Unter Verwendung der verbleibenden polykristallinen

"-32Ί92 17

Siliziumschicht CG als Maske werden die SiO -Filme 5a, die auf der Oberfläche der ersten polykristallinen Siliziumschicht FG vorhanden sind, geätzt und entfernt. Nachfolgend wird unter Verwendung der zweiten polykristallinen Siliziumschicht CG und der SiO_-Filme 5a als Maske die erste polykristalline Siliziumschicht FG geätzt und entfernt. Bei dieser Ätzung wird die Breite der ersten polykristallinen Siliziumschicht FG durch die Breite der zweiten polykristallinen Siliziumschicht CG bestimmt.

Nach Entfernen des Photoresistfilms wird ein weiterer Photoresistfilm auf der Oberfläche des Substrats 1 erneut aufgebracht.

Der erneut aufgebrachte Photoresistfilm wird selektiv belichtet und zu einem Muster entwickelt, bei dem die unnötigen Teile der zweiten polykristallinen Siliziumschicht entfernt sind, welche auf den Gateelektroden d°r die peripheren Schaltungen bildenden Feldeffekttransistoren mit isoliertem Gate liegen.

Die zweite Schicht aus polykristallinem Silizium wird ebenfalls für die zweiten Gateelektroden bei Transistoren mit übereinander geschichteten Gates verwendet, welche die peripheren Schaltungen bilden. Dementsprechend bleibt der neue Photoresistfilm ebenfalls auf den Teilen zurück, in denen die zweiten Gateelektroden der Transistoren mit übereinander gestapelten Gates gebildet werden sollen.

Unter Verwendung des Photoresistfilms als Ätzmaske wird die zweite polykristalline Siliziumschicht selektiv geätzt und entfernt.

Nachfolgend wird der Photoresistfilm entfernt. Nach der Verfahrensstufe, bei der der Photoresistf ilm entfernt worden sich, befindet sich auf den Teilen des Substrats 1, die nicht mit dem Feldoxidfilm 2 und den ersten und zweiten polykristallinen SiIizxumschichten bedeckt sind, d.h. auf den Oberflächenteilen für die Bildung von Source und Drain der Transistoren und der Oberflächenteilm für die Bildung der Halbleiter-Leiterbahngebiete, nur ein vergleichsweise dünner SiO-FiIm.

Sofern es notwendig ist, wird der vergleichsweise dünne SiO-FiIm mit einer Ätzmethode wie z.B. einer Auswaschmethode entfernt. Nachfolgend wird ein SiO-FiIm mit einer Dicke von etwa 350 A {35 nm) auf der freigelegten Oberfläche des Substrats mittels thermischer Oxidation gebildet. Dieser SiO-FiIm wird abenfalls auf den freigelegten Oberflächen der ersten und zweiten polykristallinen Siliziuraschichten durch thermische Oxidation gebildet.

Nachfolgend werden unter Verwendung des FeId-SiO--Films 2 und der polykristallinen Siliziumschichten als Ionenimplantationsmaske Phosphorionen in die Oberfläche des Substrats 1 in eine Tiefe von etwa 1 ym und mit einer Konzen-

16 2
tration von 1O Atome/cm eingebracht.

Als Ergebnis hiervon werden die η-artigen Source-und Draingebiete der Transistoren und die Halbleiter- Leiterbahngebiete in der Oberfläche des Substrats 1 gebildet.

Falls notwendig wird beim nächsten Schritt das Substrat 1 auf eine vergleichsweise niedrige Temperatur von beispielsweise 800 C beispielsweise in einer Sauerstoffatmosphäre erhitzt, so daß sich auf den freigelegten Teilen der polykristallinen Siliziumschichten Isolationsfilme 5b bilden. Die hierbei erhaltene Struktur ist in Fig. 7F dargestellt.

Danach wird unter Verwendung eines Photoresistfilms als Maske der SiO₂-FiIm auf den Source- und Draingebieten selektiv geätzt und entfernt, um Elektroden herauszuführen.

Nach dem Entfernen des Photoresistfilms wird eine PSG-Schicht (Phosphorsilikatglas) mit einer Dicke von 8000 A (800 nm) auf der Substratoberfläche abgeschieden. Unter Verwendung eines Photoresistfilms als Maske wird der PSG-FiIm selektiv geätzt, um Kontaktlöcher zu bilden.

Nach Entfernen des Photoresistfilms wird auf das Substrat Aluminium aufgedampft, und die Al-Schicht wird zur Bildung einer Leiterbahnschicht mit einem Muster versehen. Die Aluminiumleiterbahn 6 ist beispielsweise in den Fign. 6B und 6C dargestellt.

Bei einem Permanentspeicherelement mit der obigen Kon-

- 4O -

struktion befindet sich das ρ -dotierte Gebiet 7a in Kontakt mit dem Draingebiet 4D, so daß ein pn-Grenzschicht-Durchbruch bei einer vergleichsweise niedrigen Einschreibspannung stattfindet.

Dementsprechend muß die an die Bitleitung anzulegende Einschreibspannung auf einen vergleichsweise niedrigen Wert begrenzt werden.

Wenn eine ausgewählte Bitleitung, beispielsweise die Bitleitung B1 in Fig. 2A mit einer Einschreibspannung versorgt wird, die die Drain-Durchbruchspannung des Speicherelements übersteigt, so erleiden die Drain-Grenzschichten einer Vielzahl von Speicherelementen F12 bis F1256, die zu der Bitleitung BI gehören, einen Lawinendurchbruch. Tritt in dieser Weise ein Lawinendurchbruch auf, so werden die von dem Lawinendurchbruch erzeugten Löcher in die floatenden Gates der Speicherelemente injiziert und damit verschlechtert sich der Wirkungsgrad des Einschreibens.

Gemäß dieser Erfindung wird die an die Drainelektrode des Speicherelements anzulegende Einschreibspannung von einer Konstantspannungsdiode gebildet, deren Durchbruchspannung im wesentlichen gleich der Durchbruchspannung der Draingrenzschicht des Speicherelements ist.

Die Konstantspannungsdiode wird auf einem einzelnen Halbleitersubstrat mittels eines Herstellungsverfahrens für integrierte Schaltungen zusammen mit den Transistoren für den Aufbau einer Vielzahl von Speicherelementen und von peripheren Schaltungen gebildet.

Die Konstantspannungsdiode wird in einem geeigneten Teil des peripheren Teils des Halbleiterchips gebildet, damit die beim Durchbruchbetrieb der Grenzschicht in das Substrat injizierten Ladungsträger nicht die Speicherelemente nachteilig beeinflussen.

Gemäß der vorliegenden Erfindung erhält man eine Konstantspannungsdiode mit einer geeigneten Struktur, die zusammen mit den Speicherelementen auf einem Halbleitersubstrat aufgebaut werden kann.

Die Fig. 8A zeigt einen Querschnitt durch eine solche

I Konstantspannungsdiode, die Fig. 8B zeigt eine Draufsicht.

I Entsprechend den Figuren besteht die Konstantspannungs-

1 diode aus einem η -artigen Halbleitergebiet 4a und einem

I p⁺⁺-artigen Gebiet 7a. Eine Elektrode und eine Leiterbahn

I 5 K, die beispielsweise durch eine aufgedampfte Aluminium-

■"! schicht gegeben sind, steht in nicht-gleichrichtendem Kon-

^II takt mit dem die Kathode der Diode darstellenden η -artigen % Halbleitergebiet 4a über eine in dem SiO_-Film 3 vorgesehene I Lochöffnung. Nicht in der Zeichnung dargestellt ist, daB

i| 1O die Leiterbahn K auf dem Feldoxidfilm 2 verläuft und mit

I den Sourceelektroden der Transistoren 351 usw. entsprechend

;J der Fig. 2B verbunden ist.

1 Ohne hierauf beschränkt zu sein ist eine Elektrode BE,

I beispielsweise aus Gold, auf der unteren Oberflächenseite

I 15 des Halbleitersubstrats 1 vorgesehen. Die Anoden-Elektrode

I der Konstantspannungsdiode wird mit der Elektrode BE gebil-

I det.

% Das Halbleitergebiet 7a wird simultan mit dem ρ -arti-

S gen Gebiet 7a der Fign. 6A und SC und der Fig. 7 gebildet,

Ϊ 2O während das Halbleitergebiet 4a simultan mit den Source- und

I Draingebieten 4S1, 4S2 und 4D der Permanentspeicherelemente

i gebildet wird.

I Bei den Fign. 8A und 8B wird ein η -artiges Gebiet

t 4b in einer Weise gebildet, daß es das η -artige Gebiet 4a

* 25 umgibt, damit nicht beim Betrieb der Konstantspannungsdiode

in das Substrat 1 injizierte Ladungsträger irgendwelche schädlichen Wirkungen auf die Permanentspeicherelemente

; ausüben können.

? Die in das Substrat 1 injizierten Ladungsträger können

f 3O sich nur schwer außerhalb von dem η -artigen Gebiet 4b ausbreiten.

In der Zeichnung ist das η -artige Gebiet 4b so darge-

v . stellt, daß es sich auf einem vorgegebenen Potential der Schaltung befindet. Das η -artige Gebiet 4b kann jedoch auf

■;■ 35 dem Pegel der Versorgungsspannung VCC der Schaltungen gehalten werden.

Gemäß der vorliegenden Erfindung werden die ρ -η -

Grenzschicht des Permanentspeicherelements und die ρ η -Grenzschicht der Zener-Diode ZD im gleichen Verfahrensschritt hergestellt, so daß die Durchbruchspannungen der Grenzschichten auch bei nachfolgenden Abweichungen in dem Herstellungsprozeß gleich groß sind. Es ist daher möglich, eine Klemmspannung zu erzielen, mit der ein Lawinendurchbruch in dem Permanentspeicherelement exakt verhütet werden kann.

Entsprechend der Fig. 2B hat die Einschreibschaltung einen solchen Aufbau, bei dem der Ausgangs-MISFET Q52 usw_v der auf der Hochspannungsseite angeordnet ist, durch eine logische Schaltung gesteuert wird, die mit der niedrigen Spannung VCC arbeitet. Damit kann die Einschreibschaltung im Schaltungsaufbau einfach ausgestaltet werden und sie verbraucht nur wenig Leistung.

Die Fig. 9A zeigt; ein Muster für ein Speicherfeld, die Fig. 9B zeigt einem entlang dera Teil A-A' in Fig. 9A gezogenen Strukturquerschnitt.

Bei der Fig. 9A ist auf der Oberfläche eines p-Halbleitersubstrats ein Feldoxidfilm 2 mit einem Muster gebildet, das durch die Kombination von nach rechts ansteigenden schrägen Linien und ausgezogenen Linien angedeutet ist.

In lateraler Richtung der Zeichnung erstrecken sich auf der Oberfläche des Halbleitersubstrats 1 ebenfalls Wortleitungen Wl bis W5, die aus polykristallinen Siliziumschichten bestehen. Vorgegebene Teile der Wortleitungen Wl bis W5 bilden die Steuergates der Halbleiter-Permanentspeicherelemente FnI bis Fn+21, Fn2 bis Fn+22 und Fn3 bis Fn+23.

Entsprechend den Fiyn. 6A bis 6C und den Fign. 7A bis 7F sind unter den Steuergates die floatenden Gates angeordnet. In der Fig. 9A ist das Muster für die floatenden Gates durch die Kombination der gestrichelten Linien und der nach rechts abfallenden schrägen Linien dargestellt.

In derjenigen Oberfläche des Substrats, die nicht mit dem Feldoxidfilm 2 und den Wortleitungen W1 bis W5 bedeckt ist, sind η -artige Halbleitergebiete gebildet, die als Source- und Draingebiete der Perrnanent-Halbleiterspeicher-

elemente und als Halbleiter-Leiterbahngebiete dienen sollen.

Ein zwischen den Wortleitungen W1 und W2 befindliches Halbleitergebiet R1, das sich parallel zu diesen Wortleitungen W1 und W2 erstreckt, wird als gemeinsames Sourcegebiet der Speicherelemente Fn1 bis Fn+21 und Fn2 bis Fn+22 verwendet. Das Halbleitergebiet R1 bildet die Referenzspannungsleitung R1 entsprechend der Fig. 2A.

Das Halbleitersubstrat 1 ist überlagert von einer Vielzahl von Leiterschichten Bn bis Bn+21, die beispiels-10 weise aus Aluminiumschichten bestehen und die sich in der Zeichnung in vertikaler Richtung erstrecken. Diese Leiterschichten bilden jeweils die Bitleitungen.

Die jeweiligen Leiterschichten sind mit den Draingebieten der Speicherelemente über Kontaktlöcher verbunden.

, 15 Beispielsweise ist die Leiterschicht Bn mit den Draingebieten der Speicherelemente Fn1, Fn2, Fn3, Fn4, Fn5 usw. über Kontaktlöcher CHnI, CHn2 und CHn3 verbunden.

Bei dem Speicherfeld der Fig. 9A ist eine Vielzahl von Schalter-MISFETs SI bis S5 zusammen mit einer Vielzahl von Speicherelementen gebildet.

Beispielsweise besteht der Schalter-MISFET,S1 aus einem Sourcegebiet 1OS1, der Wortleitung W1 und den Halbleitergebiet R1, und der Schalter-MISFET S2 besteht aus dem Halbleitergebiet R1, der Wortleitung W2 und dem Sourcegebiet 1OS2. Weiterhin besteht ein Schaltelement S3 aus einem Sourcegebiet 1OS2, der Wortleitung W3 und einem Halbleitergebiet R2.

Die Schalter-MISFETs, beispielsweise die MISFETs S2 und S3 gehören zu einem Satz von Wortleitungen W2 und W3, ) 30 und sie haben die Sourcegebiete gemeinsam.

Die Drainelektroden der Schalter-MISFETs bestehen aus den Halbleitergebieten R1, R2, R3 usw. Die Sourcegebiete

., der Schalter-MISFETs sind über Kontaktlöcher an eine Masseleitung GND angeschlossen. Die Masseleitung GND kann parallel zu den Bitleitungen verlaufen, sie kann ähnlich wie die

-a Bitleitungen aus einer Aluminium-Leiterbahnschicht bestehen.

Dementsprechend können die Gateelektroden der Schalter-

MISFETs mit dem Schritt zum Herstellen des Musters der Wortleitungen gebildet werden, und die Masseleitung für die Schalter-MISFETs kann mit dem Schritt zum Herstellen des Musters der Bitleitungen gebildet werden.

Die Halbleitergebiete, die die Schalter-MISFETs bilden, können hergestellt werden, ohne daß die Regelmäßigkeit des Musters des Speicherfeldes aufgegeben wird. Demzufolge hat dieses Ausführungsbeispiel den Vorteil, daß die Schalter-MISFETs an irgendwelchengewünschten Teile des Speicherfeld-Gebietes eingesetzt werden können. Weiterhin wird die Integrationsdichte nicht verschlechtert.

Diese Halbleitervorrichtungen können mit einem Halbleiter-Herstellungsverfahren entsprechend der vorangehenden Beschreibung hergestellt werden.

Der Grund dafür, daß solche Schalter-MISFETs in dem Speicherfeld-Teil vorgesehen werden, liegt darin, daß entsprechend der vorangehenden Beschreibung Kanalleckströme unterdrückt werden sollen. Deswegen sind die Schalter-MISFETs dieses Ausführungsbeispieles nicht mit Gebieten wie z.B.

den ρ -artigen Gebiete für das Hochgeschwindigkeitseinschreiben versehen, welche in der Substratoberfläche incfer Kanalrichtung der Speicherelemente vorgesehen sind. Die Schalter-MISFETs, die die Kanalleckströme unterdrücken, können ebenfalls im weitgehenden Umfang bei EPROMs verwendet werden, die Speicherelemente verwenden, welche nicht mit ρ -artigen Gebieten versehen sind.

RS/CG

Claims (5)

1 9?17

SCHIFF ν. FUNER ST R E H U ·· 6Cr iü BtL L^--HO Pf⁵ " £"ÖfelNGHAUS FiMCK

MA RlA MlLFPL AT Z 1 Λ 3. MON)CMEN BO POSTADRESSE: POSTFACH 95 OI SO. D-8OOO MÖNCHEN BS

HITACHI, LTD. 21. Mai 1982

DEA-25 646

ELEKTRISCH PROGRAMMIERBARER NUR-LESE-SPEICHER

PATENTANSPRÜCHE

Μ.· Elektrisch programmierbarer Nur-Lese-Speicher mit einem Permanentspeicherelement, das eine floatende Gateelektrode und eine Steuergateelektrode aufweist, gekennzeichnet durch ein pn-Grenzschichtelement mit einer Grenzschicht, die ähnlich der Draingrenzschicht des Permanentspeicherelementes ist, wobei der Pegel der Einschreibspannung, die an das Draingebiet des Permanentspeicherelementes angelegt wird, nach Maßgabe der Durchbruchspannung des pn-Grenz-Schichtelementes bestimmt wird.

2. Elektrisch programmierbarer Nur-Lese-Speicher nach Anspruch 1, dadurch gekennzeichnet,

daß das Permanentspeicherelement in einem Teil seines Kanalgebietes ein HaIbIeltergebiet aufweist, das den gleichen Leitfähigkeitstyp wie das Halbleitersubstrat und eine vergleichsweise hohe Störstellenkonzentraticn besitzt-

3. Elektrisch programmierbarer Nur-Lese-Speicher nach Anspruch 2, dadurch gekennzeichnet, daß das pn-Grenzschichtelement mit Halbleitergebieten aufgebaut ist, die jeweils simultan mit einem Gebiet hoher Konzentration und einem Draingebiet für den Aufbau des Permanentspeicherelementes gebildet sind.

4. Elektrisch programmierbarer Nur-Lese-Speicher nach

Anspruch 3, gekennzeichnet durch

einen Pegelschiebe-MISFET und

einen Ausgangs-MISFET, wobei die von dem pn-Grenzschichtelement erzeugte Spannung an die Gateelektrode des Ausgangs-MISFET über den Pegelschiebe-MISFET angelegt wird und die Einschreibspannung an der Sourceelektrode des Ausgangs-MISFET anfällt.

5. Elektrisch programmierbarer Nur-Lese-Speicher nach Anspruch 4, dadurch gekennzeichnet, daß der Pegelschiebe-MISFET vom Anreicherungstyp ist, wobei die Gateelektrode und die Drainelektrode des Pegelschiebe-MISFET miteinander verbunden sind.