DE3204039A1 - Halbleiterspeicheranordnung und verfahren zu ihrer herstellung - Google Patents
Halbleiterspeicheranordnung und verfahren zu ihrer herstellungInfo
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Description
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"" 5 —
Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung
Die Erfindung betrifft eine Halbleiterspeicheranordnung, insbesondere einen statischen Speicher mit wahlfreiem Zugriff
(statisches RAM), der aus Feldeffekttransistoren vom
MI.S-Typ (Metall-Isolator-Halbleiter, im folgenden als MISFET bezeichnet) besteht sowie ein Verfahren zu ihrer Herstellung.
Bei einer integrierten Halbleiterschaltungsanordnung (im folgenden als "IC" bezeichnet) kann eine Eingangsschutzschaltung,
die aus einem Widerstand und einer Diode besteht, zwischen einem Eingangsanschluß und einem Gate geschaltet
sein, so daß sie das Gate eines MISFET schützt, dem ein ■ Signal von einer Quelle außerhalb des IC zugeführt werden
soll.Als Eingangsschutzwiderstand kann ein Diffusionswiderstand
in Betracht gezogen werden, der in einer Halbleiterscheibe (wafer) mit Hilfe einer Diffusionstechnik hergestellt
wird. Untersuchungen, die die Erfinder angestellt haben, haben
jedoch gezeigt, daß dann, wenn ein C-MOS in der von den Speicherzellen des vorerwähnten statischen RAM verschiedenen
•peripheren Schaltungseinheit verwendet wird, ein solcher Diffusionswiderstand niemals hergestellt werden,kann ohne
die Bildung eines PN-Überganges, so daß das Sperrklinkenphänomen
(ratch-up-phenomenon) auftritt. Um dieses Phänomen zu vermeiden, wird vorgesehen, einen polykristallinen
Siliziumfilm (er wird im folgenden kurz als Poly-Si-Film. bezeichnet)
, der auf dem Feldoxid der Halbleiterscheibe ausge- · bildet ist, als Eingangsschutzwiderstand zu verwenden. Für
das Herstellungsverfahren dieses Eingangsschutzwiderstandes wird ebenfalls, in Betracht gezogen, den Poly-Si-Fiim, der
simultan mit den PoIy-Si-Gateelektroden der MISFETs der
peripheren Schaltungseinheit ausgebildet wird, die PoIy-Si-Gateelektroden
der MISFETs in den Speicherzellen und die Poly-Si-Wortleitungen in der Speicherzellen zu verwenden.
Um in diesem Fall jedoch die Laufzeit der Signale an den
Gates der Wortleitungen zu verkürzen, muß der vorerwähnte Poly-Si-Film mit Phosphor dotiert werden, so daß sein spezifischer
Widerstand erniedrigt wird (beispielsweise auf 30 Ω/Π ). um den gewünschten und für den Eingangswiderstand
geforderten spezifischen Widerstand zu erzielen, wird es daher notwendig, die Verdrahtungslänge des Poly-Si-Filmes
zu verlängern. Als Ergebnis wurde ferner herausgefunden, daß die von dem Schutzwiderstand besetzte Fläche vergrößert
wird, so daß- die Chipgröße vergrößert wird, was im Hinblick auf die Verbesserung der Integration ungeeignet ist.
Aufgabe der Erfindung ist daher, ein statisches RAM mit einer so hohen Integrationsdichte anzugeben, daß die
von einem Eingangsschutzwiderstand besetzte Fläche reduziert .15 ist. ' . '
Ein weiteres' Ziel der vorliegenden Erfindung liegt darin,
ein Verfahren anzugeben, mit dem ohne Schwierigkeiten das vorerwähnte statische RAM hergestellt werden kann.
Ein weiteres.Ziel der vorliegenden Erfindung liegt darin,
ein Herstellungsverfahren anzugeben, mit dem das vorerwähnte statische RAM ohne Änderung des existierenden Fabrikationsprozesses
hergestellt werden kann.
Diese Aufgabe wird mit einer im Oberbegriff des'Patentanspruchs
1 angegebenen Halbleiterspeicheranordnung gelöst, die erfindungsgemäß nach dem in kennzeichneden Teil
des Patentanspruchs 1 angegebenen Weise ausgestaltet ist. Vorteilhafte Ausgestaltungen der Erfindung sowie ein bevorzugtes
Verfahren zur Herstellung' der erfindungsgemäßen HaIbleiterspeicheranordnüng
sind in den Unteransprüchen angegeben.' '
Im folgenden wird nun die Erfindung anhand der in den ■ Figuren dargestellten Ausführungsbeispiele beschrieben und
näher erläutert.
Es zeigen:
Figur 1 ein Schematisches Layout, das einen statischen RAMIC
gemäß der vorliegenden Erfindung darstellt;
4 »
Figur 2 ein Ersatzschaltbild für eine periphere Schaltungs- · ·.
einheit des statischen RAMIC nach Figur 1;
Figur 3 eine vergrößerte Draufsicht, die einen wesentlichen.
Teil der peripheren Schaltungseinheit der Figur. 2
darstellt;
Figur 4 einen Querschnitt entlang der Linie X-X in Figur 3;
Figur 5 ein Ersatzschaltbild, das eine Speicherzelle des statischen RAMIC der Figur 1·zeigt;
Figur 6 eine vergrößerte Draufsicht, die die in Figur 5
1Ö · dargestellte Speicherzelle zeigt; Figur 7 ein schematisches Layout, das das Gesamtspeicher-
feld des staitschen RAMIC der Figur 1 zeigt;
Figuren 8A bis 8Q Querschnitte, die die aufeinanderfolgenden Stufen des Herstellungsverfahrens zur Herstellung
des statischen RAMIC nach der vorliegenden Erfindung
zeigen; und ·
Figuren 9A bis 9H Draufsichten, die"den Herstellungsprozeß
der Figuren 8A bis 8Q entsprechende Speicherzelle darstellt. ■
. Unter Bezugnahme auf die Figur 1 wird zunächst das in Draufsicht dargestellte Layout-Muster eines statischen RAMIC
nach einer Ausfuhrungsform der vorliegenden Erfindung beschrieben.
-...-."·'.
Der RAMIC ist so gestaltet, daß er das sogenannte "Vier-Rahmen-Layout-Muster"
(englisch: four mat type layout pattern) aufweist, bei dem auf einem einzelnen IC-Chip vier
Speicherfelder so aufgeteilt sind, so daß auf dem IC-Chip - vier Speicherfelder M-ARY1, M-ARY2, M-ARY3 und M-ARY getrennt
angeordnet sind, von denen jedes aus einer Vielzahl . ■ von Speicherzellen (im folgenden als M-CEL bezeichnet) besteht.
Die Speicherfelder M-ARY1 und M-ARY2 sind an der einen ·
Seite des IC-Chip angeordnet, während die Speicherfelder M-ARY-. und M-ARY. an der anderen Seite angeordnet sind, ferner ist
ein Zeilendecoder R-DCR für die Speicherfelder M-ARY1 bis
M-ARY. im zentralen Teil des IC-Chips angeordnet, und er
ist sandwichartig zwischen diese beiden Teile gelegt. Zwischen dem Speicherfeld M-ARY3 und dem Zeilendecoder R-DCR und
zwischen dem Speicherfeld M-ARY3 und dem Zeilendecoder R-DCR
sind weiterhin Wort-Treiber WD1 und WD „ für die Speicherfelder
M-ARY- bis M-ARY. angeordnet. In Kontakt mit den Anschlüssen
der einen Seite der Speicherfelder M-ARY., bis
M-ARY4 stehen Spaltenschalter OSW1, C-SW3, C-SW3 und C-SW4,
die für diese Speicherfelder M-ARY- bis M-ARY. vorgesehen
sind. In Kontakt mit den Spaltenschaltern C-SW1 bis C-SW4
stehen wiederum Spaltendecoder C-DCR1, C-DCR2, C-DCR3 und
C-DCR4 in Kontakt, die für die Speicherfelder M-ARY-. bis
M-ARY4 jeweils vorgesehen sind. Mit diesen Decodern stehen
wiederum Leseverstärker SA1, SA2, SA3 und SA4 in Kontakt,
die jeweils für die Speicherfelder M-ARY1 bis M-ARY4 vorge-·
sehen sind. Angrenzend' an diese Leseverstärker SA-, bis SA4
sind Adressenpuffer ADB2-1 und ADB~_„ für die Adressensignale
A4 bis A10 vorgesehen. Ein Datenausgangspuffer DOB ist angrenzend
zu dem Adressenpuffer ADB,, - angeordnet, ein WE-Signaleingangspuffer
WE-B, CS-Signaleingangspuffer CS-B. und ein Dateneingangspuffer DIB sind angrenzend zu dem Adressenpuffer
ADB2-.angeordnet. Entlang einer Anschlußperipherie
des IC-Chip ,'sind Anschlußflecken zum Einprägen von Adressensignalen
P-Ar und P~Ag, ein Datensignalausgangsanschlußflecken·
P-D , , ein Anschlußflecken P-WE zum Einprägen eines
WE-Signals, ein Anschlußflecken P-GND für eine Masseverbindung,
ein Anschlußflecken P-CS zum Einprägen eines CS-Signals, ein Anschlußflecken P-D. für ein Dateneingangssignal.,
Anschlußflecken P-A7, P-Ag und P-Ag zum Einprägen
von Adressensignalen angeordnet. Demgegenüber sind in Kontakt mit der anderen Anschlußseite der Speicherfelder
M-ARY1 bis M-ARY4 Lastschaltungen DLC1, DLC3, DLC3 und.DLC4
für die Datenleitungen nngeordnet. Angrenzend zu den linken und den rechten Seiten jener MISFETs sind Adressenpuffer
ADB3-1 und ADB3-2 für die Adressensignale A0 bis A3, A12
und A13 vorgesehen. Angrenzend zu jenen Adressenpuffern
ADB3 sind wiederum entlang der Peripherie des IC-Chip Anschlußflecken P-A4, P-A3, P-A2, P-A1 und P-A zum Einpräcjen
von Adressensignalen, ferner'ein Anschlußflecken P-Vpp für die Spannungsversorgung und Anschlußflecken für
— Q _
das Einprägen von Adressensignalen P-A1O, P-A1O/ p~Aiι und
P-A-o vorgesehen.
Bei einem so aufgebauten RAMIC sind die Eingangsschutz schaltung und der periphere Schaltkreis so aufgebaut,
wie dies in den Figuren 2 bis 4 dargestellt ist.
In Figur 2 entspricht ein externer Eingangsanschluß
V , dem ein Signal von außerhalb des RAMIC zugeführt wird, . .einem der Adressensignal-Anschlußflecken P-A0 bis P-A1^
und'den anderen Eingangssignalanschlußflecken P-WE, P-CS
und P-D-Jn/ beispielsweise dem mit'P-A, bezeichneten An-·
"Schlußflecken. Dieser Eingangsanschlüß ist mit jedem Gate
des C-MOS-Inverters der peripheren Schaltung über einen
Eingangsschutzwiderstand R „ eius polykriställinem Silizium' ·
verbunden, der den gleichen spezifischen Widerstand besitzt wie der später beschriebene zweite (oder darüberliegende)
Poly-Si-Film. Dieser C-MOS-Iriverter besteht aus
einem P-Kanal MISFET Q1 und einem N-Kanal MISFET Q11, er
■ .bildet beispielsweise einen Teil des in Figur 1 gezeigten
Adressenpuffers ADB. Ein von den beiden Drainelektroden
dieser MISFETs abgenommenen Ausgangssignal V , wird einem
nachfolgenden Inverter oder einer ähnlichen- Schaltung zugeführt.
Der Source-Elektrode des MISFET Q1n wird eine Versorgungsspannung
Vcc von einer Versorgungsspannungsquelle
zugeführt, die mit dem Spannungsversorgungsanschlußflecken
.p-v Cr äer Figur 1 verbunden ist, wohingegen der andere
MISFET Q11 mit seiner Sourceelektrodc.an dem Erdpotentίal
oder einem Referenzpotehtial (V^2)-,angeschlossen- ist. Die
mit dem Bezugszeichen D bezeichnete. Eingangsschutzdiode dient zum Klemmen einer anomalen Überspannung und verhindert,
daß die Gateoxidfilme der MISFETs Q1 und Q-]-j durch die
Überspannung durchbrochen werden. Das Bezugszeichen RT bezeichnet
den Eingangsschutzwiderstand, der zusammen mit der Leitungskapazität einen Verzögerungskreis bildet und ·
der dazu dient, die Anstiegscharakteristik einer anomalen Überspannung zu Verzögern, der äquivalente Zeitkonstantc
für den Anstieg kleiner ist als die äquivalente Zeitkonstante der Diode D und die der Schutzdiode eingeprägt wird, wenn
die Überspannung eingeprägt wird. Mit anderen Worten dient
der Eingangsschutzwiderstand R dazu, die Anstiegswellenform
einer anomalen überspannung, die dem Eingangsanschluß V1n eingeprägt wird, sanfter zu gestalten.
Die so an der Eingangsseite aufgebaute Schaltung hat ein Layout,, das schematisch in der Figur 3 dargestellt ist,
wobei insbesondere- die Eingangsschutzschaltung als Schnitt in Figur 4 dargestellt ist. Auf einem N-Siliziumsubstrat 1
•ist ein dicker Feldoxidfilm 2 zum Trennen der Elemente ausgebildet, der als Maske dient bei der Bildung eines P-HaIb- ·
1 ο i l-orcjebj öl es 3 mlttols der Diffusionstechnik. Unter Verwendung
eines Dünnoxidfilmes 5 als Maske wird in dem Gebiet 3 mit Hilfe der Diffusionstechnik ein N-Halbleitergebiet 4
erzeugt. Diese beiden Gebiete 3 und 4 bilden zusammen die Schutzdiode D, die in Figur 2 dargestellt ist. Das Bezugszeichen
6 bezeichnet einen SiO2-Film, der durch chemisches
Abscheiden aus· der Gasphase (CVD-Methode) hergestellt wird. Als Eingangsschutzwiderstand RTT dient ein Poly-Si-Film 7,
der auf dem SiO2-Gebiet 6 ausgebildet ist und sich durch
Kontaktlöcher, die in den SiO~-Filmen 5 und 6 ausgebildet
sind, bis zu dem N -Gebiet erstreckt. Dieser Poly-Si-Film ' 7 wird im gleichen Verfahrensschritt wie die später beschriebene·
zweite (d.h. darüberliegende) Poly-Si-Schicht aufgewachsen und wird m.i I. Dotiorstoff dotiert, so daß er
.' einen spezifischen Widerstand von 150 Ω/Π und damit einen
höheren spezifischen Widerstand besitzt als der erste Poly-Si-Film 16, der die Gateelektroden der MISFETs Q1 Q und Q11
bildet. Das Bezugszeichen 8 bezeichnet einen Phosphorsilikatglasfilm, das Bezugszeichen 9 eine Aluminiumleiterbahn,
die mit dem Außenanschluß V M der Figur' 2 verbunden ist.
Das P-Gebiet 3 ist über eine Massenleitung 20 geerdet,
während das N -Gebiet 4 mit den jeweiligen Gateelektroden
' der MISFETs Q1n und Q11, die den vorerwähnten C-^MOS-Tnverter
bilden, über eine..Aluminiumleiterbahn 16 und mit dem später
• beschriebenen C-MOS-Invorter verbunden ist (der hier mit
3T> 21 bezeichnet ist) . Bei diesem C-MOS-Inverter tragen die
P -Source- und Draingebtete des MISFET Q10 die Bezugszeichen
• 10 bzw. 11, die Bezugszeichen 12 und 13 bezeichnen die
N+-dotierten Drain- und Söurcegebiete des MISFET Q-i-p Mit
14 ist ein P-dotiertes Wall- oder Schutzgebiet auf der
N-Kanalseite bezeichnet, mit 15 ein N -Kontaktgebiet für.
die Vorspannung des Substrats, mit 17' eine Versorgungsleitung
aus Aluminium für die Spannung V,,„, mit 18 eine
Ausgangsleitung aus Aluminium, mit 19 eine Erdleitung aus
Aluminium, mit 21 ein Verbindungsflecken,, der dem externen
Eingangsanschluß VTM der Figur 2 entspricht.
Für die insoweit beschriebene Eingangsschutzschaltung
bzw. die periphere Schaltung ist es wichtig, daß'insbesondere
der Eingangsschutzwiderstand R™ (Bezugszeichen 7 in
• Figur 3) aus dem zweiten (oder darüberliegenden) PoIy-Si-FiIm
besteht und einen solchen spezifischen Widers band (beispielsweise 2 ΚΩ) besitzt, so daß er die zuvor erwähnten
Operationen bewirkt. Hierzu ist in dem Poly-Si-Film 7
Phosphor eindiffundiert, so daß er einen Flächenwiderstand von 150 Ω/Q ähnlich dem Verdrahtungsteil des zweiten -PoIy-Si-Films
der später beschriebenen Speicherzelle besitzt.und keinen kleineren spezifischen Widerstand aufweist als derjenige
in der Speicherzelle. Demzufolge besitzt der Poly-Si-Film 7 einen relativ hohen Flächenwiderstand, der geeignet
ist, den gewünschten Widerstand von 2 ΚΩ zu erzielen, so daß diebesetzte Fläche entsprechend der Figur 3 reduziert
werden kann. Übrigens kann der Eingangsschutzwiderstand
auch geradlinig ausgebildet sein, wie dies durch die punktierte
Linie in Figur 3-angedeutet ist. Vom Standpunkt der Reduzierung
der Fläche muß der Eingangsschutzwiderstand 7 einen geeigneten hohen spezifischen Widerstand besitzen und einen
so kleinen Widerstand liefern, so daß er nicht das Eingangssignal blockiert. Wegen dieser Forderung· ist'es vorteilhaft,
daß der Gesamtwiderstand des Eingangsschutzwiderstands 7 bei
1 bis 2 ΚΩ liegt, während sein Flächenwiderstand den zuvor
erwähnten Wert von etwa 150 Ω/Q besitzt. In der peripheren C-MOS-Schaltung muß demgegenüber die polykristalline Siliziumleiterbahn
16, die als Gate verwendet werden muß, einen so
«ve «·*Α · -
» β 3 · m *
geringen Widerstand besitzen, daß die Signalübertragungszeit und dementsprechend die Anstiegszeit verkürzt ist,
beispielsweise einen Flächenwiderstand von 30 Ω/Q .
Nichtsdestoweniger kann dieser Poly-Si-Film simultan mit dem ersten Poly-Si-Film gebildet werden, der als Gateelektrode
für die MISFETs der später beschriebenen Speicherzelle dient.
Die Figur 5 zeigt die Schaltung der Speicherzelle in einem Bit des statischen RAM in Figur 1.
.10 Diese Speicherzelle besteht aus: Einem Flip-Flop das
die Eingänge und Ausgänge eines Paars von Inverterschaltungen bildet, die aus einem Lastwiderstand und einem in Reihe geschalteten
Treibertransistor bestehen; einem Paar von Übertragungs-Gatter-MISFETs Q-- und Q,. Die gepaarten Inverschaltungen
bestehen aus einem ersten Inverter, der einen ■ Testwiderstand R-' und einem dazu-in Reihe geschalteten Treiber
MISFET Q1 aufweist, und aus einem zweiten Inverter, der
einen Leistwiderstand R2 und einem dazu in Reihe geschalteten
Treiber MISFET Q2 besitzt. Die Lastwiderstände R1 und R2
werden über eine Leitung I auf ihrer einen Anschlußseite mit
der Spannung V _, versorgt, wohingegen die Sourceanschlüsse
der Treiber-MISFETs Q1 und Q2 geerdet sind. Weiterhin wird
der Ausgang des ersten Inverters dem Gateanschluß des MISFET Q2 des zweiten'Inverters zugeführt, während der Ausgang des
zweiten Inverters dem Gateanschluß des MISFET Q1 des ersten
Inverters zugeführt wird. Das Flip-Flop mit dem insoweit beschreibenen. Aufbau wird als Mittel zur Informationsspeicherung
verwendet. Weiterhin .ist der Ausgang des ersten Inverters über einen MISFET Q3 mit einer Datenleitung D verbunden, wohingegen
der Ausgang des zweiten Inverters über den MISFET Q4 mit der Datenleitung D verbunden ist. Mit anderen Worten
•wird das Übertragungs-Gatter als Adressierungsmittel zum
Steuern der Informationsübertragung zwischen dem Flip-Flop und dem komplementären Datenleitungspaar D und D verwendet,
5 seine Betriebsweise wird durch das Adressensignal gesteuert,
I ö * ή» ft. * U *
- 13 -
das an eine Wortleitung W anzulegen ist.
Als nächstes wird das Layout-Muster der Speicherzelle
M-CEL eines Bits unter Bezugnahme auf die Figur 6 beschrieben.
In der Figur 6 ist der durch das Rechteck ABCD umrandete Teil ein Gebiet, das von der Speicherzelle M-CEL.eines
Bits besetzt ist. Mit den gestrichelten Linien ist ein dicker Feldisolationsfilm 110 aus SiO„ bezeichnet, der
ein Muster entsprechend der Figur 9 besitzL. Die striqhpunktierten
Linien bezeichnen eine polykristalline Siliziumschicht (Poly-Si-Schicht). Die Gebiete, die von strichpunktierten
Linien umgeben sind, aber nicht gepunktet sind, bezeichnen erste Poly-Si-Schichten 117, 119 und 116, welche Muster
entsprechend der Figur 9C aufweisen. Demgegenüber bezeichnen
15' diejenigen Gebiete, die gepunktet sind, eine zweite Poly-Si-Schicht
147 und eine zweite Poly-Si-Schicht über Kontaktlöchern CH0, CH2, CH5 und CH6, die in Figur 9G dargestellte
Muster besitzen. Die mit zwei Punkten versehenen strichpunktierten Linien bezeichnen.ein Speicherfeld M-ARY, das aus einer
Vielzahl von Speicherzellen besteht.. Dieses Speicherfeld M-ARY ist ein P-.'leitemäes wannenförmiges Gebiet, das
in dem N-Halbleitersubstrat ausgebildet ist. Die Buchstaben
D, D und Vgg-L bezeichnen Leiterbahnschxchten aus Aluminium.
Von diesen bezeichnen im einzelnen die Buchstaben D und D das komplementäre Datenleitungspaar in der Figur 5, die
Buchstaben V0-L bezeichnen die Versorgungsleitung für das
Erdpotential, Weiterhin sind Kontaktlöcher CH0, CH2 und Cll(j
vorgesehen, so daß die Leiterbahnschichten D, D und Vcc-r>
mit dem N -Draingebiet des MISFET Q>, dem n' -Draingebict
des MISFET Q- verbunden sind, sowie mit dem N -Sourcegebiet,
das zwischen den MISFETs Q-, und Q„ geteilt wird. Die zweite
Poly-Si-Schicht liegt'sandwichartig zwischen den Aluminiumleiterbahnschichten
und den N -Halbleitergebieten. Das Kontaktloch CH5 dient zur Verbindung der P-Schutzgebiete
der Verdrahtungsschicht Vqg-L mit dem Speicherfeld M-ARY,
wobei die zweite Poly-Si-Schicht von ihnen sandwichartig
- 1*4 -
eingeschlossen wird. Die Kontaktlöcher CH-, CH3 und CH4
dienen der Verbindung der zweiten Poly-Si-Schicht 147 mit der ersten Poly-Si-Schicht 119, mit dem N -Gebiet, das
sich das Draingebiet des MISFET Q1 und das Sourcegebiet
des MISFET Q3~miteinander teilen, und mit der Poly-Si-Schicht
116.
Unter Bezugnahme auf die Figur 5 werden nun die gegenwärtigen Beziehungen zwischen den zuvor erwähnten jeweiligen
Gebieten erläutert.
Die zweite Poly-Si-Schicht 147 erstreckt sich an der linken Seite der Figur, sie ist mit der außerhalb des
Speicherfeldes M-ARY liegenden Spannungsversorgungsleitung
Vpp-L verbunden, wie dies Figur 7 zeigt. Die der zweiten
Poly-Si-Schicht' 147 mittels der zuvor erwähnten Einrichtungen eingeprägte Versorgungsspannung V_~ wird über den
• höheren Widerstand, der aus polykristallinem Silizium mit höheren spezifischen· Widerstand besteht, der Sourceelektrode
des MISFET Q4, der Drainelektrode des MISFET Q2 und der Gateelektrode
des MISFET Q1 zugeführt. Mit anderen1 Worten ist
die polykristalline.Siliziumschicht 147 über das Kontaktloch.
CH1 mit der ersten polykristallinen Siliziumschicht
■verbunden, die in der sogenannten "direkten" Weise das N-Halbleitergebiet kontaktiert, das zugleich die Sourceelektrode
des MISFET Q4. und dio Drainelektrode des MISFET Q2 bildet.
Die erwähnte erste Poly-Si-Schicht 119 dient als Gateelektrode des MISFET Q1, wie man anhand von Figur 5 ersehen
kann. Die Drainelektrodi- des MISFET Q4 ist über das Kontaktloch
CH0 mit der Datenleitung D verbunden. Weiterhin ist die
erwähnte zweite Poly-Si-Schicht 147 über den anderen hohen Widerstand R1, der aus polykristallinem Silizium mit einem
höheren spezifischen Widerstand besteht, mit der Drainelektrode des MISFET Q1, der Sourceelektrode des MISFET Q3
und der Gat.ee lek tr ode des MISFET Q„ verbunden, die alle
in Figur 5 dargestellt sind. Mit anderen Worten ist die zweite Poly-Si-Schicht 147 über das Kontaktloch CH4 mit
der erctcn Pöly-Si-Schieht 116, die als Gateelektrode des
- 15 -
MISFET Q2 dient, verbunden, ferner über das Kontaktloch CH3
mit dem N -Halbleitergebiet, das sich das Draingebiet des
MISFET Q1 und das Sourcegebiet des MISFET Q3 miteinander
teilen. Weiterhin ist das Draingebiet des.MISFET Q3 über
das Kontaktloch CH2 mit der Datenleitung D verbunden. Die.
' Gateelektroden der MISFETs Q3 und Q4 bestehen aus der
ersten Poly-Si-Schicht 117, die auch als die in der Figur
. dargestellte Wortleitung W dient.· Diese Wortleitung W ist so angeordnet, daß sie die Datenleitungen in einem rechten
Winkel überkreuzt. Die Sourcegebiete der MISFETs Q1 und Q2
gehen unter dem Rechteck, das die Speicherzelle eines Bits ausdrückt, ineinander über und sie teilen sich miteinander "
das N -Gebiet. Dieses N -Gebiet erstreckt sich weiter auf die rechte Seite von und unterhalb der Außenseite des Rechtecks
ABCD, das die Speicherzelle eines Bits ausdrückt und geht in das N -Gebiet über, das die Sourcegebiete der MISFETs
Q^ und Q„ der benachbarten Speicherzellen bereitstellt. Auf
der anderen Seite ist die Leiterbahn Veo-L auf der'linken
Seite der Speicherzelle angeordnet, entlang einer Seite des Speicherfeldes M-ARY und parallel z.u den Datenleitungen. ·
Diese Leiterbahn V SS~L ist über das Kontaktloch CH5 mit
der P-Wanne (englisch: well) verbunden. Im Ergebnis wird
diese P-Wanne geerdet. Die zweite Poly-Si-Schicht befindet sich zwischen der Leiterbahnschicht Vqs~L und der P-Waruui.
Auf der anderen Seite ist diese Lei terbahnschich I Vc,c-L
über das Kontaktloch CHC mit dem zuvor erwähnten N+-Gebiet
verbunden, das sich auf der linken Seite der Speicherzelle
erstreckt. Demzufolge ist dieses N+-Gebiet geerdet. Die
zweite Poly-Si-Schicht verläuft zwischen der Leiterbahnschicht Vg5-L und dem N+-Gebiet. Dieses N+-Gebiet geht in das N+-
Gebiet über, das die Sourceelektroden der MISFETs Q1 und Q2
der benachbarten Speicherzellen bildet^ wie oben beschrieben wurde. Wenn demnach dieses W+-Gebiet mit dem Leiterbahngebiet
V55-L an wenigstens einer Stelle verbunden ist, so
daß es geerdet ist, wird es notwendig, die Massepotential-Leiterbahnschicht
zu denjenigen Speicherten on, clio dioson
ιβ « ·
- 16 -
N -Gebiet gemeinsam haben, zu bilden. Mit anderen Worten werden durch das Erden dieses N -Gebietes die Sourcegebiete
der MISFETs Q- und Q„ der jeweiligen Speicherzellen, die
dieses N -Gebiet gemeinsam haben, geerdet, so daß die Erdungsleitungen für die jeweiligen Speicherzellen entbehrlich
werden. ■ . ·
Unter Bezugnahme auf die Figur- 7 wird das gesamte Layout des Speicherfeldes im folgenden schematisch beschrieben.
Jedes Speicherfeld besitzt eine Reihe (in der Richtung der Wortleitung) von 32 Abteilungen (d.h. Speicherzellen
eines Bits), die durch das Rechteck ABCD der Figur 6 eingeschlossen sind, sie besitzen ferner eine Zeile (in Richtung
der Datenleitung) von 128 Abteilungen. Zuerst wird das Layout- !5 Muster, das die Basis für den Aufbau des Speicherfeldes bil-'
detf nach Maßgabe des Layout-Musters der Speicherzelle für
ein Bit (Figur '6) gebildet. Dieses grundlegende Layout-Muster besteht aus vier Speichorzellen M^ bis M. von einem Bit,
die entsprechend der Darstellung in Figur 7 angeordnet sind.
Das Zeichen M- bezeichnet die Speicherzelle, die das. gleiche
Layout-Muster wie dasjenige der Speicherzelle von einem Bit, · ■
das in Figur .6 dargestellt ist, besitzt. Das Zeichen M1 bezeichnet
die Speicherzelle, deren Layout-Muster axialsymmetrisch zu der Speicherzelle M1 bezüglich der Seite BC ist. Das
Zeichen M-, bezeichnet, die Speicherzelle, die ein Layout-Muster
besitzt, das zentralsyiranetrisch bezüglich der Speicherzelle Mp im Hinblick auf den Punkt C (oder D) ist. Das Zeichen M4
bezeichnet die Speicherzelle, deren Layout-Muster axialsymmetrisch zu der Speicherzolle M-, bezüglich der Seite DA ist..
Das grundlegende Layout-Muster ist so aufgebaut, daß jene Speicherze3.1en M- bis M4 kontinuierlich ohne Zwischenraum
angeordnet sind, wie dies Figur 4 zeigt. Weiterhin wird • ein Speicherfeld so aufgebaut, indem diese grundlegenden
Layout-Muster kontinuierlich ohne Zwischenraum aneinander
35. gereiht werden. Insbesondere wird ein Speicherfeld aufgebaut,
indem 16 grundlegende Layout-Muster in einer Reihe und 64
grundlegende Layout-Muster in einer Zeile entsprechend der Figur 7 angeordnet werden. Anhand der bisherigen Be-.
Schreibung läßt sich erkennen, daß das N.-Halbleiterge- ·
biet, das die Sourcegebiete der MISFETs Q1 und Q„ der
Figur 6 "liefert, und die erste Poly-Si-Schicht den vier Speicherzellen M- bis M* sowie den 16 grundlegenden Layout-Mustern,
die in der Reihe angeordnet sind, gemeinsam sind.
Im Unterschied zu dem insoweit beschreibenen regelmäßigen Layout sind zwei Leiterbahnschichten V55-L zu
beiden Seiten des Speicherfeldes angeordnet. Unter diesen
beiden Leiterbahnschichten V„q-L erstrecken sich von
den benachbarten Speicherzellen entsprechend der Figur 6 · die N+-Gebiete, die die Sourcegebiete der MISFETs Q-- und Q2
bereitstellen, die. mi te inander über das Kontaktloch CEL-verbunden
sind. Folglich sind diese N -Gebiete a.n Erdpote.ntial gelegt. Das so verschmelzende N -Gebiet ist den 16 grundlegenden
Layout-Mustern gemeinsam, die in einer gemeinsamen
• Reihe entsprechend der vorangehenden ".Beschreibung angeordnet
sind, so daß die Sourcegebeite der MISFETs Q1 und Q2 der
Speicherzellen von 64 Bits in 16 grundlegenden Layout-Mustern geerdet sind. Dementsprechend wird es unnötig, die Leiterbahnen
für das Massepotential zu Speicherzellen von 64 Bits erneut zu bilden. .
Außerhalb des Speicherfeldes sind parallel zu den "Leiterbahnen V55-L zwei Leiterbahnen V -L angeordnet. Unter
diesen beiden Leiterbahnen V_,c-L erstrecken sich von den
• benachbarten Speicherzellen jeweils zweite Poly-Si-Schichten
147, die über die Leiterbahnschicht Vp-L und das. Kontaktloch
CHy entsprechend der Darstellung in Figur 6 ineinander
übergehen. Folglich wird diese so verschmelzende zweite
Poly-Si-Schicht 147 mit der Spannung V™ versorgt. Diese
zweite Poly-Si-Schicht 147 teilt sich auf die 16 grundlegenden Layout-Muster auf, die in der gemeinsamen Reihe angeordnet
sind, wie zuvor beschrieben wurde, so daß die Speicherzellen von 64 Bits mit der Spannung V^ versorgt werden.
Entsprechend der vorangehenden Beschreibung ist der statische RAMIC gemäß der vorliegenden Erfindung dadurch
gekennzeichnet,· daß der Eingangsschutzwiderstand R1 (auch
mit dem Bezeugszeichen·7 versehen) des peripheren Teils aus dem Poly-Si-Film hergestellt ist; der mit einem Flächenwiderstand
von 150 Ω/D den gleichen spezifischen Widerstand hat wie die. Poly-Si-Leiterbahnschicht £ (d.h. die zweite
Poly-Si-Schicht 147), die in die Lastwiderstände der Speicherzellen
übergeht.. Mit anderen Worten ist festzustellen, daß
die Lastwiderstände R1 und R„ der Speicherzelle einen be-
7 10
merkenswerten .hohen Widerstand (z.B. 10 bis 10 Ω)haben
• und es stelltsichheraus, daß bei dem Betrieb der Speicherzellen
keine Schwierigkeiten auftreten, selbst wenn der. spezifische Widerstand der Leiterbahnschicht £ zwischen
den Lastwiderständen und der Versorgungsspannung V^p auf
' ein gewisses Niveau vergrößert wird. Daher kann die Forderung, daß der Eingangsschutzwiderstand R1n den gewünschten Widerstandswert
erhält, geschickt dadurch .erfüllt werden, daß die Leiterbahnschicht £ der vorerwähnten Lastwiderstände .
eingesetzt wird. Insbesondere muß der erste Poly-Si-Film
der Speicherzelle mit einer hohen Dotierstoffkonzentration dotiert werden, so daß er einen so niedrigen spezifischen
Widerstand erhält, und einen·Flächenwiderstand von 30 Ω/ρ ·
besitzt, so daß er als Gate und als Wortleitung verwendet '25 werden kann. Daher kann die zuvor erwähnte Vergrößerung
der besetzten Fläche nicht verhindert werden, wenn dieser
. Poly-Si-Film als Eingangsschutzwiderstand verwendet wird. Bei der vorliegenden Ausführungsform hat jedoch der zweite
' Poly-Si-Film der Speicherzelle, der nicht mit Phosphor.
O -1-1
dotiert ist, einen Flächenwiderstand von 10 bis 10 Ω/D ,
was ein ausreichender Wert ist dafür, daß der Poly-Si-Film so, wie. er ist, als Lastwiderstand in der Speicherzelle verwendet
werden kann. Andererseits hat die Leiterbahnschicht £ (d.h. der zweite Poly-Si-Film, der mit Phosphor dotiert
3ü ist) einen relativ niedrigen Widerstand von 150 Ω/Π , aber ■
" er besitzt einen geeigneten Flächenwiderstand, so daß er
als Eingangsschutzwiderstand verwendet werden kann. Wenn folglich der zweite Poly-Si-Fiim 147 jenes Leiterbahnteils
als Eingangsschutzwiderstand R1n verwendet wird, so wird
ein spezifischer Widerstand verwendet, der fünf mal höher '5 ist als im Fall der Benützung des ersten'Poly-Si-Films, und
das Eingangssignal wird nicht blockiert. Demzufolge kann die von dem Eingangsschutzwiderstand besetzte Fläche auf
1/5 reduziert werden, so daß die Chipgröße reduziert und die Integrationsdichte vergrößert wird.
Der Eingangsschutzwiderstand gemäß der vorliegenden Erfindung wird bei dem folgenden Verfahrensschritt simultan ·
mit der zweiten Poly-Si-Schicht der Speicherzelle hergestellt.
Der Herstellungsvorgang des erwähnten statischen RAM wird "unter Bezugnahme auf die Figuren 8A bis 8Q beschrieben.
In diesen Figuren bezeichnet das Gebiet X1 für die jeweiligen Verfahrensschritte Querschnitte entlang
der Linie X-X der Speicherzelle nach Figur 6, das Gebiet X2
für die einzelnen Verfahrensschritte Querschnitte entlang der.Linie X-X des in Figur 3 dargestellten Schutzwider-Standes,
das Gebiet X3 für die jeweiligen Verfahrensschritte Querschnitte der P-Kanal-MISFETs der peripheren Schaltung
der Speicherzelle. M Anf
■ Am Anfang wird entsprechend der Figur 8A ein Halbleitersubstrat
101 vorbereitet. Beispielsweise wird als HaIbleitersubstrat
ein N-Einkristallhalbleit.ersiliziumsubstrat
verwendet, das aus einem (100)-orientierten Kristall besteht.
Dieses Substrat hat einen spezifischen Widerstand von 8 bis 12 Ω·αη. über die ganze Hauptfläche dieses Siliziumsubstrats
wird N-Dotierstoff 160 beispielsweise mit Ionenimplantation
eingebracht. Phosphor wird als N-Dotierstoff bevorzugt, eine ausreichende Implantationsenergie liegt
bei 125 KeV und eine ausreichende Dosis bei 3-10 Atomen/cm
vor« Die Implantation des Phosphors in die gesamte Ober-•
fläche wird aus dem folgenden Grund durchgeführt: Ein N Gebiet wird durch Implantation von N-Dotierstoff zu Anfang
ausgebildet, so daß ein Channel-Stopper (Kanalunterbrecher)
gebildet wird, der die Bildung von parasitären MISFETs verhindert.
Sodann wird entsprechend der Figur 8B ein Oxidfilm (d.h. ein SiO2-Film) mit einer Dicke von etwa 500 8 auf
der Oberfläche des Siliziumsubstrats 101 mit thermischer Oxidation gebildet. Sodann wird auf dem SiO2-FiIm ein Photoresistfilm
103 selektiv ausgebildet, um den SiO -Film
2 über dem Gebiet zu entfernen, an dem eine Wanne ausgebildet
. werden soll. Der Photoresistfilm 103 dient als Maske für
• 10 die Ätzung des SiO2-Filines. Sodann wird bei weiter vorhandenem.
Resistfilm 103 Dotierstoff 161 zur Bildung der Wanne eingebracht. Der verwendete Dotierstoff ist von dem P-Typ.
Ionenimplantation wird bevorzugt.zu dem Einbringen des
Dotierstoffes eingesetzt. Beispielsweise wird Bor als P-Doflorstoff
eingesetzt. In diesem Fall genügen eine Implan-
12
tationsenergie von .45 KeV und eine. Dosis von 8· 10 Atome/cm ,
Dabei erreicht das Bor das Siliziumsubstrat 101 dort nicht, wo der Photoresistfilm 103 noch vorhanden ist. Das in
das Siliziumsubstrat· 101 eingebrachte Bor genügt andererseits zur. Kompensation der Konzentration des Phosphors,
der zuvor über die ganze Fläche implantiert wurde, so daß sich eine P-Wanne bildet.
' Nach der Entfernung des Photoresistfilmes 103 wird
entsprechend der Figur 8C der P-Dotierstoff, der selektiv
in das" Siliziumsubstrat 101 eingeführt worden ist, bei einer Temperatur von 12000Cthermisch diffundiert, so daß ein
Wannengebiet.104 und ein P-Gebiet -105 gebildet wird, das
die in Figur 4 dargestfLite Eingangsschutzdiode werden soll.
Zu dieser Zeit wird ein Dünnoxidfilm 106 auf der Oberfläche .des Siliziumsubstrates 101 gebildet. In dem Wannengebiet
104 wird die in Figur 6 dargestellte Speicherzelle gebildet.
■Sodann wird der in Figur 8C dargestellte Oxidfilm, der
•'.sich auf dem Siliziumsubstrat 101 erstreckt, entfernt, so
daß die saubere Oberfläche des S'iliziumsubstrats 101 freigelegt
wird. Entsprechend der Figur 8D wird ein Oxidfilm (d.h. ein SiO2-FiIm) 107 mit einer Dicke von 500 2 auf der
Oberfläche des Siliziumsubstrats 101 gebildet. Auf diesem
Oxidfilm 107 wird weiterhin ein für Sauerstoff undurchlässiger
Isolationsfilm (d.h. ein oxidationsbeständiger' Film), insbesondere ein Si3N4-FiIm 108 mit einer Dicke
von 1400 S durch chemisches Abscheiden aus der Dampfphase
(CVD-Methode) abgeschieden, und dieser Si3N4-FiIm 108' wird
als Maske für die selektive Ausbildung des später beschriebenen
Feldisolationsfilms verwendet. Der SiO2-FiIm 107 wird
aus dem folgenden Grund gebildet: Wird der Si3N4-FiIm
direkt auf dem Siliziumsubstrat 101 gebildet, so entsteht
1.0 ein Kristallfehler an der Oberfläche des Siliziumsubstrats
101 aufgrund der thermischen Spannung, die durch die Abweichung
der beiden Koeffizienten der thermischen Ausdehnung' verursacht wird. Der SiO2-FiIm 107 wird gebildet, um diesen
Kristalldefekt ' zu verhindern. Sodann wird zur Vervollständigung der Masken zur Bildung des.später beschriebenen
Feldisolationsfilms ein Photoresistfilm 1.O9 selektiv auf
dem Si3N-FiIm gebildet. Insbesondere wird .der Photoresistfilm
109 dort gebildet, wo kein Feldisolationsfilm gebildet
werden soll. Außerdem wird de.r Photoresistf lim 109 als Mauke
für das Ätzen des Si3N4-FiImS 108 verwendet, wobei das
Ätzen mit einem. Plasmaätzprozeß hoher Präzision durchgeführt wird, wodurch die Maske zur Bildung des Feldisolationsfilms
hergestellt wird. Unter Verbleiben des Photoresistfilms wird P-Dotierstoff 162 in das Siliziumsubstrat 101 einge-5
führt, so daß ein Channel-Stopper sich bildet. Zum Einbringen dient beispielsweise ein Ionenimplantat'ionsprozeß. In
diesem Fall erreicht der P-Dotierstoff den SiO2-FiIm 107
und das Siliziumsubstrat 101 nicht an der Stelle, wo der Photoresistfilm 109 geblieben ist, aber gelangt .in das '
Siliziumsubstrat 101 durch den SiO2-FiIm 107 hindurch in dem
Gebiet, wo die Oberfläche des SiO2-Films '1O7 freigelegt ist.
Borfluorid BF„ wird für den erwähnten P-Dotierstoff vorgezogen. Eine Implantationsenergie von 30 KeV und eine Dosis
13 2
von 5·TO Atome/cm sind ausreichend. Die in die P-Wanne
implantierten Borionen bilden ein P -Gebiet, das den Channel-Stopper liefert. Im Gegensatz dazu werden die in das N-Siliziumsubstrat
101 implantierten Borionen durch den Phosphor
kompensiert, der als N-Dotierstoff bei der in Figur 8A
dargestellten Phorphorimplantation implantiert wurde. Daher ist dieses Gebiet N-leitend, so daß es einen N-Channel-Stopper
zur Verfügung stellt.
'5 Nachdem entsprechend der Figur 8E der Photoresistfilm
109 entfernt worden ist, wird bei einer Temperatur von 1000°Cin einer oxidierenden Atmosphäre die Oberfläche des ·
Siliziumsubstrats 101 selektiv thermisch oxidiert, so daß sich der Feldisolationsfilm 110 mit einer Dicke von etwa
9500 $ (950 nm) bildet. Da zu dieser Zeit- der Si3N4-FiIm
108· bzw. der oxidationsbeständige Film für Sauerstoff undruchlässig ist, bleibt das unter dem Si-,N.-Film liegende'
•Silizium unoxidiert. Bei dieser Wärmebehandlung dehnt sich,
.der erwähnte·Channel-Stopper aus und diffundiert gerade unter
den Feldisolationsfilm, so daß ein Channel-Stopper mit einer gewünschten Tiefe gebildet wird (in den Figuren nicht dargestellt)
. ·
Nach dem der Si3N-FiIm 108 beispielsweise mit Hilfe
von heißer Phosphorsäure (H3PO,) entfernt worden ist, wird
entsprechend der Figur 8F der SiO„-Film 107 insgesamt von
der Oberfläche des Siliziumsubstrats 101 entfernt, so daß ein sauberer Gateoxidfilm gebildet wird. Beispielsweise wird
die gesamte Fläche mit Hilfe von Fluorwasserstoffsäure (HF)
dünn geätzt um den SiO^-Film 107 zu entfernen, so daß die
Oberfläche des Siliziumsubstrats 101 in einem Teil, in dem kein Feldisolationsfilm 110 vorhanden ist, freigelegt wird.
. Die Draufsicht auf die Speicherzelle M-CEL für diesen Zu-'
stand ist in Figur 9A dargestellt. Mit anderen Worten, der . Querschnitt entlang der Linie X-X der Figur 9A ist in dem
3Q Teil X1 der Figur 8F dargestellt.
Sodann wird in einer oxidierenden Atmosphäre von 10000C
die Oberfläche des in Figur 8F dargestellten Siliziumsubstrates
durch thermische Oxidation entsprechend der Figur 8G mit einem Gahoisolationsfilm 111 versehen, der eine Dicke
5 von etwa 400 8 (40 nm) besitzt. Der so gebildete Gate- .
it I. Cl » * ·
fro «■ * ·
- 23 -
isolations film 1.11 wird der Gafeisolationsf ilm von allen
MISFETs, die auf dem Siliziumsubstrat 101 ausgebildet worden.
Bei diesen Bedingungen wird sodann eine Ionenimplantation
von P-Dotierstoff 163 ausgeführt, so daß die Schwellspannung
V, aller MISFETs eingestellt wird. Bor (B) wird
hierbei als P-Dotierstoff bevorzugt. Eine Implantations-
11 2 ' energie von 30 KeV und eine Dosis von 5,5-10 Atome/cm
sind ausreichend. Mit dem Pegel der Schwellspannung V..
ändert sich diese Dosis. Diese Ionenimplantation wird ohne Verwendung einer Maske über die ganze Fläche ausgeführt.
Demzufolge haben alle N-Kanal-MISFETs eine gleiche Schwellspannung
V ,wo hingegen alle P-Kanal-MISFETs eine gleiche
Schwellspannung V,ρ haben. Andererseits werden Borionen in=den Teil des Gebietes X-,.implantiert, in dem die Einqangsschutzdiode
auszubilden ist.
Sodann wird, wie im Zusammenhang mit der Figur 6 beschrieben
worden ist, ein Photoresistfilm 112 selektiv auf
dem SiO2-FiIm gebildet, so daß Kontaktlöcher gebildet werden,
die für die direkte Verbindung zwischen der später beschriebenen Poly-Si-Schicht und dem Siliziumsubstrat 101 dienen,
d.h. die sogenannten "direkten Kontaktlöcher". Weiterhin wird entsprechend der Figur 8H der SiO^-Film 111, der den
Gateisolationsfilm liefern soll, unter Verwendung dieses Photoresistfilms 112 als Maske geätzt, so daß die Oberfläche
-des Siliziumsubstrats 101 freigelegt wird, und damit ein
direktes Kontaktloch CH1 gebildet wird. Dieses.Kontaktloch
CH100 liefert die Verbindung zwischen den MISFETs Q.
und Q2 und dem Paly-Si-Widerstand R2 mit hohem spezifischen
Widerstand, wobei diese alle in Figur 5 dargestellt sind.
Die bei diesen Bedingungen vorliegende Draufsicht auf die Speicherzelle M-CEL ist in Figur 9B dargestellt. Mit anderen
Worten ist der Querschnitt entlang den Linien-X-X der Figur 9B in dem Gebiet X1 der Figur 8H dargestellt.
Nachdem der Photoresistfilm 112 entfernt worden ist,
wird sodann eine erste leitende Schicht 113 auf der gesamten
Oberfläche entsprechend der Darstellung in Figur 81 gebildet.
Als erste leitende Schicht wird eine Poly-Si-Schicht verwendet, die mit Dotierstoff dotiert ist. Zunächst wird auf ·
der gesamten Fläche mit einem CVD-Verfahren die erste Poly-Si-Schicht 113 mit einer Dicke von etwa 3500 2 (350 nm)
abgeschieden. Um den spezifischen Widerstand dieser ersten Poly-Si-Schicht 113 zu erniedrigen, wird sodann ein N-Dotierstoff
wie z.B. Phosphor mit einem Diffusionsverfahren eingebracht.
Das führt dazu, daß der Widerstand der ersten Poly-Si-Schicht 113 auf etwa 30 Ω/α reduziert wird. Zu dieser
Zeit wird Phosphor aus der ersten Poly-Si-Schicht, 113 durch
das direkte Kontaktloch CH10n in das Siliziumsubstrat 101
eindiffundiert, so daß sich ein N -Gebiet 114 bildet. Dieses
N -Gebiet wird einer nachfolgenden Wärmebehandlung unterworfen, damit es eine gewünschte Tiefe erhält.. Das Gebiet
. 114 liefert die Verbindung zwischen den MISFETs Q„ und Q4 r
diein Figur 5 dargestellt sind.
Sodann wird die erste Poly-Si-Schicht 113, die mit Phosphor entsprechend der bisherigen Beschreibung dotiert
ist, entsprechend der Darstellung in Figur 8J mit einem
Plasmaätzprozeß hoher Genauigkeit geätzt, so daß sie die gewünschte Gestalt erhält und Gateelektroden 116, 11.7 und
118 der MISFETs sowie diejenige erste Poly-Si-Schicht 119 bildet,, die in dem sogenannten "direkten Kontakt" mit
dem-Siliziumsubstrat 101 steht. Darauffolgend wird der SiO2-FiIm
111 in der gleichen Gestalt geätzt, so daß er die Gateisolationsfilme 121., 122 und'123 bildet. Hierbei wird
die Fläche des Siliziumsubstrats 101 selektiv, freigelegt,.
wie dies Figur 8J zeigt. Die Draufsicht der Speicherzelle M-CEL für diesen Zustand ist in Figur 9C dargestellt .Anders
ausgedrückt ist also der entlang der Linie X-X der Figur 9C gezogene Querschnitt in dem Gebiet X- der Figur 8J dargestellt.
Sodann wird entsprechend der Figur 8K eine Maske g.ebildet, so daß die P+-Source- und Draingebiete gebildet
werden können. Für die^e Maske wird beispielsweise ein
Film 124 verwendet, der selektiv mit einem CVD-Verfahren mit einer Dicke von etwa 1500 5? (150 um) gebildet wird..
Es werden also die Gebiete, in denen die N-Kanal-MISFETs'
der Speicherzelle gebildet werden sollen, mit dem SiO^-
Film 124 bedeckt. Bei solchen Bedingungen wird weiterhin ein P-Dotierstoff beispielsweise mit einem Diffusionsverfahren
eingebracht. Bor (B) wird als P-Dotierstoff bevorzugt
. Entsprechend der Figur 8K wird Bor diffundiert, so . daß die Source- und Draingebiete 126 und 127· für alle P-Kanal-MISFETs
gebildet werden. Entsprechend der Wärmebe- . handlang während dieser Diffusion bildet sich auf der Oberfläche
des Siliziumsubstrats 101 ein dünner (nicht dargestellter) Oxidfilm. Die Draufsicht auf.die Speicherzelle
M-CEL in diesem Zustand ist in Figur-9D dargestellt. Das
heißt, daß der entlang der Linie X-X der Figur 9D gezogene
Querschnitt in dem Gebiet X1 dar Figur 8K dargestellt 1st.
Es entsteht ein P -Gebiet, das die Verbindung zwischen der P-Wanne und der Massenleitung V„„-I>
liefert, die in Figur 6 gezeigt sind.
Nachdem der erwähnte SiO^-FiIm 124 und der dünne Oxid- ·
film entfernt worden sind, wird sodann von neuem eine Maske
128 entsprechend der Figur. 8L gebildet, so daß N-leitende
■Source- und Draingebiete und Emittergebiete gebildet werden
können. Der SiO3-FiIm 128, der selektiv mit einer Dicke
von 1500 % (150 nm) durch eine CVD-Methode gebildet wird,
wird als Maske verwendet. Das bedeutet, daß die Gebiete, die mit P-Kanal-MISFETs versehen sind, mit dem SiO2-FiIm
bedeckt sind, unter, den in Figur 8L dargestellten Verhältnissen
wird sodann ein N-Dotierstoff beispielsweise mit einem Diffusionsverfahren eingebracht. Phosphor wird als
N-Dotierstoff bevorzugt. Der Phosphor wird so in das Siliziumsubstrat
101 eindiffundiert, daß sich sowohl ein N+-Gebiet
129 für die Bildung der Schutzdiode entsprechend der Figur als auch Source- und Draingebiete für alle N-Kanal-MISFETs
gebildet werden. Bei der Wärmebehandlung während dieser Diffusion bildet sich ein (nicht dargestellter) Dünnoxid- ·
film auf der Oberfläche des Siliziumsubstrats 101. Die
Draufsicht auf die Speicherzelle M-CEL ist für diesen Zustand in Figur 9E dargestellt. Das bedeutet, daß der
entlang der Linie X-X der Figur 9E gezogene Querschnitt in dem Gebiet X1 der Figur 8L dargestellt ist.
Nachdem der erwähnte SiO2-FiIm 128 und der Dünnoxid-·
film entfernt worden sind, wird entsprechend der Figur 8M
diejenige Fläche des Siliziumsubsträts 101, die freigelegt
worden ist, thermisch oxidiert zur Bildung eines Oxid-
'10 films 134. Da hierbei das Siliziumsubstrat 101 und die Poly-Si-Schichten 116 bis 119 unterschiedliche Oxidationsgeschwindigkeiten
haben, bildet sich ein Si0~-Film mit einer Dicke von 100 8 (10 nm) auf dem Siliziumsubstrat,
während sich auf den Poly-Si-Schichten 116 bis 120 ein
SiO2-FiIm mit einer Dicke von 300 8 (30 ™n) bildet. Sodann
wird.erneut mit einem CVD-Verfahren auf der gesamten Fläche ein SiO2-FiIm'135 mit einer Dicke von etwa 1500 8- (150 nm)
.gebildet. Der so gebildete SiO3-FiIm 135 dient dazu, die
Isolation zwischen dem Siliziumsubstrat und der später beschreibenen zweiten leitenden Schicht sicherzustellen.
Sodann wird auf dem SiO2-FiIm 135 selektiv ein (nicht dargestellter)
Photoresistfilm gebildet, der als Maske für ein kontinuierliches Ätzen des SiO2-FiImS 135 und des SiO3-FiImS
134 dient, wobei die Kontaktlöcher gebildet werden. Diese Kontaktlöcher liefern die Verbindung zwischen der später
beschriebenen.zweiten leitenden Schicht und der ersten
Poly-Si-Schicht .119'oder dem Halbleitergebiet, das in dem
'. Siliziumsubstrat' 101 gebildet ist; Die Dicke des SiO^-Films
134 ist an unterschiedlichen Stellen unterschiedlich.
groß,d.h. ungefähr .300 S (30 nm) über den Poly-Si-Schichten
116 bis 119, jedoch 100 S (10 nm) über dem Siliziumsubstrat
101. Es ist daher notwendig, das Ätzverfahren solange fortzusetzen,
bis der sich über die Poly-Si-Schichten 116 bis 119 erstreckende SiO2-FiIm vollständig durchgeätzt ist. Hier-.
bei wird eine zusammengesetzte Lösung aus'HF + NH4F als
Ätzflüssigkeit bevorzugt. Diese Ätzflüssigkeit greift insbesondere
Silizium nicht an, so daß das Siliziumsubstrat •niemals angeätzt wird.
Entsprechend der Figur. 8N wird sodann eine zweite leitende
Schicht 136 auf der gesamten Oberfläche gebildet.
Als zweite leitende Schicht wird eine Poly-Si-Schicht, die
.' mit Dotierstoff dotiert ist, verwendet. Zuerst wird die zweite Poly-Si-Schicht"" 13.6" auf-der gesamten Fläche mit' einer
Dicke von 2000 S (200 nm) mit einem CVD-Verfahren gebildet.
Die so gebildete zweite Poly-Si-Schicht 136 liefert die Verbindung
zwischen einer dritten leitenden Schicht und dem Halbleitergebiet in dem Siliziumsubstrat 101 oder der ersten
Poly-Si-Schicht 119, wie nachfolgend beschrieben werden • wird. Weiterhin dient die zweite Poly-Si-Schicht 136- auch
für die Bildung der Spannungsversorgungsleitung und der. - hohen Widerstände E.. und R r die in Figur 5 dargestellt
sind. ' ■■-■■■
Entsprechend der Figur 8N werden sodann SiO^-Filme
137, 139 und 14O mit einer Dicke.von 1500' 8 (150 nm) mit
einem CVD-Verfahren selektiv gebildet, so daß sie tei. Lwc» i so
die zweite Poly-Si-Schicht 136 bedecken. Bei diesem Zustand
wird beispielsweise Phosphor mit einem Diffusionsverfahren eingebracht, so daß der spezifische Widerstand, der zweiten
Poly-Si-Schicht 136 reduziert wird. Damit wird der Widerstand der zweiten Poly-Si-Schicht -136 auf etwa 150 Ω/Ο
reduziert. Im Gegensatz dazu wird Phosphor nicht in diejenigen Teile der.zweiten Poly-Si-Schicht eingebracht,
die mit den vorerwähnten Si02-Filmen 137, 139 und 140
bedeckt sind. Folglich bleibt polykristallines Silizium
3.0 mit einem hohen spezifischen Widerstand (d.h. 10 bis
11
10 Ω/Q ) teilweise zurück, übrigens diffundiert der in die zweite Poly-Si-Schicht 136 eindiffundierte Phosphor mehr oder weniger in horizontaler Richtung, die SiO^-Filme 137, 139 und 140, die die Maske bilden, sind aber so ausgelegt, daß die horizontale Diffusion berücksichtigt wird. Die zweite Poly-Si-Schicht 141 mit hohem Widerstand,die
10 Ω/Q ) teilweise zurück, übrigens diffundiert der in die zweite Poly-Si-Schicht 136 eindiffundierte Phosphor mehr oder weniger in horizontaler Richtung, die SiO^-Filme 137, 139 und 140, die die Maske bilden, sind aber so ausgelegt, daß die horizontale Diffusion berücksichtigt wird. Die zweite Poly-Si-Schicht 141 mit hohem Widerstand,die
tf « f ■ · ·
mit dem SiO2-FiIm 137 bedeckt ist, wird als hoher Widerstand
R2 der Figur 5 verwendet. Weiterhin werden zweite
Poly-Si'-Schichten 143 und 144, die mit den SiO^-Filmen
139 und- 140 bedeckt sind, in P-Poly-Si-Schichten mit einem
niedrigen spezifischen Widerstand verwandelt, als Folge davon, daß Metall vom P-Typ, das die später beschriebene
dritte leitende Schicht bildet, diffundiert wird, wenn diese dritte leitende Schicht angeschlossen werden muß.
In Figur 9Fist eine Draufsicht der Speicherzelle M-CEL für diesen Zustand dargestellt. Das bedeutet, daß der entlang
der Linie X-X der Figur 9F bezogene Querschnitt in dem Gebiet X. der Figur 8N gezeigt ist.
Nachdem die SiO2~Filme 137, 139 und 140 entfernt wor- ·
den· Kind, wird sodann die zweite Poly-Si-Schicht 136 auf
eine gewünschte Form geätzt zur Bildung von Elektroden 145, 146, 150 und 151 sowie der Leiterbahnschicht 147 und
einem Eingangsschutzwiderstand 148, wie in Figur 80 dargestellt ist. Die Elektroden 150 und 151 werden für die
Verbindungen mit den Source- und Draingebieten von allen P-Kanal-MISFETs verwendet. Der Eingangsschutzwiderstand
148 wird als der in Figur 2 dargestellte Widerstand R1n
verwendet. Die Elektrode 146 wird als Elektrode des in
Figur.5 dargestellten MISFET Q, verwendet. Die Leiterbahnschicht
147 wird mit der Versorgungsspannung V^p versorgt
entsprechend der Figur 5 und sie ist die Poly—Si-Schicht ·
141 (oder R2) von hohem Widerstand mit der ersten PoIy-Sischicht
119 verbunden, die in dem sogenannten "direkten
Kontakt" mit den Source- und Draingebieten der MISFETs Q1
und Q4 steht. Für diesen Zustand ist die Draufsicht auf
die Speicherzelle' M-CEL in Figur 9G dargestellt. Das bedeutet,
daß der entlang der Linie X-X der Figur 9G gezogene Querschnitt in dem Gebiet X- der Figur 80 dargestellt
ist. · .
Entsprechend der Figur 8P wird sodann ein eine Zwischen-
35. schicht bildender isolierender Film 152 auf der gesamten Oberfläche gebildet- Für einen solchen Zwischenlage-Isolationsfilm
wird ein Phosphorsilikatglasfilm bevorzugt. Dieser Glas-
- 29 -
film-142 wird mit einer Dicke von-etwa -6500 8 (650 nm)
mit einem CVD-Verfahren gebildet. Der so gebildete Glasfilm
152 ist als■ Zwischenschicht-Isola-tionsfilm zwischen
der spater beschriebenen leitenden Schicht und der zweiten Poly-Si-Schicht erforderlich. Sodann wird ein (nicht dargestellter)
Photoresistfilm selektiv gebildet und als Maske für die Ätzung des Glasfilms 152 verwendet, wobei Kontaktlöcher
gebildet werden. '
Entsprechend der Figur 8Q werden, sodann selektiv dritte ·
leitende Schichten 153 bis 156 gebildet. Für diese dritten
leitenden Schichten wird beispielsweise Aluminium (AJl) , das für Silizium vom P-Typ ist, bevorzugt. Die Aluniumschichten153
bis 156 werden mit einer Dicke von etwa 8000 R
(800 nm) durch Aufdampfen im Vakuum gebildet. Dabei dIffun-.
diert Aluminium in die Elektroden 150 und 151, die aus der
zweiten Poly-Si-Schicht mit hohem Widerstand bestehen, so daß P-leitende Schichten mit einem niedrigen Widerstand
gebildet werden. Die Elektrode 143 wird als die in Figur 5
.dargestellte Datenleitung verwendet. Für diesen Zustand ist die Draufsicht auf eine Speicherzelle M-CEL in Figur
9H dargestellt. Das bedeutet, daß der entlang der Linie
X-X der Figur 9H gezogene Querschnitt in dem Gebiet X- der
Figur 8Q dargestellt ist. Übrigens ist die Figur 9H identisch
mit der Figur 6.
Wie man anhand der insoweit beschriebenen Verfahrensschritte erkennen kann, wird gemäß dem vorliegenden Ausführungsbeispiel
die erste Poly-Si-Schicht mit Dotierstoff hoher Konzentration dotiert, so daß sie einen niedrigen
Widerstand erhält und daß mit ihr die Gateelektroden der
MISFETs und die Wortleitung gebildet werden können, und die zweite Poly-Si-Schicht läßt man über der Speicherzelle simultan
in den Eingangsschutzwiderstandsfilm wachsen, und sie
wird mit Dotierstoff dotiert und dadurch in einen Widerstandsfilm,
der für Leiterbahnen oder Eingangswiderstände der Speicherzelle geeignet ist, verwandelt, wohingegen die
••-"30 -"
undotierten Teile als Lastwiderstände der Speieherzelle
verbleiben. Demzufolge haben die Poly-Si-Filme geeignete Widerstünde, so daß die Einyangswiderstände leicht ohne
Änderung eines' bestehenden Herstellungsverfahrens für
ein RAM hergestellt werden können.
Die ersten und die zweiten Poly-Si-Filme und der PoIy-Si-FiIm,
der drei verschiedene spezifische Widerstände nach Maßgabe der Dotierschritte für die ersten und die zweiten
Poly-Si-Filme gemäß Dotierstoff und dem Dotierungsgrad erhält, können gemäß der vorliegenden Ausführungsform vorteilhaft
in verschiedenen, in geeigneten Weisen verwendet werden. Da der Eingangsschutzwiderständ mit dem zweiten PoIy-Si-FiIm
gebildet wird, kann anstelle des MISFET, der den Widerstand oder den ersten Poly-Si-Film als seine Gateelektrode
verwendet, ein anderes Muster gewählt werden, das unter dem zweiten Poly-Si-Film liegt.
Die insoweit beispielhaft beschriebene Erfindung kann weiter gemäß ihrem technischen Konzept modifiziert werden.
Beispielsweise können die Leitfähigkeiten der Eingangsschutzwiderstand^
und die Leiterbahnverbindungen der Last-. widerstände der Speicherzelle in verschiedenen Weisen gemäß
dem Dotierungsgrad und der Dotierungsart verändert werden, auch kann das Muster selbst in verschiedenen Weisen abgeändert
werden.. Weiterhin brauchen die Gateelektroden und 5 die Wortleitungen der MISFET-Einheit nicht notwendigerweise
aus dem ersten Poly-Si-Film gefertigt sein, sondern können auch mit Metall.von'einem hohen Schmelzpunkt, wie z.B.
MO, W oder Ta oder aus. deren Suiziden hergestellt sein. Weiterhin können die Loitfähigkeitstypen der erwähnten
jeweiligen Halbleitergebiete und die Materialien der jeweiligen Schichten verwendet werden.
Da der Schutzwiderstand der peripheren Schaltungseinheit aus dem Poly-Si-Film besteht, der im wesentlichen
den gleichen spezifischen Widerstand wie der darüberliegende 5 Poly-Si-Film hat, der in den Lastwiderstand der Speicherzelleneinheit
übergeht, kann bei der insoweit beschriebenen Er-
·\..3·Ί j ..:.i-.*.-·.:» 320A039
findung dieser Schutzwiderstand einen relativ hohen spezifischen
Widerstand besitzen, so daß er nicht das Eingangssignal blockiert, einen ausreichenden Widerstand besitzt,
selbst wenn die von ihm besetzte Fläche reduziert ist, so
daß die Chipgröße dementsprechend beträchtlich reduziert
werden kann. Da weiterhin dieser Schutzwiderstand mit dem gleichen Verfahrensschritt wie der aufliegende PoIy-Si-FiIm
gebildet wird, kann er leicht mit hoher Ausbeute ohne
Veränderung der Verfahrensschritte hergestellt werden.
Leerseite
Claims (5)
- SCHIFF ν. FÜNER STREHL** SCh'lI BEL-hÖ PF EBBINGHAUS FINCKMARIAHILFPLATZ 2 Λ3, MÜNCHEN 90 ' POSTADRESSE: POSTFACH 95Ο16Ο, D-800O MÜNCHEN 95HITACHI, LTD. 5. Februar 19 82DEA-25 651 . ' """"'"·.■ PATENTANSPRÜCHESpeicheranordnung mit
einer Gruppe von Speicherzellen, die als integrierte Schaltung aufgebaut sind, die ein Halbleitersubstrat aufweist und aus MIS-Transistoren besfcuht, wobei jode Speichcrzcilie ein Paar von Treiber-MIS-Transistoren aufweist, die an einer Oberfläche des Halbleitersubstrats gebildet sind, ferner ein Paar von Lasteinrichtungen besitzt, die jeweils in' Reihe mit den gepaarten Treiber-MIS-Transistoren geschaltet sind, und bei der eine erste leitende' Einrichtung' für die Verbindung der Lasteinrichtungen mit einer Versorgungsspannungsleitung sowie eine zweite leitende Einrichtung für eine Querkopplung des Gates von einem dieser MIS-Transistoren an das Draingebiet des anderen MIS-Transistors aufweist, und die * "eine Gruppe von in dem Halbleitersubstrat gebildeten peripheren Schältungen besitzt, die in Beziehung zu den in Gruppen angeordneten Speicherzellen stehen und die aus MIS-Transisto-ren aufgebaut sind, wobei das Gate von wenigstens einem dieser" die in Gruppen angeordneten peripheren Schaltungen bildenden MIS-Transistoren mit einem Schutzwiderstand verbunden ist, ■•dadurch gekennzeichnet , daß jede Lasteinrichtung und jede erste leitende Einrichtung einer jeden Speicherzelle gemeinsam in einem ersten Streifen von polykristallinem Silizium gebildet sind, der auf dem Isolationsfilm auf einer Fläche des Halbleitersubstrats gebildet ist,daß der Widerstand eines leitenden Teils, der in dem ersten Streifen gebildet ist und als erste leitende Vorrichtung dient, niedriger ist als derjenige von Widerstandsteilen, die in dem ersten Streifen gebildet sind und als Lasteinrichtungen dienen,daß der Schutzwiderstand aus einem zweiten Streifen von • polykristallinen^ Silizium hergestellt ist, der auf dem Isolationsfilm gebildet ist, der sich auf der Oberfläche des ■ Halbleitersubstrats erstreckt, unddaß der spezifische Widerstand des zweiten Streifens im wesentlichen gleich dem des leitenden Teils des ersten Streifens is.t. - 2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß untere Streifen aus polykristallinen! Silizium vorgesehen sind sowie obere Streifen aus polykristallinen! Silizium,, die auf dem. sich über die unteren Streifen erstreckenden Isolationsfilm gebildet sind,• » 4»»a ♦wobei der Schutzwiderstand und die Ijasteinrichtungen'in den oberen Streifen gebildet sind. "■■■·. '
- 3. Speichervorrichtung nach Anspruch 2, dadurch g e k e η η ze i c h η e t , daß der spezifische Widerstand der unteren Streifen geringer ist als der der oberen Streifen, und daß die unteren Streifen die Wortleitungen bilden, die die zweiten leitenden Vorrichtungen einer jeden Speicher: zelle mit einer anderen dieser Speicherzellen verbinden.
- 4. Speichervorrichtung nach Anspruch 1, dadurch g e - · ■ k e η η. ζ e i c h η e t , daß die in Gruppen angeordnetenperipheren Schaltungen komplementäre MIS-Transistoren auf-. weisen, und daß der Schutzwiderstand mit den Gateelektroden der komplementären MIS-Transistoren verbunden ist.
- 5. . Verfahren zur Herstellung einer Speichervorrichtung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch folgende Verfahrensschritte:Ausbilden eines ersten Filmes aus polykristallinem Silizium, der für jeden der die Speicherzellen bildenden MIS-Transistoren als Gate dient, auf einem Halbleitersubstrat, wobei dieser Film einen ersten spezifischen Widerstand besitzt; Ausbilden eines Isolationsfilms zum Bedecken des Substrats, •das alle die Speicherzellen bildenden MIS-Transistoren enthält;Ausbilden von zweiten polykristallinen Siliziumfilmen,die einmal als Lastwiderstand einer jeden Speicherzelle verwendet werden, sowie als Leiterbahn zum Verbinden dieser Lastwiderstände mit einer Spannungsversorgungsleitung als auch als Schutzwiderstand, der mit dem Gate von wenigstens einem der die peripheren Schaltungen bildenden MIS-Transistoren verbunden ist, wobei diese zweiten polykristallinen Siliziumfilme auf einem Isolationsfilm gebildet werden, der das Halbleitersubstrat bedeckt, und wobei der spezifische Widerstand derjenigen von den zweiten Filmen, die als Schutzwiderstand und Leiterbahn verwendet werden, geringer istals der spezifische Widerstand desjenigen zweiten Filmes, der als Lastwiderstand dient, und höher als der spezifische Widerstand des ersten Filmes ist.
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