DE3219639A1 - Halbleiterspeicher - Google Patents

Halbleiterspeicher

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DE3219639A1
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silicon
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Kiroyuki Kokubunji Tokyo Miyazawa
Shinji Houya Tokyo Shimizu
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Hitachi Ltd
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Description

Beschreibung
Die Erfindung bezieht sich auf einen Halbleiterspeicher, insbesondere auf einen dynamischen Speicher mit wahlfreiem Zugriff (der im folgenden mit "D-RAM" abgekürzt wird).
Um einen Halbleiterspeicher des MIS-(Metall-Isolator-Halbleiter-)Typs mit hoher Betriebsgeschwindigkeit und hoher Integrations- oder Packungsdichte auszustatten, hat man daran gedacht, als Material für die Gate-Elektroden des Speichers ein hochschmelzendes Metall wie etwa Molybdän (Mo), Tantal (Ta) und Wolfram (W) zu verwenden. Derartige Metallwerkstoffe haben den Vorteil, daß sie einen geringeren spezifischen Widerstand als polykristallines Silizium und dergleichen aufweisen, sowie den weiteren Vorteil, daß sie ähnlich wie polykristallines Silizium beim Ausbilden von Source- und Drain-Bereichen selbstausrichtend sein können. Zur Realisierung von Halbleiterspeichern hoher Betriebsgeschwindigkeit und hoher Integrationsdichte sind diese Werkstoffe daher sehr effektiv.
Insbesondere beim D-RAM ist man auf hohe Betriebsgeschwindigkeit und hohe Packungsdichte sehr bedacht. Ein mit dem obengenannten Metallwerkstoff arbeitender D-RAM ist bei beispielsweise in "IEEE Transactions on Electron Devices", Bd. ED-27, Nr. 8, August 1980, Seiten 1602 bis 1606 beschrieben. Gemäß dieser Druckschrift wird eine polykristalline Siliziumschicht, die eine erste Verdrahtungs- oder Verbindungsschicht bildet, als Gate-Elektrode der einzelnen Feldeffekttransistoren mit isolierter Gate-Elektrode (im folgenden als "MISFETs" bezeichnet) einer peripheren Schaltung zum Betreiben einer Speicherzelle sowie als eine Elektrode des Ladungsspeicherkondensators der Speicherzelle verwendet, während eine Molybdänschicht, bei der es sich um eine zweite Verbindungsschicht handelt, als Gate-Elektrode eines MISFETs in der Speicherzelle, d.h. als Wortleitung, dient. Die Molybdänschicht wird also nur innerhalb einer
-A-
aus einer Vielzahl von Speicherzellen aufgebauten Speichermatrix verwendet.
Bei der Anwendung eines derartigen hochschmelzenden Metalls, haben die Erfinder folgende latente Probleme festgestellt:
Hochschmelzende Metallfilme haften nicht gut an SiO_-Filmen u.dgl. Natriumionen und sonstige Störstoffe, die beim Herstellverfahren in den Werkstoff gelangen, können den Metallfilm durchdringen, die Grenzfläche zwischen Si und SiO2 erreichen und die Schwellenspannung (Vt_) verändern, so daß sich keine MISFETs mit stabilen Kennlinien erzielen lassen. Insbesondere für MISFETs, die periphere Schaltungen, etwa Leseverstärker bilden, bei denen es im Gegensatz zu MISFETs innerhalb von Speicherzellen darauf ankommt, daß sie sehr kleine Signale zuverlässig verstärken, hat sich die Verwendung von lediglich hochschmelzendem Metall für die Gate-Elektrode der MISFETs als ungeeignet erwiesen.
Ferner wird trotz der Tatsache, daß eine aus dem hochschmelzendem Metall bestehende Verbindungsschicht auf einem Feldisolationsfilm ausgebildet wird, der nach dem LOCOS-Verfahren (örtliche Oxidation von Silizium) erzeugt worden ist, was ein behutsames Vorgehen erfordert, das gleiche hochschmelzende Metall für die zweite Verbindungsschicht verwendet, was dazu führt, daß an der Stelle, an der die zweite Verbindungsschicht die erste schneidet, leicht Brüche auftreten.
Die vorliegende Erfindung beruht auf der Erkenntnis der oben erläuterten latenten Probleme.
Hauptziel der Erfindung ist es, einen Halbleiterspeicher, insbesondere einen dynamischen Speicher, mit hoher Betriebsgeschwindigkeit und hoher Zuverlässigkeit zur Verfügung zu stellen.
Gemäß einem Ausführungsbeispiel der Erfindung wird 5 in einem dynamischen Speicher die Plattenelektrode eines Ladungsspeicherkondensators in einer Speicherzelle von einer ersten Siliziumschicht gebildet, während die Gate-
- -r
— 5 —
Elektrode eines MISFETs von einer Leiterschicht mit Mehrschichtenaufbau gebildet wird, wobei dieser Mehrschichtenaufbau eine zweite Siliziumschicht, die gegenüber der ersten Siliziumschicht in einem getrennten Verfahren hergestellt wird, sowie eine Schicht aus einem Silizium enthaltenden hochschmelzenden Metall, nämlich Molybdän, Wolfram oder Tantal, umfaßt.
Gemäß einer weiteren Ausführungsform der Erfindung wird die Gate-Elektrode des MISFETs, der eine in Verbindung mit einer Matrix von Speicherzellen vorgesehene periphere Schaltung, etwa einen Leseverstärker und/oder einen Decoder, bildet, ebenfalls von der Leiterschicht mit Mehrschichtenaufbau gebildet, die die zweite Siliziumschicht sowie die siliziumhaltige Schicht aus hochschmelzendem Material umfaßt.
Bevorzugte Ausführungsbeispiele der Erfindung sollen nachstehend anhand der Zeichnung näher erläutert werden.
In der Zeichnung zeigen
Fig. 1A einen teilweisen Schnitt durch den Aufbau einer Speicherzelle innerhalb der Speichermatrix eines erfindungsgemäßen Halbleiterspeichers;
Fig. 1B einen teilweisen Schnitt durch den Aufbau eines MISFETs, der in der peripheren Schaltung für die Speichermatrix des erfindungsgemäßen Halbleiterspeichers ausgebildet ist;
Fig. 1C einen teilweisen Schnitt durch einen Bereich, an dem eine erste Verbindungsschicht und eine zweite Verbindungsschicht innerhalb der Speichermatrix des erfindungsgemäßen Halbleiterspeichers einander schneiden;
Fig. 2 ein Schaltbild für einen 64-kbit-D-RAM nach der Erfindung;
Fig. 3 eine Draufschicht auf das integrierte Schaltungsplättchen des erfindungsgemäßen 64-kbit-D-RAM; Fig. 4 eine perspektivische Schnittdarstellung durch eine erfindungsgemäße Speicherzelle;
Fig. 5 eine perspektivische Schnittdarstellung durch eine erfindungsgemäße Blindzelle;
Fig. 6 eine perspektivische Schnittdarstellung durch eine Halbleitereinrichtung, die eine erfindungsgemäße periphere Schaltung bildet;
Fig. 7 eine Draufsicht auf die Speichermatrix und Blindmatrix nach der Erfindung;
Fig. 8 eine Draufsicht zur Veranschaulichung des grundsätzlichen Musters eines Feldisolationsfilms innerhalb der erfindungsgemäßen Speichermatrix;
Fig. 9 eine Draufsicht zur Veranschaulichung des grundsätzlichen Musters einer, ersten Schicht aus polykristallinem Silizium innerhalb der erfindungsgemäßen Speichermatrix;
Fig. 10 eine Draufsicht auf eine die erfindungsgemäße periphere Schaltung bildende Halbleitereinrichtung; und
Fig. 11 bis 26 Schnittdarstellungen des 64-kbit-D-RAM nach der vorliegenden Erfindung in verschiedenen Stadien seines Herstellverfahrens.
In den nachfolgend beschriebenen Ausführungsbeispielen ist die Erfindung bei einem 64-kbit-D-RAM angewendet, bei dem jede Zelle von einer Einrichtung gebildet wird.
Gemäß Fig. 1A sind zwei Speicherzellen auf einem P-Siliziumsubstrat 101 ausgebildet. Im einzelnen ist dabei in dem Substrat 101 eine SiO2~Feldschicht 105 zur isolierenden Trennung ausgebildet, wobei.die Speicherzellen M-CEL1 und M-CEL2 in von der Feldschicht 105 umgebenen Oberflächenteilen des Substrats 101 angeordnet sind.
Die Speicherzelle M-CEL1 ist aus einem MISFET aufgebaut, dessen Source- und Drain-Bereiche in ausgewählten Teilen des Substrats 111 ausgebildete N -Bereiche 119 bzw. 120 sind, und dessen Gate-Elektrode eine Leiterschicht mit Mehrschichtenaufbau, bestehend aus einer polykristallinen Siliziumschicht 110 und einer siliziumhaltigen Molybdänschicht 1.29, ist. Die beiden Schichten
114 und 129 sind zwischen den N+-Bereichen 119 und 120 über einer SiC^-Gate-Schicht 109 auf der Oberfläche des Substrats 101 angeordnet. Ferner umfaßt die Speicherzelle M-CEL1 einen Ladungsspeicherkondensator, dessen eine Elektrode (Plattenelektrode) eine polykristalline Siliziumschicht 108, dessen dielektrische Schicht eine Si3N4-Schicht 106 und dessen andere Elektrode eine unter der Schicht 106 induzierte (nicht gezeigte) N-Inversionsschicht ist.
Andererseits ist die Speicherzelle M-CEL2 aus einem MISPET aufgebaut, dessen Source- und Drain-Bereiche in ausgewählten Teilen des Substrats 101 ausgebildete N Bereiche 121 bzw. 122 sind und dessen Gate-Elektrode eine Leiterschicht mit Mehrschichtenaufbau ist, die eine polykristalline Siliziumschicht 114 und eine siliziumhaltige Molybdänschicht 129 umfaßt. Die Schichten 114 und 129 sind zwischen den N -Bereichen 121 und 122 über einer SiO3-Gate-Schicht 109 auf der Oberfläche des Substrats 101 ausgebildet. Die Speicherzelle M-CEL2 umfaßt ferner einen Ladungsspeicherkondensator, dessen eine Elektrode (Plattenelektrode) die polykristalline Siliziumschicht 108, dessen dielektrische Schicht die Si N.-Schicht 106 und dessen andere Elektrode die unter der Schicht 106 induzierte N-Inversionsschicht ist.
Wie aus Fig. 1A hervorgeht, dient die polykristalline Siliziumschicht 108 als gemeinsame Elektrode der Kondensatoren sämtlicher Speicherzellen, Die N-Inversionsschicht wird durch Anlegen einer Versorgungsspannung VCC. an diese Siliziumschicht 108 induziert. Die gemeinsame Elektrode der Kondensatoren besteht zwar aus der polykristallinen Siliziumschicht verhältnismäßig hohen spezifischen Widerstandes, doch beeinträchtigt dies die Arbeitsgeschwindigkeit des D-RAM in keiner Weise, da.an dieser Schicht normalerweise die feste Spannung (Versorgungsspannung VCC) anliegt.
Die mehrlagige Leiterschicht (114, 129) bildet die Gate-Elektrode des MISFETs und gleichzeitig eine als "Wort-
leitung" bezeichnete Verdrahtungs- oder Verbindungsschicht,
Auf der mehrlagigen Halbleiterschicht (114, 129) ist als Zwischen-Isolationsschicht eine Schicht 118 aus Phosphosilikatglas (PSG) ausgebildet, auf der eine aus Aluminium bestehende und mit den N -Bereichen 119 und 120 verbundene Datenleitung DL liegt.
Gemäß Fig. 2 ist auf dem P-Siliziumsubstrat 101 ein einzelner MISFET ausgebildet. Bei diesem MlSFET besteht beispielsweise der Source-Bereich aus einem N Bereich 123, der Drainbereich aus einem N -Bereich 124, die Gate-Isolierschicht aus einer SiO2-Schicht 109 und die Gate-Elektrode aus einer Leiterschicht mit Mehrschichtenaufbau, bestehend aus einer polykristallinen Siliziumschicht 114 und einer siliziumhaltigen Molybdänschicht 129. Die gleiche Mehrlagen-Leiterschicht 114, 129, wie die Gate-Elektrode ist an den N+-Bereich 123 angeschlossen, während an den N -Bereich 124 eine aus Aluminium bestehende Leiterschicht (Verbindungsschicht) 127 angeschlossen ist. Der so aufgebaute MISFET bildet eine periphere Schaltung, beispielsweise einen Leseverstärker.
Im folgenden soll angegeben werden, welche Wirkungen mit dem erfindungsgemäßen Aufbau erreicht werden:
(1) Die Wortleitung und die Gate-Elektrode des MISFETs in der peripheren Schaltung können die Temperatur der Störstoffdiffusion zur Ausbildung der Source- und Drainbereiche in ausreichendem Maße aushalten; ihr Hauptbestandteil ist der hochschmelzende Metallwerkstoff geringen spezifischen Widerstandes. Daher ist es möglich, die Source- und Drain-Bereiche in den ausgewählten Teilen unter Verwendung der Gate-Elektroden als Maske zu erzeugen, so daß der Platzbedarf der MISFETs klein wird. Demgemäß läßt sich ein D-RAM hoher Integrationsdichte erzielen. Außerdem wird die Betriebsgeschwindigkeit höher als bei einem D-RAM, bei dem die Wortleitungen usw. aus polykristallinem Silizium bestehen. Der spezifische Widerstand der mehrlagigen Leiterschicht beträgt nämlich
w Q ».
80 bis 150 μΩ-cin, was um etwa eine Größenordnung weniger ist als der spezifische widerstand des beim D-RAM nach dem Stand der Technik verwendeten polykristallinen Siliziums. Auf diese Weise läßt sich ein D-RAM gewinnen, der , kürzere Signal-Laufzeiten aufweist als nach dem Stand der Technik.
(2) Als Wortleitung dient die mehrlagige Halbleiter- ί schicht, die aus der polykristallinen Siliziumschicht und | der darauf befindlichen Schicht aus hochschmelzendem Metall j besteht. Die untere Leiterschicht der Wortleitung besteht j also aus der polykristallinen Siliziumschicht, die gute j
Stufenbedeckung und dichte Anhaftung an eine Isolierschicht, insbesondere SiO^-Schicht^ aufweist. Daher tritt j
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selbst dann, wenn die Isolierschicht zwischen der die '■
erste Schicht bildenden Plattenelektrode des Kondensators und der die zweite Schicht bildenden Wortleitung zur Verringerung der Kapazität zwischen den Leitungen dick ausge- j bildet ist, eine Bruch der Wortleitung praktisch nicht auf. Auch wenn die Stufe S von der Oberfläche der SiO2-Gateschicht 109 zur Oberfläche der Isolations-Zwischenschicht 110 gemäß Fig. 1C groß ist, kann die als Wortleitung dienende mehrlagige Leiterschicht 114, 129, nur schwer brechen. Die Isolations-Zwischenschicht 110 kann daher ausreichend dick ausgebildet werden und zwar beispielsweise nach dem CWD-Verfahren (chemische Bedampfung), ohne daß man sich auf die Oxidation der als Plattenelektrode dienenden polykristallinen Siliziumschicht 108 verlassen müßte. Infolgedessen wird die Kapazität zwischen den Leitungen klein, so daß die Zeitkonstante der Wortleitung gering wird und sich die Signal-Laufzeit hinreichend verkürzen läßt.
Wird andererseits als Wortleitung die lediglich aus dem hochschmelzenden Metallwerkstoff erzeugte Leiterschicht verwendet, wie dies in der obigen Druckschrift offenbart ist, so ergibt sich das Problem, daß die Wortleitung an der Stelle bricht, an der sie die Plattenelektrode des Kondensators kreuzt. Dies kommt daher, daß
die Leiterschicht durch Zerstäubung oder in ähnlicher Weise hergestellt werden muß, so daß die Stufenbedeckung der Wortleitung mangelhaft ist. Darüber hinaus haftet die Leiterschicht an der SiO„-Schicht nur schlecht an. Daher läßt sich die Isolations-Zwischenschicht zwischen der Plattenelektrode und der Wortleitung nicht verdicken. Selbst wenn der spezifische Widerstand der Wortleitung durch Verwendung des hochschmelzenden Metallwerkstoffs klein ist, wird daher die Kapazität zwischen den Leitungen groß, und die Zeitkonstante der Wortleitung läßt sich nicht ausreichend klein machen. Daher läßt sich auch die Signallaufzeit nicht ausreichend verkürzen.
(3) Die die oberste Lage der mehrlagigen Halbleiterschicht bildende Lage aus hochschmelzendem Metall (Molybdän) enthält den Halbleiter (Silizium), also das gleiche Material, aus dem die untere Schicht besteht. Aufgrund dieses Halbleiters ist eine dichte Haftung zwischen der hochschmelzenden Metallage der oberen Schicht und der Halbleiterlage der unteren Schicht gewährleistet. Um zu verhindern, daß die beiden Lagen infolge Wärmebehandlung, beispielsweise thermische Diffusion, nach der Ausbildung der mehrlagigen Leiterschicht zu verhindern, soll der Siliziumgehalt der Lage vorzugsweise etwa 40 Gewichts-% oder mehr betragen.
(4) Als Dielektrikum des Speicherkondensators wird S:i-3N4 (Siliziumnitrid) verwendet. Die Dielektrizitätskonstante von Si-N. ist etwa doppelt so hoch wie die von SiO„, was gewöhnlich als Dielektrikum eines Kondensators verwendet wird. Die Kapazität pro Flächeneinheit eines mit Si-N. arbeitenden Kondensators ist daher groß. Infolgedessen läßt sich der Platzbedarf der Kondensatoren verringern, woraus eine hohe Integrationsdxchte des D-RAMs resultiert.
(5) Da die zweite Verdrahtungs- oder Verbindungsschicht auf der polykristallinen Siliziumschicht liegt, lassen sich direkte Kontakte zu den Halbleiterbereichen im Halbleitersubstrat herstellen. Die Gestaltung der zweiten Verbindungsschicht wird dadurch vielzeitig und flexibel.
Im folgenden soll der 64-kbit-D-RAM der vorliegenden Erfindung konkret beschrieben werden.
Gemäß dem Schaltbild nach Fig. 2 bilden die Hauptbestandteile dieses D-RAMs eine Speichermatrix M-ARY, die aus einer Vielzahl von Speicherzellen M-CEL aufgebaut ist, sowie periphere Schaltungen, d.h. ein Leseverstärker SA1, eine Blindmatrix D-ARY, ein Spaltenschalter C-SW1, ein Zeilendecoder und Spaltendecoder RC-DCR, ein Adressenpuffer ADB, ein Dateneingangspuffer DIB, und ein Datenausgangspuffer DOB.
Die Speichermatrix M-ARY bildet einen Bereich, in dem die Speicherzellen M-CEL als die einzelnen Einheiten zur Speicherung einer Information diese aufnehmen und die peripheren Schaltungen jeweils eine Speicherzelle M-CEL auswählen, die Information auslesen, verstärken und abgeben und ähnliche Funktionen ausführen. Im einzelnen setzt der Adressenpuffer von außerhalb der integrierten Schaltung eingegebene Adressensignale A-. bis Ai und Ai+1 bis Aj in geeignete Signale um und überträgt die umgesetzten Signale an den Spalten- und Zeilendecoder RC-DCR. •Auf der Grundlage dieser Signale wählt dieser Decoder eine Wortleitung, z.B. die Leitung WL1-2 sowie ein Paar von Datenleitungen DL1-1 und DL1-1 entsprechend einem Spaltenschalter aus. Auf diese Weise wird eine Speicherzelle M-CEL angewählt. Die Speicherzellen speichern die Informationen in Form des Vorhandenseins oder Fehlens von Ladungen in einem Speicherkondensator CS. Wird ein Verknüpfungs-MISFET QM durch das der Leitung WLI-2 zugeführte Signal eingeschaltet, so wird die Information auf der Datenleitung DL1-1 dadurch ausgelesen, daß die Ladungen in dem Speicherkondensator CS entladen werden. Der Leseverstärker SA1 verstärkt die gelesene Information, und die verstärkte Information wird über den Datenausgangspuffer DOB abgegeben.
Im folgenden soll das Anordnungsmuster der Schaltung für den in Fig. 2 gezeigten 64-kbit-D-RAM anhand von Fig.
3 erläutert werden.
Mittig auf einem Halbleiterplättchen sind zwei Speichermatrizen M-ARY1 und M-ARY2 angeordnet, deren jede aus einer Vielzahl von Speicherzellen M-CEL aufgebaut ist. Sie beanspruchen etwa 60 % des Platzes auf dem Halbleiterplättchen. Am Rande der Speichermatrizen sind, wie in Fig. 3 dargestellt, die peripheren Schaltungen nach Fig. 2 angeordnet, nämlich Leseverstärker SA1 und SA2, Zeilendecoder R-DCR1 und R-DCR2, Spaltenschalter C-SWI und C-SW2, den jeweiligen Speichermatrizen entsprechende Blindmatrizen D-ARY1 und D-ARY2, ferner ein Adressenpuffer ADB, ein Spaltendecoder C-DCR, ein Dateneingangspuffer DIB und Datenausgangspuffer DOB, wobei die letzten vier Schaltungsstufen beiden Speichermatrizen gemeinsam sind.
Wie in Fig. 3 dargestellt, kreuzen in den Speichermatrix M-ARY1 beispielsweise .256 von dem Zeilendecoder R-DCR1 ausgehende Wortleitungen WL senkrecht 256 Datenleitungen DL, die von dem Spaltendecoder C-DCR ausgehend und über die Spaltenschalter C-SW1 und die Blindmatrix D-ARY1 verlaufen. Entsprechend jeder Kreuzungsstelle ist eine Speicherzelle M-CEL angeordnet. Wie in Fig. 3 dargestellt, sind die Wortleitungen WL viel länger als die Datenleitungen DL. Daher ist es für einen schnellen Betrieb des D-RAMs unerläßlich, die Signallaufzeiten auf der Wortleitung zu verkürzen.
Neben den oben erwähnten Schaltungen sind in der in Fig. 3 gezeigten Weise ein Lese/Schreib-Signalgenerator R/W-SG, ein Zeilenadressen-Signalgenerator RAS-SG, ein Zeilenadressen-Systemsignalgenerator SG1, ein Spaltenadressen-Signalgenerator CAS-SG, ein Spaltenadressen-Systemsignalgenerator SG2, ein Hauptverstärker MA und ein Spannungsgenerator VBB-G angeordnet.
Längs der oberen und der unteren Kante des Plättchens sind Bondierflachen P-RAS, P-WE, P-Din, P-VSS, P-CAS, P-Dout, P-VCC und P-A- bis P-A7 zur Aufnahme der Zuleitungen von außerhalb der integrierten Schaltung auf das Halbleiter-
plättchen in der in Fig. 3 gezeigten Weise angeordnet. Im folgenden sollen zweckmäßige Strukturen in dem 64-kbit-D-RAM anhand der perspektivischen Schnittdarstellungen nach Fig. 4 bis 6 näher erläutert werden. Aufbau einer Speicherzelle
Gemäß Fig. 4 umfaßt eine einzelne Speicherzelle M-CEL ein P-Halbleitersubstrat 1, eine verhältnismäßig dicke Isolierschicht 2 (im folgenden als "Feldisolierschicht" bezeichnet) aus SiO_, eine verhältnismäßig dünne Isolierschicht 3 (im folgenden als "zweite Gate-Isolierschicht" bezeichnet) aus SiO?, eine mehrlagige Isolierschicht 37 (im folgenden als "erste Gate-Isolierschicht" bezeichnet) aus einer SiO^-Schicht und einer darauf befindlichen Si-jN.-Schicht, N -Halbleiterbereiche 4 und 5, eine erste polykristalline Siliziumschicht 6, eine N-Oberflächeninversionsschicht 7, eine zweite polykristalline Siliziumschicht 8, eine siliziumhaltige Molybdänschicht 30, eine Phosphosilikatglas-(PSG-)Schicht 9 und eine Aluminiumschicht 10.
Bei dem in der Speicherzelle M-CEL enthaltenen MISFET QM wird das Substrat von dem P-Halbleitersubstrat 1, der Source-Bereich von dem N -Halbleiterbereich 4, der Drain-Bereich von dem N -Halbleiterbereich 5, die Gate-Isolierschicht von der zweiten Gate-Isolierschicht 3 und die Gate-Elektrode von einer Mehrlagenelektrode gebildet, die aus der zweiten polykristallinen Siliziumschicht 8 und der siliziumhaltigen Molybdänschicht 30 besteht. Die mehrlagige Elektrode dient z.B. als Wortleitung WL1-2 in Fig. 2. Die an den N -Halbleiterbereich 5 angeschlossene Aluminiumschicht 10 dient beispielsweise als die in Fig.. 2 gezeigte •Datenleitung DLI-1.
Andererseits wird bei dem Speicherkondensator CS in der Speicherzelle M-CEL die eine Elektrode von der ersten polykristallinen Siliziumschicht 6, die dielektrische Schicht von der ersten Gate-Isolierschicht 37 und die andere Elektrode von der N-Oberflächeninversionsschicht 7 gebildet. Da die Versorgungsspannung VCC der ersten poly-
kristallinen Siliziumschicht 6 zugeführt wird, induziert sie aufgrund des Feldeffektes durch die erste Gate-Isolierschicht 37 hindurch die N-Oberflächeninversionsschicht 7 an der Oberfläche des P-Halbleitersubstrates 1. Aufbau einer Blindzelle
Die in der perspektivischen Schnittdarstellung nach Fig. 5 gezeigte einzelne Blindzelle D-CEL umfaßt N -Halbleiterbereiche 11 bis 14, eine erste polykristalline Siliziumschicht 15, eine mehrlagige erste Gate-Isolierschicht 38, die aus einer SiO^-Schicht und einer darauf angeordneten Si^N^-Schicht besteht,, eine N-Oberflächeninversionsschicht 16, zweite polykristalline Siliziumschichten 17 und 18, siliziumhal'tige Molybdänschichten 31 und 32 sowie eine Aluminiumschicht 19.
Bei dem in der Blindzelle D-CEL vorgesehenen MISFET QD1 wird das Substrat von dem P-Halbleitersubstrat 1, der Drain-Bereich von dem N -Halbleiterbereich 11, der Source-Bereich von dem N -Halbleiterbereich 12, die Gate-Isoliersehicht von der zweiten Gate-Isolierschicht 3, und die Gate-Elektrode von der aus der zweiten polykristallinen Siliziumschicht 17 und der siliziumhaltigen Molybdänschicht 31 gebildeten mehrschichtigen Elektrode gebildet. Diese mehrschichtige Elektrode verläuft auf dem P-Halbleitersubstrat 1 beispielsweise als die in Fig. 2 gezeigte Blind-Wortleitung DWL1-2. Die an den N -Halbleiterbereich 11 angeschlossene Aluminiumschicht 19 verläuft auf dem P-Halbleitersubstrat 1 beispielsweise als die in Fig. 2 gezeigte Blind-Datenleitung DL1-1.
Bei dem weiteren in der Blindzelle D-CEL vorhandenen MISFET QD2 wird das Substrat wiederum von dem P-Halbleitersubstrat 1, der Drain-Bereich von dem N -Halbleiterbereich 13, der Source-Bereich von dem N -Halbleiterbereich 14, die Gate-Isolierschicht von der zweiten Gate—Isolierschicht 3 und die Gate-Elektrode von einer aus der zweiten polykristallinen Siliziumschicht 1ß und der siliziumhaltigen Molybdänschicht gebildeten mehrschichtigen Elektrode gebildet. Diese mehrschichtige Elektrode wird mit einem
Entladesignal Φάο versorgt, wie dies in Fig. 2 beispielsweise für die Blindzelle D-CEL gezeigt ist. Bei dem in der Blindzelle D-CEL vorgesehenen Kondensator Cds wird die eine Elektrode von der ersten polykristallinen Siliziumschicht 15, die dielektrische Schicht von der ersten Gate'-Isolierschicht 38 und die andere Elektrode von der N-Oberflächeninversionsschicht 16 gebildet. Da die Versorgungsspannung VCC an der ersten polykristallinen Siliziumschicht 15 liegt, induziert sie aufgrund des Feldeffektes durch die erste Gate-Isolierschicht 38 hindurch die N-Oberflächeninversionsschicht 16 an der Oberfläche des P-Halbleitersubstrates 1. Aufbau peripherer Schaltungen
Die perspektivische Schnittdarstellung nach Fig. 6 zeigt den Aufbau einiger Einrichtungen in der am Rand der Speichermatrix M-ARY des D-RAMs nach der Erfindung vorgesehenen peripheren Schaltung, beispielsweise eines in Fig. 2 mit AR1 bezeichneten aktiven Rückspeichers. In Fig. 6 sind dabei im einzelnen N -Halbleiterbereiche bis 23, zweite polykristalline Siliziumschichten 24 bis 27, siliziumhaltige Molybdänschichten 33 bis 36 und eine Aluminiumschicht 28 gezeigt.
Bei dem in dem aktiven.Rückspeicher AR1 nach Fig. 2 vorgesehenen MISFET QS6 wird das Substrat von dem P-HaIbleitersubstrat 1f der Source-Bereich von dem N -Halbleiterbereich 20, der Drain-Bereich von dem N -Halbleiterbereich 21, die Gate-Isolierschicht von der zweiten Gate-Isolierschicht 3 und die Gate-Elektrode von einer mehrschichtigen Elektrode gebildet, die aus der zweiten polykristallinen Siliziumschicht 24 und der siliziumhaltigen Molybdänschicht 33 besteht.
Weiterhin wird bei dem in dem aktiven Rückspeicher AR1 vorgesehenen MISFET QS4 das Substrat wiederum von dem P-Halbleitersubstrat 1, der Source-Bereich von dem N Halbleiterbereich 22, der Drain-Bereich von dem N -Halbleiterbereich 23, die Gate-Isolierschicht von der zweiten Gate-Isolierschicht 3 und die Gate-Elektrode von einer
mehrschichtigen Elektrode gebildet, die aus der zweiten polykristallinen Siliziumschicht 27 und der siliziumhaltigen Molybdänschicht 36 besteht. Diese mehrschichtige Elektrode wird mit dem in Fig. 2 gezeigten Rückspeicher-Steuersignal <£rg beaufschlagt.
Bei dem in dem aktiven Rückspeicher AR1 weiterhin vorgesehenen Kondensator CB11 wird die eine Elektrode von einer aus der zweiten polykristallinen Siliziumschicht und der siliziumhaltigen Molybdänschicht 34 bestehenden mehrschichtigen Elektrode und die dielektrische Schicht von der zweiten Gate-Isolierschicht 3 gebildet. Die mehrschichtige Elektrode hängt mit der oben erwähnten mehrschichtigen Elektrode zusammen, die als Gate-Elektrode des MISFETs QS6 dient. Ein Teil 25a der die obige mehrschichtige Elektrode bildenden zweiten polykristallinen Gtliziumschicht 25 ist ferner direkt an den N -Halbleiterbereich 22 des MISFETs QS4 angeschlossen. Wird nämlich die zweite polykristalline Siliziumschicht 25 mit dem N -Halbleiterbereich 22 über eine Aluminium-Verdrahtungsschicht verbunden, so ist zwischen der zweiten polykristallinen Siliziumschicht .25 und der Aluminium-Verdrahtungsschicht eine Kontaktfläehe erforderlich, so daß sich die Verdrahtungsdichte nicht erhöhen läßt. Demgegenüber führt die oben beschriebene Verbindungsart zu einer Erhöhung der Verdrahtungs- und damit Integrationsdichte.
Die andere Elektrode des genannten Kondensators CB11 wird von einer Inversionsschicht gebildet, die in der Oberfläche des Halbleitersubstrates 1 vorliegt. Diese Inversionsschicht entsteht dadurch, daß an die mehrschichtige Elektrode eine Spannung angelegt wird. Die Inversionsschicht hängt mit einem (in Fig. 6 nicht gezeigten) N -Halbleiterbereich zusammen, der in dem Halbleitersubstrat 1 ausgebildet ist und dem das in Fig. 2 gezeigte Rückspeicher-Steuersignal zugeführt wird.
Eine aus der zweiten polykristallinen Siliziumschicht 26 und der siliziumhaltigen Molybdänschicht 35 gebildete mehrschichtige Elektrode bildet die eine Elektrode eines
in Fig. 2 mit CB12 bezeichneten Kondensators. Ein Teil dieser mehrschichtigen Elektrode ist ähnlich wie der Kondensator CB11 direkt an den Source-Bereich eines in Fig. 2 gezeigten MISFETs QS5 angeschlossen, während der andere Teil mit der Gate-Elektrode eines MISFETs QS7 zusammenhängt .
Anhand der Fig. 7 bis 10 sollen ferner Anordnungsmuster in dem 64-kbit-D-RAM erläutert werden. Anordnungsmuster der Speichermatrix und der Blindmatrix Gemäß Fig. 7 umfaßt die Speichermatrix M-ARY eine Vielzahl der in Fig. 4 gezeigten Speicherzellen M-CEL, die auf dem Halbleitersubstrat 1 angeordnet sind. In ähnlicher Weise enthält die in Fig. 7 gezeigte Blindzelle D-ARY eine Vielzahl der in Fig. 5 gezeigten Blindzellen D-CEL, die ebenfalls auf dem Halbleitersubstrat angeordnet sind.
Zunächst soll der Aufbau der Speicherzelle M-ARY nach Fig. 7 beschrieben werden.
Um die einzelnen Speicherzellen M-CEL, die jeweils aus einem MISFET und einem Speicherkondensator CS aufgebaut sind, in der Oberfläche des Halbleitersubstrates 1 voneinander zu trennen, ist die·Feldisolierschicht 2.mit dem in Fig. 8 gezeigten grundsätzlichen Muster, ausgebildet. In Abweichung von diesem grundsätzlichen Muster ist ausnahmsweise unter einem Kontaktloch CHo zur Zuführung der Versorgungsspannung VCC an die erste polykristalline Siliziumschicht 6 eine Feldisolierschicht 2a angeordnet. Dadurch wird es möglich, den Fehler zu vermeiden, daß eine sich aufgrund der Wechselwirkung zwischen der AIuminiumschicht und der polykristallinen Siliziumschicht in der Nähe des Kontaktloches CHo bildende Aluminium-Silizium-Legierung die unmittelbar unter dem Kontaktloch CHo liegende Isolierschicht durchsetzt und in unerwünschter Weise die Oberfläche des Halbleitersubstrates erreicht.
Auf der Feldisolierschicht 2 und der ersten Gate-Isolierschicht 37 ist die als eine Elektrode des Speicher-
kondensators CS in der Speicherzelle M-CEL dienende erste polykristalline Siliziumschicht 6 gemäß dem in Fig. 9 gezeigten grundsätzlichen Muster ausgebildet. Auf der ersten polykristallinen Siliziumschicht verlaufen ferner die Wortleitungen WL1-1 bis WL1-6, deren jede von der aus der zweiten polykristallinen Siliziumschicht 8 und der siliziumhaltigen Molybdänschicht 3O nach Fig. 4 bestehenden mehrlagigen Verdrahtungsschicht gebildet ist, in gemäß Fig. 7 vertikaler Richtung.
In Querrichtung nach Fig. 7 erstreckt sich ferner eine Energieversorgungsleitung VCC-L zur Zuführung der Versorgungsspannung VCC über das Kontaktloch CHo an die als eine Elektrode des Speicherkondensators SC dienende polykristalline Siliziumschicht 6.
Die Datenleitungen DL1-1 und DL~1-1 , die jeweils von der Aluminiumschicht 7 in Fig. 4 gebildet sind, verlaufen gemäß Fig. 7 im wesentlichen parallel zu der Energieversorgungsleitung VCC-L. Die Datenleitung DL1-1 ist jeweils durch ein Kontaktloch CHi an den Drain-Bereich des MISFETs QM in der Speicherzelle M-CEL angeschlossen/ während die Datenleitung DL1-1 über ein Kontaktloch CH2 an den Drain-Bereich des MISFETs QM in einer anderen Speicherzelle M-CEL angeschlossen ist. Ähnlich den Datenleitungen DL1-1 und DL1-1 verlaufen die Datenleitungen DL1-2 und DL1-2 in Fig. 7 in Querrichtung und sind an bestimmten Stellen durch Kontaktlöcher an die Drain-Bereiche der MISFETs QM in den Speicherzellen M-CEL angeschlossen.
Als nächstes soll der Aufbau der Blindmatrix D-ARY nach Fig. 7 erläutert werden.
Die Feldisolationsschicht 2 ist auf einem Teil der Oberfläche des Halbleitersubstrates 1 ausgebildet, während die erste und die zweite Gate-Isolierschicht 38 bzw. 3 auf einem anderen Teil der Oberfläche des Halbleitersubstrates 1 vorgesehen ist.
Auf der Feldisolationsschicht 2 und der Gate-Isolationsschicht 38 verlaufen erste polykristalline Siliziumschichten 15a und 15b gemäß Fig. 7 in Vertikalrichtung in Abstand voneinander. Die Breite jeder dieser
beiden ersten polykristallinen Siliziumschichten 15a, 15b ist zur Festlegung der Kapazität des Kondensators Cds in der Blindzelle D-CEL sehr wichtig. Der in Fig. 5 gezeigte N -Halbleiterbereich 14 befindet sich zwischen diesen beiden ersten polykristallinen Siliziumschichten 15a und 15b. Dieser N -Halbleiterbereich 14 dient als gemeinsame Erdleitung einer Vielzahl von Blindzellen D-CEL.
Die Blind-Wortleitung DWL1-1, die von der aus der zweiten polykristallinen Siliziumschicht 17 und der siliziumhaltigen Molybdänschicht 31 gemäß Fig. 15 bestehenden mehrlagigen Elektrode gebildet ist, verläuft auf der ersten polykristallinen Siliziumschicht 15a. Diese Blind-Wortleitung DWL1-1 bildet die Gate-Elektrode des MISFETs QD1 in der Blindzelle D-CEL. Parallel und in Abstand zu der Blind-Wortleitung DWL1-1 verläuft weiterhin eine Steuersignalleitung $dc-L1, die von der aus der zweiten polykristallinen Siliziumschicht 18 und der siliziumhaltigen Molybdänschicht 32 gemäß Fig. 5 bestehenden mehrschichtigen Elektrode gebildet ist und zur Zuführung des Entladesteuersignals dient, das in Fig. 2 mit <i>dc bezeichnet ist. Diese Steuersignalleitung 3>dc-L2 bildet die Gate-Elektrode des MIS.FETs QD2 in der Blindzelle D-CEL.
In ähnlicher Weise verlaufen die Blind-Wortleitung DWLI-2 und die Steuersignalleitung <&dc-L2 parallel zu der Blind-Wortleitung DWL1-1 und der Steuersignalleitung $>dc-L1.
Von der Speichermatrix M-ARY nach Fig. 7 verlaufen fernerhin Datenleitungen DL1-1, DL1-1, DL1-2 und DL1-2. Die Datenleitungen DL1-1 ist über ein Kontaktloch CH3 an den Drain-Bereich des MISFETs QD1 der Blindzelle D-CEL angeschlossen, während die Datenleitung DL1-2 in ähnlicher Weise über ein Kontaktloch CH4 an den Drain-Bereich des MISFETs QD1 in einer weiteren Blindzelle D-CEL angeschlossen ist.
Anordnungsmuster der peripheren Schaltung In Fig. 10, in der das Anordnungsmuster eines Teils der peripheren Beschaltung, beispielsweise des Leseverstärkers SA1 nach Fig. 2·, dargestellt ist, bezeichnet
AR einen aktiven Rückspeicher-Teil und PC einen Schaltungsteil zur Vor-Aufladung der Datenleitungen.
In dem Rückspeicher-Teil AR sind zwei aktive Rückspeicher AR1 nach Fig. 2 angeordnet. Ein aktiver Rückspeicher ist dabei auf der Seite des Pfeiles A in Fig. 10, der andere auf der Seite des Pfeils B ausgebildet. In dem Rückspeicher-Teil sind Steuersignalleitungen <lrg-L und <l>rc-L zur aktiven Rückspeicherung sowie eine Versorgungsspannungsleitung VCC-L, die den jeweiligen aktiven Rückspeichern gemeinsam sind, nach Fig. 10 angeordnet.
In dem Vor-Aufladeschaltungsteil PC sind weiterhin zwei den beiden aktiven Rückspeichern entsprechende Schaltkreise zur Vor-Aufladung der Datenleitungen angeordnet. In dem Schaltungsteil PC verlaufen eine Potentialleitung VDP-L, eine Steuersignalleitung Φ PC-L für die Vor-Aufladung sowie die Datenleitungen DL1-1, DL1-1, DL1-2 und DL1-2 zur Speichermatrix M-ARY in Fig. 7 und sind gemäß Fig. 10 angeordnet.
In Fig. 10 ist ferner auch die Anordnung der MISFETs QS1 bis QS7 und der Kondensatoren CB11 und CB12 nach Fig. 2 gezeigt.
Im folgenden soll ein Verfahren zur Herstellung des 64-kbit-D-RAM anhand der Fig. 11 bis 26 erläutert werden. In allen diesen Figuren ist mit X1 eine dem entsprechenden Verfahrensschritt entsprechende Schnittdarstellung längs der Linie X1-X1 durch die Speichermatrix M-ARY nach Fig. 7 und mit X2 und X3 entsprechende Schnittdarstellungen längs der Linien X2-X2 bzw. X3-X3 durch den aktiven Rückspeicher AR nach Fig. 10 bezeichnet.
Erzeugung von Oxidschicht und oxidationsfester Schicht
Gemäß Fig. 11 werden auf der Oberfläche eines Halbleitersubstrates 101 eine Oxidschicht 102 sowie eine Isolierschicht, die Sauerstoff nicht hindurchläßt, d.h. eine oxidationsfeste Schicht 103, ausgebildet.
Als bevorzugte konkrete Materialien werden für das Halbleitersubstrat 101 ein P-Siliziumeinkristall mit (100)-Kristallebene, für die Oxidschicht 102 eine Silizium-
dioxid-(SiO2-)Schicht und für die oxidationsfeste Schicht 103 eine Siliziumnitrid-(Si3N4-)Schicht verwendet.
Die SiO2~Schicht 102 wird durch Oberflächenoxidation des Substrates 101 mit einer Dicke von etwa 50 nm aus folgendem Grund ausgebildet. Falls nämlich die Si3N4-Schicht 103 direkt auf der Oberfläche des Substrates 101 ausgebildet wird, entstehen in dieser Substratoberfläche wegen des Unterschiedes der thermischen Ausdehnungskoeffizienten des Si-Substrates 101 und der Si3N4~Schicht
103 thermische Verzerrungen. Daraus resultieren in der Oberfläche des Substrates Kristallfehler. Um diesen Nachteil zu verhindern, wird auf der Substratoberfläche vor der Ausbildung der Si^-Schicht 103 die SiO2~Schicht aufgetragen.
Die Si3N4-Schicht 103 wird in einer Dicke von etwa 140 nm beispielsweise nach dem CVD-Verfahren (chemische Aufdampfung) erzeugt, da sie als Maske für die selektive Oxidation des Si-Substrates 101 dient, wie dies im folgenden näher beschrieben werden soll.
Selektive Entfernung der oxidationsfesten Schicht und Ionenimplantation
Um die ausgewählten Teile der Si3N4~Schicht 103 zu entfernen, die auf denjenigen Bereichen der Substratoberfläche liegen, wo eine verhältnismäßig dicke Isolierschicht oder Feldisolierschicht ausgebildet werden soll, wird zunächst auf ausgewählten Oberflächenbereichen der Si_N4-Schicht 103 ein Photoresistfilm 104 als Ätzmaske erzeugt. In diesem Zustand werden die freiliegenden Teile der Si3N4~Schicht 103 beispielsweise durch Plasmaätzung, das eine hohe Ätzgeschwindigkeit gestattet, entfernt.
Um zu verhindern, daß sich in der Substratoberfläche, auf der die Feldisolierschicht gebildet wird, die sogenannte Inversionsschicht, d.h. eine Schicht mit einem bezüglich des Si-Substrates 101 entgegengesetzten Leitungs typ, ausbildet, wird anschließend ein Störstoff, der den gleichen Leitungstyp aufweist wie das Si-Substrat 101, d.h. ein P-Störstoff, durch die gemäß Fig. 12 von dem
Photoresistfilm 104 freigelassenen Teile der SiO^-Schicht 102 hindurch in das Substrat eingebracht. Zum Einbringen dieses P-Störstoffes wird dabei vorzugsweise mit Ionenimplantation gearbeitet. Als P-Störstoff werden beispielsweise Borionen in das Si-Substrat 101 mit einer Implantationsenergie von 75 keV eingesetzt. Die Ionen-
12 2 dosis beträgt dabei 3 χ 10 Atome/cm .
Erzeugung der^Feldisolierschicht
Auf den ausgewählten Bereichen der Oberfläche des Si-Substrates 101 wird die Feldisolierschicht 105 erzeugt. Wie in Fig. 13 gezeigt, werden nach Entfernen des Photoresistfilmes 104 die ausgewählten Bereiche der Substratoberfläche unter Verwendung der Si3N.-Schicht 103 als Maske thermisch oxidiert, wodurch die SiO2-Schicht 105 (die im folgenden als "SiO2-Feldschicht" bezeichnet werden soll) mit einer Dicke von 950 nm entsteht. Während der Ausbildung dieser SiO_-Feldschicht 10Ö gelangt das ionenimplantierte Bor durch das Eindiffundieren in das Si-Substrat 101, und direkt unter der SiO^Feldschicht 105 entsteht eine (nicht gezeigte) P-Inversions-Schutzschicht vorgegebener Tiefe.
Entfernen der oxidationsfesten Schicht und der Oxidschicht Um diejenigen Bereiche der Substratoberfläche freizulegen, an denen die SiO2-Feldschicht 105 nicht erzeugt worden ist, wird die Si,N4-Schicht 103 beispielsweise mitteils einer heißen Phosphorsäurelösung (H3PO4) entfernt. Anschließend wird die SiOj-Schicht 102 beispielsweise mittels einer Fluorsäurelösung (HF) entfernt. Auf diese Weise werden die ausgewählten Oberflächenbereiche des Si-Substrats 101 gemäß Fig. 14 freigelegt.
Ausbildung der ersten Gate-Isolierschicht
Um die dielektrischen Schichten für die Kondensatoren Cs und Cds in den Speicherzellen M-CEL und Blindzellen D-CEL zu erhalten, wird auf den exponierten Oberflächenbereichen des Si-Substrates 101 gemäß Fig. 15 eine erste Gate-Isolierschicht 106 erzeugt. Dabei wird zunächst eine SiO2~Schicht mit einer Dicke von etwa 15 nm durch thermische
Oxidation der freiliegenden Oberflächenbereiche gebildet, woraufhin auf der gesamten Oberfläche eine Si-N.-Schicht mit einer Dicke von etwa 20 nm nach dem CVD-Verfahren ausgebildet wird..Die erste Gate-Isolierschicht 106 ist also eine mehrlagige Schicht, die aus der SiO2-Schicht und der darauf befindlichen Si-jN.-Schicht besteht.
Die Si3N.-Schicht wird auf diese Weise als erste Gate-Isolierschicht 106 absichtlich verwendet, weil - wie oben erwähnt - die Dielektrizitätskonstante von si3N4 etwa doppelt so groß ist wie die von SiO2· Unter Verwendung eines derartigen Werkstoffes mit hoher Dielektrizitätskonstante lassen sich daher selbst dann ausreichende Ladungsspeicherwerte erzielen, wenn die Kondensatoren Cs und Cds in ihrer Flächendeckung klein gemacht werden.
Der Grund, aus dem die dünne SiO2~Schicht vor Erzeugung der Si3N4-Schicht gebildet wird, besteht darin, daß es - wie ebenfalls oben erläutert - ungünstig ist, die Si3N4~Schicht direkt auf dem Si-Substrat 101 auszubilden.
Auftragen der ersten Leiterschicht
Gemäß Fig. 16 wird auf der gesamten Oberfläche des Si-Substrates 101 eine erste Leiterschicht 107 aufgetragen, die als eine Elektrode sämtlicher Kondensatoren in den Speicher- und Blindzellen dient. Dabei wird im einzelnen auf der Substratoberfläche als die erste Leiterschicht 107 nach dem CVD-Verfahren beispielsweise eine polykristalline Siliziumschicht aufgetragen. Die Dicke dieser Schicht 107 beträgt etwa 400 nm. Anschließend wird, um den Widerstand der polykristallinen Siliziumschicht 107 zu verringern, ein N-Störstoff, beispielsweise Phosphor, in die Schicht 107 eindiffundiert. Der Widerstand der polykristallinen Siliziumschicht 107 wird dadurch etwa 30 Ω/ρ.
Entfernung von ausgewählten Teilen der ersten Leiterschicht
Um die erste Leiterschicht oder die erste polykristalline Siliziumschicht 107 in eine vorgegebene Elektrodenkonfiguration zu bringen, werden ausgewählte
Teile der ersten polykristallinen .Siliziumschicht 107 durch den in Fig. 17 gezeigten Photoätzvorgang entfernt, wobei Elektroden 108 gebildet werden. Als Verfahren für das selektive Entfernen der ersten polykristallinen Siliziumschicht 107 eignet sich die Plasmaätzung, die sehr genau ist.
Anschließend wird im demjenigen Zustand, in dem die erste Gate-Isolierschicht 106 oder die Si3N4- und SiO2_ Schichten völlig erhalten ist bzw. sind, die Oberfläche der Elektrode 108, die aus der polykristallinen Siliziumschicht 107 hergestellt ist, durch Wärmebehandlung oxidiert, so daß eine SiO2-Schicht 110 in einer Dicke von etwa 220 nm entsteht. Diese SiO^-Schicht 11O wirkt als Isolations-Zwischenschicht zwischen der Elektrode 108 und einer weiter unten beschriebenen, aus der zweiten polykristallinen Siliziumschicht erzeugten Elektrode. Bei diesem Vorgang werden mit der Si3N.-Schicht bedeckte Bereiche oder sonstige, von der Oberfläche der Elektrode 108 verschiedene Bereiche nicht oxidiert, da die Si^N.-Schicht sauerstoffundurchlässig ist, und die bereits erwähnte oxidationsfeste Schicht bildet. Ausbilden der zweiten Gate-Isolierschicht
Zur Erzielung der Gate-Isolierschichten der MISFETs in der Speichermatrix.M-ARY, der Blindmatrix D-ARY und der peripheren Schaltung, wird gemäß Fig. 18 eine zweite Gate-Isolierschicht 109 erzeugt.
Dabei werden zunächst die freiliegenden Teile der ersten Gate-Isolierschicht 106 bzw. der Si3N4- und SiO3-Schichten entfernt, um die entsprechenden Oberflächenteile des Si-Substrates 101 freizulegen. Die Si3N4~Schicht wird dabei beispielsweise mit einer heißen Schwefelsäurelösung (H3PO4) unter Verwendung der SiO2-Schicht 110 als Maske entfernt, woraufhin die SiO^-Schicht, die die freiliegende erste Gate-Isolierschicht bildet, mittels beispielsweise einer Fluorsäurelösung (HF) entfernt wird.
Da die SiO2"-Schicht 110 die Maske beim Entfernen der Si3N4-Schicht bildet, verläuft die Si3N4-SChIcIIt bis nahe an
den Anschlußteil der Oxidschicht 110. Dabei wird die Si3N4-SChIcIVb vom Anschlußteil der Oxidschicht 110 seitlich etwas geätzt. Da die Schicht jedoch nur 20 nm dick ist, tritt ein Überhang kaum auf. Die SiO^Schicht, die die erste Gate-Isolierschicht bildet, wird andererseits durch leichtes Ätzen der gesamten Oberfläche unter Verwendung einer Maske entfernt. Dabei wird sie seitlich vom Anschlußteil der Si3N4-SChIcIIt etwas geätzt, doch tritt auch hier wegen der geringen Dicke von-nur 15 nm praktisch kein Überhang auf.
Anschließend werden die freigelegten Oberflächenteile des Si-Substrates 101 thermisch oxidiert, wobei die zweite Gate-Isolierschicht 109 mit einer Dicke von etwa 50 nm auf der Substratoberfläche entsteht. Diezweite Gate-Isolierschicht 109 besteht also aus SiO.. Gleichzeitig mit der Ausbildung dieser zweiten Gate-Isolierschicht wird die S102-Schicht 110 wieder leicht oxidiert. Dabei wird der sehr geringe Überhang entfernt. ,
Ionenimplantation zur Steuerung geringer Schwellenspannungen
Um die geringen Schwellenspannungen der MISPETs QS1 bis QS3, QS6 und QS7 in Fig. 2 zu steuern,.wird mittels des in Fig. 19 veranschaulichten Ionenimplantations-Vör-. gangs ein P-Störstoff durch die zweite SiO2-Gate-Schicht 109 hindurch in die Substratoberfläche eingebracht.
Als P-Störstoff wird beispielsweise Bor verwendet. Die Implantationsenergie beträgt dabei vorzugsweise 75 keV,
112 die lonendösis 2,4 χ 10 Atome/cm .
Da die Ionenimplantation hierbei ohne jegliche selektive Maske arbeitet, wird das Bor auch in diejenigen Oberflächenteile des Substrates eingebracht, wo weitere MISFETs, QM, QD1, QD2, QS4 und QS5, erzeugt werden sollen. Ionenimplantation zur Steuerung hoher Schwellenspannungen
Um die Schwellenspannungen derjenigen MISFETs zu steuern, die höhere Schwellenspannungen als die MISFETs QS1 bis QS3, QS6 und QS7 nach Fig. 2 aufweisen, nämlich beispielsweise der MISFET QM in den Speicherzellen, die MISFETs QD1 und QD2 in den Blindzellen oder die MISFETs
QS4 und QS5 in den aktiven Rückspeichern, wird auf den den Kanalbereichen der MISFETs QS1 bis QS3, QS6 und QS7 entsprechenden Teilen der zweiten SiO2-Gate-Schicht 109, nicht dagegen auf den Kanalbereichen der MISFETs QM, QD1, QD2, QS4 und QS5, gemäß Fig. 20 eine Ionenimplantationsmaske oder ein Photoresistfilm 111 aufgebracht. In diesem Zustand werden die Borionen implantiert. Vorzugsweise beträgt die Implantations-
11 2 energie 75 keV und die Ionendosis 1,Ox 10 Atome/cm Infolgedessen sind die Störstoffkonzentrationen in denjenigen Teilen der Substratoberfläche, wo die MISFETs QM, QD1, QD2, QS4 und QS5 gebildet werden sollen, höher, so daß diese MISFETs höhere Schwellenspannungen aufweisen.
Ausbildung direkter Kontaktlöcher
Der sogenannte direkte Kontakt CH100 bzw. das Kontaktloch zum direkten Anschluß einer Elektrode 25 des Kondensators CB11 an den N+-Halbleiterbereich 22 des MISFETs QS4 - wie anhand von Fig. 6 erläutert - wird durch selektive Ätzung der zweiten SiO^-Gate-Schicht unter Verwendung eines Photoresistfilms 112 als Maske hergestellt, wie dies in Fig. 21 dargestellt ist. Aufbringen der zweiten Leiterschicht Auf der gesamten Oberfläche des Si-Substrates 101 wird die zweite Leiterschicht erzeugt, die als Gate-Elektroden sämtlicher MISFETs sowie als Verdrahtungsoder Verbindungsschicht dient. Wie in Fig. 22 gezeigt, wird dabei auf der gesamten Oberfläche des Si-Substrates 101 eine Leiterschicht mit mehrschichtigem Aufbau aufgetragen, die beispielsweise aus einer polykristallinen Siliziumschicht 113 und einer siliziumhaltigen Molybdänschicht 128 besteht. Diese mehrlagige Leiterschicht wird folgendermaßen ausgebildet.
Zunächst wird auf der gesamten Oberfläche des Si-Substrates 101 nach dem CVD-Verfahren die polykristalline Siliziumschicht 113 erzeugt. Die Dicke dieser Schicht beträgt etwa 200 nm. Anschließend wird zur Verringerung des
Widerstandes die polykristalline Siliziumschicht 113 mit einem N-Störstoff, beispielsweise Phosphor, in einem Diffusionsschritt dotiert. Infolgedessen erhält der Widerstand der polykristallinen Siliziumschicht 113 einen Wert von etwa 30Ω/0. Während dieser Phosphorbehandlung wird der Phosphor-Störstoff durch das direkte Kontaktloch CH1OO in das Si-Substrat 101 eingebracht. ]
Sodann wird auf der gesamten Oberfläche der poly- j
kristallinen Siliziumschicht 113 die siliziumhaltige |
Molybdänschicht 128 mit einer Dicke von etwa 300 nm bei- ; spielsweise durch gemeinsames Aufsprühen ausgebildet. Wie oben erwähnt, sollte dabei der Siliziumgehalt vorzugweise mindestens 40 Gewichts-% betragen.
Der spezifische Widerstand der so gebildeten mehrlagigen Leiterschicht beträgt 80 bis 150 μΩ·οπι.
Entfernen ausgewählter Teile der zweiten Leiterschicht
Die zweite, aus der zweiten polykristallinen Schicht 113 und der siliziumhaltigen Molybdänschicht 128 bestehende mehrlagige Leiterschicht wird zur Ausbildung vorgegebener Elektroden- oder Verdrahtungsformen durch Plasmaätzung selektiv entfernt. Wie in Fig. 23 gezeigt, bildet die mehrlagige Lederschicht nach dem Ätzvorgang die Wortleitungen WL1-1 bis WL1-6, die Blind-Wortleitungen DWL1-1 und DWL1-2 und die Steuersignalleitungen i>dc-L1 Φασ-\[ι2 gemäß Fig. 7 sowie ferner die Steuersignalleitung <i>rg-L für den aktiven Rückspeicher, Elektroden der Kondensatoren CB11 und CB12 sowie die Gate-Elektroden der MISFETs QSI bis QS3 nach Fig. 10.
Ausbildung von Source- und Drain-Bereichen Zur Erzeugung der Source- und Drain-Bereiche der MISFETs in ausgewählten Teilen des Si-Substrates 101 wird ein N-Störstoff, beispielsweise Arsen, gemäß Fig. durch die zweite Gate-Isolierschicht oder SiO_-Schicht 109 in das Substrat eingebracht. Dabei wird vorzugsweise mit Ionenimplantation gearbeitet. Beispielsweise werden Arsenionen in das Si-Substrat 101 mit einer Implantationsenergie von 80 keV und einer Ionendosis von 1 χ 10
2
Atomen/cm implantiert.
Ausbildung der Isolations-Zwischenschicht
Auf der gesamten Oberfläche des Si-Substrates 101 wird eine Isolations-Zwischenschicht erzeugt. Dabei wird gemäß Fig. 25 auf der Substratoberfläche eine Isolationszwischenschicht 110, beispielsweise aus Phosphosilikatglas (PSG), in einer Dicke von etwa 800 nm vorgesehen. Diese PSG-Schicht 118 dient als Getter für die Eigenschaften der MISFETs beeinträchtigenden Natriumionen.
Ausbildung von Kontaktlöchern
In der PSG-Schicht 118 sowie der zweiten SiO,,-Gate-Schicht 109 werden Konkaktlöcher für Verbindungen zwischen einer dritten Leiterschicht und der aus der zweiten polykristallinen Siliziumschicht und der siliziumhaltigen Molybdänschicht bestehenden mehrlagigen Leiterschicht sowie zwischen den Source- und Drain-Bereichen und der dritten Leiterschicht erzeugt. Wie in Fig. 25 gezeigt, werden dazu die PSG-Schicht 118 und die zweite SiO2-Gate-Schicht 109 unter Ausbildung der Kontaktlöcher CH101 bis CH104 selektiv geätzt.
Um die PSG-Schicht 118 zu glätten, wird sie anschließend bei.einer Temperatur von etwa 1000°C wärmebehandelt. Durch diese Wärmebehandlung wird der ionenimplantierte Arsen-Störstoff einer Eindiffusion unter-
worfen, wobei die N+-Halbleiterbereiche 119 bis 126 mit vorgegebener Tiefe ausgebildet werden. Diese N -Halbleiterbereiche 119 -.bis 126 werden die Source- und Drain-Bereiche.
Ausbildung der dritten Leiterschicht Zur Erzeugung der in Fig. 7 gezeigten Energieversorgungsleitung VCC-L und der Datenleitungen DL1-1, DL1-1, DL1-2 und DL1-2 wird zunächst auf der gesamten Oberfläche des Si-Substrates 101 die dritte Leiterschicht beispielsweise aus Aluminium mit einer Dicke von 1200 nm ausgebildet. Anschließend wird diese Aluminiumschicht gemäß Fig. 26 selektiv geätzt, um die Energieversorgungsleitung VCC-L, die Datenleitung DL1-1 und die Verdrahtungs-
schicht 127 zu erzeugen.
Nach dem oben beschriebenen Verfahren wird der 64-kbit-D-RAM erzeugt.
Wie sich aus dem obigen Verfahren ergibt, werden die Gate-Elektroden (die mehrlagige Leiterschicht) sämtlicher MISFETs in dem D-RAM gleichzeitig erzeugt. Es ist daher leicht, die elektrischen Eigenschaften, z.B. die Schwellenspannungen V,, , der betreffenden MISFETs gleichmäßig auszubilden.
Wie oben erwähnt, wird die keine Trennung bewirkende mehrlagige Leiterschicht als Gate-Elektroden der MISFETs verwendet. Daher ist auch der Aufbau von Schaltungen, insbesondere des Leseverstärkers zur Verstärkung sehr schwacher Signale, unter Verwendung von MISFETs mit derartigen Gate-Elektroden unproblematisch.
In dem obigen Verfahren ist folgende Variante möglich. Nach der selektiven Entfernung der polykristallinen Schicht 113 und der siliziumhaltigen Molybdänschicht 128 werden in Fig. 23 die freiliegenden Teile der zweiten Gate-Isolierschicht 109 durch fortgesetzte Ätzung weiter entfernt, um Oberflächenteile des Substrates 101 freizulegen.
Sodann werden die freigelegten Oberflächenteile des Si-Substrates 101 unter Ausbildung einer SiOp-Schicht mit einer Dicke von 10 nm thermisch oxidiert, damit diejenigen Oberflächenteile, die die Source- und Drain-Bereiche der MISFETs bilden sollen, nicht verunreinigt werden. Gleichzeitig mit der Ausbildung der SiO^-Schicht werden die Oberflächen der die genannte mehrlagige Leiterschicht bildenden polykristallinen Siliziumschicht 113 und der siliziumhaltigen Molybdänschicht 128 oxidiert, was dazu führt, daß auch diese Oberflächen mit einer SiO2-Schicht einer Dicke von -etwa 30 nm versehen werden.
Diese SiO2-Schicht wird so ausgebildet, daß das Silizium in der siliziumhaltigen Molybdänschicht 128 ausfällt. Aufgrund der Ausfällung des Siliziums, wird der Siliziumgehalt geringer als 40 Gewichts-%, und der spezifische Widerstand der siliziumhaltigen Molybdänschicht
128 sinkt. Auf diese Weise wird ein D-RAM erzielt, der. eine noch höhere Arbeitsgeschwindigkeit aufweist als in dem vorhergehenden Ausführungsbeispiel. In einem Versuch wurde der Siliziumgehalt unter 40 Gewichts-% nach Ausbildung der SiO^-Schicht erniedrigt, doch traten bei Wärmebehandlung kaum Abtrennungs- oder ähnliche Effekte auf.
Wie sich aus der obigen Beschreibung ergibt, werden bei dem erfindungsgemäßen Halbleiterspeicher die Gate-Elektroden der die Speicherzellen und die peripheren Schaltungen bildenden MISFETs von der zweiten mehrlagigen Leiterschicht gebildet, die die polykristalline Siliziumschicht und die siliziumhaltige Molybdänschicht umfaßt. Andererseits werden die Elektroden der die Speicherzellen bildenden Kondensatoren von der ersten polykristallinen Siliziumschicht gebildet.
Die oben dargelegte Erfindung ist auch bei einem 256-kbit-D-RAM anwendbar, der eine noch höhere Packungsoder Integratioiisdichte und noch höhere Betriebsgeschwindig- keit erfordert. Als hochschnrelzender Metallwerkstoff kann außer Molybdän auch Tantal, Wolfram und Titan verwendet werden.
PS/CK

Claims (5)

  1. - - -Pi-^E NTAN-WÄ "■-»■■Ξ
    SCHIFF ν. FÜNER STREHL SCHÜBEL-HOPF EBBINGHAUS FINCK
    MARIAHILFPLATZ 2*3, MÜNCHEN 9O POSTADRESSE: POSTFACH 98 O1 6O, D-8OOO MÖNCHEN 95
    Hitachi, Ltd. 25. Mai 1982
    DEA-25730
    Halbleiterspeicher
    Patentansprüche
    (T) Halbleiterspeicher mit einer Matrix (M-ARY) aus in Zeilen und Spalten angeordneten Speicherzellen (M-CEL), deren jede in einem einzelnen Halbleiterkörper (101) ausgebildet einen Kondensator (CS) und einen Isolierschicht-Feldeffekttransistor (QM) aufweist, sowie mit einer der Speicherzellenmatrix (M-ARY) zugeordneten externen Schaltung, die in dem Halbleiterkörper (101) geformte Isolierschicht-Feldeffekttransistoren (QS1...) aufweist, dadurch gekennzeichnet,
    daß eine Elektrode der Kondensatoren (CS) von einer ersten polykristallinen Siliziumschicht (108) gebildet ist, die auf einer auf dem Halbleiterkörper (101) aufgebrachten Isolierschicht (106) angeordnet ist, und daß die Gate-Elektrode sämtlicher Isolierschicht-Feldeffekttransistoren (QM, QS1...) der Speicherzellen (M-CEL) und der peripheren Schaltung von einer zweiten mehrlagigen Schicht gebildet ist, die auf einer auf dem
    Halbleiterkörper (101) aufgebrachten Isolierschicht (109) angeordnet ist und eine untere Schicht (114) aus polykr is ta Hinein Silizium und eine obere Schicht (129) aus einem siliziumhaltigen hochschmelzenden Material enthält.
  2. 2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Siliziumgehalt der oberen Schicht (129) der mehrlagigen zweiten Schicht mindestens 40 Gewichts-% beträgt.
  3. 3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das hochschmelzende Metall der oberen Schicht (129) Molybdän, Wolfram, Tantal und/oder Titan ist.
  4. 4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zweite Schicht (114, 129) eine in ihrer Oberfläche ausgebildete thermische Oxidschicht aufweist.
  5. 5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die zweiten Schichten (114, 129) der in den Spalten der Speicherzellenmatrix (M-ARY) angeordneten Isolierschicht-Feldeffekttransistren (QM) zusammenhängend ausgebildet sind und als Wortleitung (WL1-1...) der Speicherzellenmatrix (M-ARY) dienen.
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