DE3250096C2 - Verfahren zur Herstellung einer einen MISFET enthaltenden Halbleiterschaltung - Google Patents
Verfahren zur Herstellung einer einen MISFET enthaltenden HalbleiterschaltungInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 19
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052750 molybdenum Inorganic materials 0.000 claims abstract description 10
- 239000011733 molybdenum Substances 0.000 claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 238000002844 melting Methods 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims 1
- 229910052715 tantalum Inorganic materials 0.000 claims 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims 1
- 229910052719 titanium Inorganic materials 0.000 claims 1
- 239000010936 titanium Substances 0.000 claims 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims 1
- 229910052721 tungsten Inorganic materials 0.000 claims 1
- 239000010937 tungsten Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 68
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 34
- 239000000377 silicon dioxide Substances 0.000 abstract description 34
- 239000003990 capacitor Substances 0.000 abstract description 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 238000002955 isolation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 157
- 229910052581 Si3N4 Inorganic materials 0.000 description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 25
- 239000004020 conductor Substances 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000009413 insulation Methods 0.000 description 7
- 239000005360 phosphosilicate glass Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229960002050 hydrofluoric acid Drugs 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910001415 sodium ion Inorganic materials 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Manufacturing & Machinery (AREA)
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- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
Description
Ein Verfahren zur Herstellung einer einen MISFET enthalten
den Halbleiterschaltung mit den im Oberbegriff des Anspruchs an
gegebenen Merkmalen ist aus DE 28 15 605 C3 bekannt.
Derartige Halbleiterschaltungen werden insbesondere als
Halbleiterspeicher eingesetzt. Die dabei verwendete siliciumhal
tige hochschmelzende Metallschicht hat einen geringeren spezifi
schen Widerstand als herkömmliche Polysiliciumschichten und ge
stattet daher höhere Betriebsgeschwindigkeiten und höhere Inte
grationsdichten.
Bei der Herstellung von Halbleiterschaltungen mit hoch
schmelzenden Metallfilmen ergibt sich jedoch das Problem, daß
beim Ätzen der hochschmelzenden Metallschicht Atome dieses Me
talls in die darunterliegende Isolierschicht gelangen, die zu
Leckströmen führen und daher die Zuverlässigkeit der Schaltung
beeinträchtigen.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur
Herstellung einer einen MISFET enthaltenden Halbleiterschaltung,
insbesondere einer Speicherschaltung, anzugeben, die hohe Be
triebsgeschwindigkeit und hohe Zuverlässigkeit aufweist.
Die erfindungsgemäße Lösung dieser Aufgabe ergibt sich aus
dem Kennzeichenteil des Anspruchs 1.
Bei dem erfindungsgemäßen Verfahren wird nach einem selekti
ven Wegätzen der hochschmelzenden Metallschicht und der darunter
liegenden Polysiliciumschicht auch die zuerst auf das Halbleiter
substrat aufgebrachte erste Isolierschicht entfernt, um die in
diese eingedrungenen Atome der hochschmelzenden Metallschicht zu
entfernen. Die somit entfernte erste Isolierschicht wird an
schließend durch eine neue (zweite) Isolierschicht ersetzt, wor
aufhin die weiteren Verfahrensschritte zur Herstellung der ge
wünschten Struktur durchgeführt werden.
Ein Ausführungsbeispiel der Erfindung wird nachstehend an
hand der Zeichnungen näher erläutert, deren Fig. 1 bis 14
Schnittdarstellungen durch einen Halbleiterspeicher in verschie
denen Stadien seines Herstellverfahrens zeigen.
Gemäß Fig. 1 werden auf der Oberfläche eines
Halbleitersubstrates 101 eine Oxidschicht 102 sowie eine
Isolierschicht, die Sauerstoff nicht hindurchläßt, d. h.
eine oxidationsfeste Schicht 103, ausgebildet.
Als bevorzugte konkrete Materialien werden für das
Halbleitersubstrat 101 ein p-Siliziumeinkristall mit
(100)-Kristallebene, für die Oxidschicht 102 eine Silizium
dioxid-(SiO₂-)Schicht und für die oxidationsfeste Schicht
103 eine Siliziumnitrid-(Si₃N₄-)Schicht verwendet.
Die SiO₂-Schicht 102 wird durch Oberflächenoxidation
des Substrates 101 mit einer Dicke von etwa 50 nm aus
folgendem Grund ausgebildet. Falls nämlich die
Si₃N₄-Schicht 103 direkt auf der Oberfläche des Substrates 101
ausgebildet wird, entstehen in dieser Substratoberfläche
wegen des Unterschiedes der thermischen Ausdehnungsko
effizienten des Si-Substrates 101 und der Si₃N₄-Schicht
103 thermische Verzerrungen. Daraus resultieren in der
Oberfläche des Substrates Kristallfehler. Um diesen Nach
teil zu verhindern, wird auf der Substratoberfläche vor
der Ausbildung der Si₃N₄-Schicht 103 die SiO₂-Schicht 102
aufgetragen.
Die Si₃N₄-Schicht 103 wird in einer Dicke von etwa
140 nm beispielsweise nach dem CVD-Verfahren (chemische
Aufdampfung) erzeugt, da sie als Maske für die selektive
Oxidation des Si-Substrates 101 dient, wie dies im
folgenden näher beschrieben werden soll.
Um die ausgewählten Teile der Si₃N₄-Schicht 103
zu entfernen, die auf denjenigen Bereichen der Substrat
oberfläche liegen, wo eine verhältnismäßig dicke Isolier
schicht oder Feldisolierschicht ausgebildet werden soll,
wird zunächst auf ausgewählten Oberflächenbereichen der
Si₃N ₄-Schicht 103 ein Photoresistfilm 104 als Ätzmaske
erzeugt. In diesem Zustand werden die freiliegenden Teile
der Si₃N₄-Schicht 103 beispielsweise durch Plasmaätzung,
das eine hohe Ätzgeschwindigkeit gestattet, entfernt.
Um zu verhindern, daß sich in der Substratoberfläche,
auf der die Feldisolierschicht gebildet wird, die so
genannte Inversionsschicht, d. h. eine Schicht mit einem
bezüglich des Si-Substrates 101 entgegengesetzten Leitungs
typ, ausbildet, wird anschließend ein Störstoff, der den
gleichen Leitungstyp aufweist wie das Si-Substrat 101,
d. h. ein P-Störstoff, durch die gemäß Fig. 2 von dem
Photoresistfilm 104 freigelassenen Teile der SiO₂-Schicht
102 hindurch in das Substrat eingebracht. Zum Einbringen
dieses P-Störstoffes wird dabei vorzugsweise mit Ionen
implantation gearbeitet. Als P-Störstoff werden bei
spielsweise Borionen in das Si-Substrat 101 mit einer
Implantationsenergie von 75 keV eingesetzt. Die Ionen
dosis beträgt dabei 3×10¹² Atome/cm².
Auf den ausgewählten Bereichen der Oberfläche des
Si-Substrates 101 wird die Feldisolierschicht 105 erzeugt.
Wie in Fig. 3 gezeigt, werden nach Entfernen des Photo
resistfilmes 104 die ausgewählten Bereiche der Substrat
oberfläche unter Verwendung der Si₃N₄ -Schicht 103 als
Maske thermisch oxidiert, wodurch die SiO₂-Schicht 105
(die im folgenden als "SiO₂-Feldschicht" bezeichnet
werden soll) mit einer Dicke von 950 nm entsteht.
Während der Ausbildung dieser SiO₂-Feldschicht 105 gelangt
das ionenimplantierte Bor durch das Eindiffundieren in
das Si-Substrat 101, und direkt unter der SiO₂-Feldschicht
105 entsteht eine (nicht gezeigte) P-Inversions-Schutz
schicht vorgegebener Tiefe.
Um diejenigen Bereiche der Substratoberfläche freizu
legen, an denen die SiO₂-Feldschicht 105 nicht erzeugt
worden ist, wird die Si₃N₄-Schicht 103 beispielsweise mit
tels einer heißen Phosphorsäurelösung (H₃PO₄) entfernt.
Anschließend wird die SiO₂-Schicht 102 beispielsweise mit
tels einer Fluorsäurelösung (HF) entfernt. Auf diese Weise
werden die ausgewählten Oberflächenbereiche des Si-Substrats
101 gemäß Fig. 4 freigelegt.
Um die dielektrischen Schichten für die Kondensatoren,
z. B. von Speicherzellen,
zu erhalten, wird auf den exponierten Oberflächen
bereichen des Si-Substrates 101 gemäß Fig. 5 eine erste
Gate-Isolierschicht 106 erzeugt. Dabei wird zunächst eine
SiO₂-Schicht mit einer Dicke von etwa 15 nm durch thermische
Oxidation der freiliegenden Oberflächenbereiche gebildet,
woraufhin auf der gesamten Oberfläche eine Si₃N₄ -Schicht
mit einer Dicke von etwa 20 nm nach dem CVD-Verfahren
ausgebildet wird. Die erste Gate-Isolierschicht 106 ist
also eine mehrlagige Schicht, die aus der SiO₂-Schicht
und der darauf befindlichen Si₃N₄-Schicht besteht.
Die Si₃N₄-Schicht wird auf diese Weise als erste
Gate-Isolierschicht 106 absichtlich verwendet, weil
- wie oben erwähnt - die Dielektrizitätskonstante von
Si₃N₄ etwa doppelt so groß ist wie die von SiO₂. Unter
Verwendung eines derartigen Werkstoffes mit hoher Di
elektrizitätskonstante lassen sich daher selbst dann
ausreichende Ladungsspeicherwerte erzielen, wenn die
Kondensatoren Cs und Cds in ihrer Flächendeckung klein
gemacht werden.
Der Grund, aus dem die dünne SiO₂-Schicht vor Er
zeugung der Si₃N₄-Schicht gebildet wird, besteht darin,
daß es - wie ebenfalls oben erläutert - ungünstig ist,
die Si₃N₄-Schicht direkt auf dem Si-Substrat 101 auszu
bilden.
Gemäß Fig. 6 wird auf der gesamten Oberfläche des
Si-Substrates 101 eine erste Leiterschicht 107 aufge
tragen, die als eine Elektrode sämtlicher Kondensatoren
in den Speicher- und Blindzellen dient. Dabei wird im
einzelnen auf der Substratoberfläche als die erste
Leiterschicht 107 nach dem CVD-Verfahren beispielsweise
eine polykristalline Siliziumschicht aufgetragen. Die
Dicke dieser Schicht 107 beträgt etwa 400 nm. Anschließend
wird, um den Widerstand der polykristallinen Silizium
schicht 107 zu verringern, ein N-Störstoff, beispiels
weise Phosphor, in die Schicht 107 eindiffundiert.
Der Widerstand der polykristallinen Siliziumschicht
107 wird dadurch etwa 30 Ω/.
Um die erste Leiterschicht oder die erste poly
kristalline Siliziumschicht 107 in eine vorgegebene
Elektrodenkonfiguration zu bringen, werden ausgewählte
Teile der ersten polykristallinen Siliziumschicht 107
durch den in Fig. 7 gezeigten Photoätzvorgang entfernt,
wobei Elektroden 108 gebildet werden. Als Verfahren für
das selektive Entfernen der ersten polykristallinen
Siliziumschicht 107 eignet sich die Plasmaätzung, die
sehr genau ist.
Anschließend wird im demjenigen Zustand, in dem die
erste Gate-Isolierschicht 106 oder die Si₃N₄- und
SiO₂-Schichten völlig erhalten ist bzw. sind, die Oberfläche
der Elektrode 108, die aus der polykristallinen Silizium
schicht 107 hergestellt ist, durch Wärmebehandlung oxi
diert, so daß eine SiO₂-Schicht 110 in einer Dicke von
etwa 220 nm entsteht. Diese SiO₂-Schicht 110 wirkt als
Isolations-Zwischenschicht zwischen der Elektrode 108
und einer weiter unten beschriebenen, aus der zweiten
polykristallinen Siliziumschicht erzeugten Elektrode.
Bei diesem Vorgang werden mit der Si₃N₄-Schicht
bedeckte Bereiche oder sonstige, von der Oberfläche der
Elektrode 108 verschiedene Bereiche nicht oxidiert,
da die Si₃N₄-Schicht sauerstoffundurchlässig ist, und
die bereits erwähnte oxidationsfeste Schicht bildet.
Zur Erzielung der Gate-Isolierschichten von MISFETs
wird gemäß Fig. 8 eine zweite Gate-Isolierschicht 109 erzeugt.
Dabei werden zunächst die freiliegenden Teile der
ersten Gate-Isolierschicht 106 bzw. der Si₃N₄- und
SiO₂-Schichten entfernt, um die entsprechenden Oberflächen
teile des Si-Substrates 101 freizulegen. Die Si₃N₄-Schicht
wird dabei beispielsweise mit einer heißen Schwefelsäure
lösung (H₃PO₄) unter Verwendung der SiO₂-Schicht 110 als
Maske entfernt, woraufhin die SiO₂-Schicht, die die frei
liegende erste Gate-Isolierschicht bildet, mittels bei
spielsweise einer Fluorsäurelösung (HF) entfernt wird.
Da die SiO₂-Schicht 110 die Maske beim,Entfernen der Si₃N₄-Schicht
bildet, verläuft die Si₃N₄-Schicht bis nahe an
den Anschlußteil der Oxidschicht 110. Dabei wird die
Si₃N₄-Schicht vom Anschlußteil der Oxidschicht 110 seit
lich etwas geätzt. Da die Schicht jedoch nur 20 nm dick
ist, tritt ein Überhang kaum auf. Die SiO₂-Schicht, die
die erste Gate-Isolierschicht bildet, wird andererseits
durch leichtes Ätzen der gesamten Oberfläche unter Ver
wendung einer Maske entfernt. Dabei wird sie seitlich
vom Anschlußteil der Si₃N₄-Schicht etwas geätzt, doch
tritt auch hier wegen der geringen Dicke von nur 15 nm
praktisch kein Überhang auf.
Anschließend werden die freigelegten Oberflächenteile
des Si-Substrates 101 thermisch oxidiert, wobei die
zweite Gate-Isolierschicht 109 mit einer Dicke von etwa
50 nm auf der Substratoberfläche entsteht. Die zweite
Gate-Isolierschicht 109 besteht also aus SiO₂. Gleichzeitig
mit der Ausbildung dieser zweiten Gate-Isolierschicht 109
wird die SiO₂-Schicht 110 wieder leicht oxidiert. Dabei wird
der sehr geringe Überhang entfernt.
Der sogenannte direkte Kontakt CH100 bzw. das
Kontaktloch zum direkten Anschluß einer Elektrode
an einen Halbleiterbereich wird
durch selektive Ätzung der zweiten SiO₂-Gate-Schicht 109
unter Verwendung eines Photoresistfilms 112 als Maske her
gestellt, wie dies in Fig. 9 dargestellt ist.
Auf der gesamten Oberfläche des Si-Substrates 101
wird die zweite Leiterschicht erzeugt, die als
Gate-Elektroden sämtlicher MISFETs sowie als Verdrahtungs- oder
Verbindungsschicht dient. Wie in Fig. 10 gezeigt,
wird dabei auf der gesamten Oberfläche des Si-Substrates
101 eine Leiterschicht mit mehrschichtigem Aufbau aufge
tragen, die beispielsweise aus einer polykristallinen
Siliziumschicht 113 und einer siliziumhaltigen Molybdän
schicht 128 besteht. Diese mehrlagige Leiterschicht wird
folgendermaßen ausgebildet.
Zunächst wird auf der gesamten Oberfläche des
Si-Substrates 101 nach dem CVD-Verfahren die polykristalline
Siliziumschicht 113 erzeugt. Die Dicke dieser Schicht be
trägt etwa 200 nm. Anschließend wird zur Verringerung des
Widerstandes die polykristalline Siliziumschicht 113
mit einem N-Störstoff, beispielsweise Phosphor, in einem
Diffusionsschritt dotiert. Infolgedessen erhält der Wider
stand der polykristallinen Siliziumschicht 113 einen
Wert von etwa 30 Ω/). Während dieser Phosphorbehandlung
wird der Phosphor-Störstoff durch das direkte Kontaktloch
CH100 in das Si-Substrat 101 eingebracht.
Sodann wird auf der gesamten Oberfläche der poly
kristallinen Siliziumschicht 113 die siliziumhaltige
Molybdänschicht 128 mit einer Dicke von etwa 300 nm bei
spielsweise durch gemeinsames Aufsprühen ausgebildet.
Wie oben erwähnt, sollte dabei der Siliziumgehalt vor
zugsweise mindestens 40 Gewichts-% betragen.
Der spezifische Widerstand der so gebildeten mehr
lagigen Leiterschicht beträgt 80 bis 150 µΩ·cm.
Die zweite, aus der zweiten polykristallinen Schicht
113 und der siliziumhaltigen Molybdänschicht 128 be
stehende mehrlagige Leiterschicht wird zur Ausbildung
vorgegebener Elektroden- oder Verdrahtungsformen durch
Plasmaätzung selektiv entfernte, wie in Fig. 11 gezeigt.
Nach der selektiven Entfernung der polykristallinen
Schicht 113 und der siliziumhaltigen Molybdänschicht 128
werden in Fig. 11 die freiliegenden Teile der zweiten
Gate-Isolierschicht 109 durch fortgesetzte Ätzung weiter
entfernt, um Oberflächenteile des Substrates 101 frei
zulegen.
Sodann werden die freigelegten Oberflächenteile des
Si-Substrates 101 unter Ausbildung einer SiO₂-Schicht mit
einer Dicke von 10 nm thermisch oxidiert, damit diejenigen
Oberflächenteile, die die Source- und Drain-Bereiche der
MISFETs bilden sollen, nicht verunreinigt werden. Gleich
zeitig mit der Ausbildung der SiO₂-Schicht werden die
Oberflächen der die genannte mehrlagige Leiterschicht
bildenden polykristallinen Siliziumschicht 113 und der
siliziumhaltigen Molybdänschicht 128 oxidiert, was dazu
führt, daß auch diese Oberflächen mit einer SiO₂-Schicht
einer Dicke von etwa 30 nm versehen werden.
Diese SiO₂-Schicht wird so ausgebildet, daß das
Silizium in der siliziumhaltigen Molybdänschicht 128 aus
fällt. Aufgrund der Ausfällung des Siliziums, wird der
Siliziumgehalt geringer als 40 Gewichts-%, und der spe
zifische Widerstand der siliziumhaltigen Molybdänschicht 128
sinkt. Auf diese Weise wird ein D-RAM erzielt, der
eine noch höhere Arbeitsgeschwindigkeit aufweist als in
dem vorhergehenden Ausführungsbeispiel. In einem Versuch
wurde der Siliziumgehalt unter 40 Gewichts-% nach Aus
bildung der SiO₂-Schicht erniedrigt, doch traten bei
Wärmebehandlung kaum Abtrennungs- oder ähnliche Effekte
auf.
Zur Erzeugung der Source- und Drain-Bereiche der
MISFETs in ausgewählten Teilen des Si-Substrates 101
wird ein N-Störstoff, beispielsweise Arsen, gemäß Fig. 12
durch die zweite Gate-Isolierschicht oder SiO₂-Schicht
109 in das Substrat eingebracht. Dabei wird vorzugsweise
mit Ionenimplantation gearbeitet. Beispielsweise werden
Arsenionen in das Si-Substrat 101 mit einer Implantationsenergie
von 80 keV und einer Ionendosis von 1×10¹⁶ Atomen/cm²
implantiert.
Auf der gesamten Oberfläche des Si-Substrates 101
wird eine Isolations-Zwischenschicht erzeugt. Dabei
wird gemäß Fig. 13 auf der Substratoberfläche eine
Isolationszwischenschicht 110, beispielsweise aus
Phosphosilikatglas (PSG), in einer Dicke von etwa 800 nm
vorgesehen. Diese PSG-Schicht 118 dient als Getter für
die Eigenschaften der MISFETs beeinträchtigenden Natrium
ionen.
In der PSG-Schicht 118 sowie der zweiten SiO₂-Gate-Schicht
109 werden Kontaktlöcher für Verbindungen zwischen
einer dritten Leiterschicht und der aus der zweiten
polykristallinen Siliziumschicht und der siliziumhaltigen
Molybdänschicht bestehenden mehrlagigen Leiterschicht
sowie zwischen den Source- und Drain-Bereichen und der
dritten Leiterschicht erzeugt. Wie in Fig. 13 gezeigt,
werden dazu die PSG-Schicht 118 und die zweite SiO₂-Gate-Schicht
109 unter Ausbildung der Kontaktlöcher CH101 bis
CH104 selektiv geätzt.
Um die PSG-Schicht 118 zu glätten, wird sie an
schließend bei einer Temperatur von etwa 1000°C wärme
behandelt. Durch diese Wärmebehandlung wird der ionen
implantierte Arsen-Störstoff einer Eindiffusion unter
worfen, wobei die N⁺-Halbleiterbereiche 119 bis 126 mit
vorgegebener Tiefe ausgebildet werden. Diese N⁺-Halb
leiterbereiche 119 bis 126 werden die Source- und
Drain-Bereiche.
Zur Erzeugung der Energiever
sorgungsleitung VCC-L und der Datenleitungen DL1-1,
1-1, DL1-2 und 1-2 wird zunächst auf der gesamten
Oberfläche des Si-Substrates 101 die dritte Leiterschicht
beispielsweise aus Aluminium mit einer Dicke von 1200 nm
ausgebildet. Anschließend wird diese Aluminiumschicht
gemäß Fig. 14 selektiv geätzt, um die Energieversorgungs
leitung VCC-L, die Datenleitung DL1-1 und die Verdrahtungs
schicht 127 zu erzeugen.
Claims (7)
1. Verfahren zur Herstellung einer einen MISFET enthalten
den Halbleiterschaltung, wobei
- (a) auf der Hauptfläche eines Halbleitersubstrats (101) eines ersten Leitfähigkeitstyps eine Isolierschicht (109) aufgebracht,
- (b) auf dieser eine Polysiliciumschicht (113) aufgetra gen,
- (c) darauf eine siliciumhaltige hochschmelzende Metall schicht (128) aufgebracht,
- (d) die hochschmelzende Metallschicht (128) und die Po lysiliciumschicht (113) in einem ersten Bereich der Hauptflä che durch Plasmaätzung entfernt und in einem zweiten Bereich der Hauptfläche zur Erzeugung der Gate-Elektrode des MISFETs belassen, und
- (g) in Selbstausrichtung mit der hochschmelzenden Me tallschicht (128) und der Polysiliciumschicht (113) in den ersten Bereich der Hauptfläche Störstoffe eines zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeits typs zur Ausbildung der Source- und Drain-Bereiche des MISFETs eingebracht wird,
dadurch gekennzeichnet, daß zwischen den obigen Schrit
ten (d) und (g)
- (e) die erste Isolierschicht (109) zur Freilegung der Hauptfläche des Halbleitersubstrats (101) in dem ersten Be reich entfernt und
- (f) das Halbleitersubstrat (101) zur Ausbildung einer zweiten Isolierschicht auf dem ersten Bereich der Hauptfläche thermisch oxidiert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
im Schritt (f) die zweite Isolierschicht auch auf der frei
liegenden Oberfläche der hochschmelzenden Metallschicht (128)
und der Polysiliciumschicht (113) erzeugt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich
net, daß im Schritt (c) zur Ausbildung der hochschmelzenden
Metallschicht Molybdän verwendet wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß
im Schritt (c) ein Siliciumgehalt der hochschmelzenden Me
tallschicht (128) von mindestens 40 Gew.-% erreicht wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß
im Schritt (f) ein Siliciumgehalt der hochschmelzenden Me
tallschicht (128) von weniger als 40 Gew.-% erreicht wird.
6. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich
net, daß im Schritt (c) zur Ausbildung der hochschmelzenden
Metallschicht (128) Wolfram, Tantal oder Titan eingesetzt
wird.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56079210A JPS57194567A (en) | 1981-05-27 | 1981-05-27 | Semiconductor memory device |
DE19823219639 DE3219639A1 (de) | 1981-05-27 | 1982-05-25 | Halbleiterspeicher |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3250096C2 true DE3250096C2 (de) | 1997-09-11 |
Family
ID=25801998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3250096A Expired - Fee Related DE3250096C2 (de) | 1981-05-27 | 1982-05-25 | Verfahren zur Herstellung einer einen MISFET enthaltenden Halbleiterschaltung |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3250096C2 (de) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0002165A1 (de) * | 1977-11-11 | 1979-05-30 | International Business Machines Corporation | Verfahren zur Herstellung einer Struktur von Leitern und Verwendung in einem Feldeffekttransistor |
DE2815605C3 (de) * | 1978-04-11 | 1981-04-16 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterspeicher mit Ansteuerleitungen hoher Leitfähigkeit |
-
1982
- 1982-05-25 DE DE3250096A patent/DE3250096C2/de not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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Non-Patent Citations (1)
Title |
---|
US-Z: "IBM TDB Vol. 22 No 12, May 1980", S. 5466,5467 * |
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