DE2723374A1 - Halbleiterstruktur mit mindestens einem fet und verfahren zu ihrer herstellung - Google Patents

Halbleiterstruktur mit mindestens einem fet und verfahren zu ihrer herstellung

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DE2723374A1
DE2723374A1 DE19772723374 DE2723374A DE2723374A1 DE 2723374 A1 DE2723374 A1 DE 2723374A1 DE 19772723374 DE19772723374 DE 19772723374 DE 2723374 A DE2723374 A DE 2723374A DE 2723374 A1 DE2723374 A1 DE 2723374A1
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Robert Heath Dennard
Vincent Leo Rideout
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Description

AnmelderIn:
Böblingen, den 23. Mai 1977 oe-bm/bb 2 1 2 3 3 7 A
International Business Machines Corporation, Armonk, N.Y. 10504
Amtliches Aktenzeichen:
Neuanmeldung
Aktenzeichen der Anmelderin: YO 975 070
Vertreter:
Patentassessor
Dipl.-Chemiker
Dr.rer.nat. Dietrich Oechßler Böblingen
Bezeichnung:
Halbleiterstruktur mit mindestens einem FET und Verfahren zu ihrer Herstellung
709881/0666
Die Erfindung betrifft eine Halbleiterstruktur mit mindestens einem FET, dessen Source, Drain und aus einem leitfähigen Metall bestehendes Gate bis auf Kontaktöffnungen mit einer thermisch gewachsenen Oxidschicht bedeckt sind und ein Verfahren, um insbesondere eine solche Halbleiterstruktur herzustellen.
Es ist im Stand der Technik wohl bekannt, daß der FET ein wichtiges elektrisches Schalt- und Verstärkungsbauteil ist, welches in integrierten Schaltungen angewandt wird. Solche integrierten Schaltkreise können zehn oder hundert oder gar tausend FETs auf einem einzigen Halbleiterplättchen (chip), welches eine Seitenlänge von etwa 6,35 mm aufweist,enthalten. Die Fläche, welche für jeden FET aufgewendet werden muß, und der Grad der Leichtigkeit, um eine Vielzahl von FETs elektrisch untereinander zu verbinden, sind wesentliche Faktoren beim Bestimmen der Packungsdichte von Bauteilen auf dem Chip. Die elektrischen Zeitkonstanten eines integrierten Schaltkreises sind zum Teil durch die Schaltgeschwindigkeit des Transistors und durch die RC (= Widerstand χ Kapazität)-Zeitkonstante der die Zwischenverbindungen herstellenden Leitungen bestimmt. Infolgedessen ist die Reduktion der Kapazität zwischen den die Zwischenverbindungen herstellenden Leitungen und dem Halbleitersubstrat ein wichtiges Erfordernis bei integrierten Schalt-I
kreisen.
I :
JDarüberhinaus müssen in integrierten Schaltkreisen elektrische jZwischenverbindungsleitungen häufig über oder unter elektrischdn Signalleitungen hindurchkreuzen und müssen deshalb von diesen ; isoliert werden. Die Kapazität zwischen solchen Leitungen kop- j pelt (cross coupels) in unerwünschter Weise Signale von einer Leitung zur andern und erhöht dadurch das elektrische Rauschen in den Signalleitungen. Infolgedessen ist die Reduktion der Kopplungskapazität zwischen zwischenverbindenden Leitungen und anderen Signalleitungen ein wichtiges Erfordernis in integrierten Schaltungen.
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709881/066S
Das Verfahren, welches angewandt wird, um den integrierten Schaltkreis herzustellen, bestimmt sowohl die für die Bauteile benötigte Fläche als auch die elektrischen Eigenschaften, d.h. den Widerstand und die Kapazität der Zwischenverbindungsleitungen. Deshalb ist es wünschenswert, gleichzeitig sowohl die Bauteilgröße als auch die Kapazität der Zwischenverbindungsleitungen zu erniedrigen. Die kapazitive Kopplung und auch die Gefahr von unerwünschten Kurzschlüssen zwischen übereinanderliegenden Teilen der Halbleiterstruktur läßt sich durch möglichst dicke Isolierschichten vermindern. Gemäß dem Stand der Technik ist es üblich, für solche Isolierschichten thermisch gewachsene Oxidschichten zu verwenden. Die Dicke des thermisch gewachsenen Oxids ist aber begrenzt durch die Menge des Substratmaterials, welches in Oxid umgewandelt werden darf, durch die zulässige Behandlungsdauer bei hoher Temperatur, während welcher die dotierten Siliciumbereiche, wie z.B. die Source-, Drain- und Kanalbereiche und auch die dotierten Kanalstopfeldbereiche sich durch Diffusion ausdehnen, und auch durch die in einer fabrikmäßigen Fertigung vertretbare Behandlungsdauer und durch die Temperaturempfindlichkeit der beteiligten Materialien. Dadurch ist auch die erreichbare Reduzierung der kapazitiven Kopplung und infolgedessen auch die erreichbare Erhöhung der Packungsdichte begrenzt.
Es ist die Aufgabe der Erfindung, eine Halbleiterstruktur mit mindestens einem FET, die sich durch eine besonders geringe kapazitive Kopplung und eine zuverlässige Vermeidung von unerwünschten elektrischen Verbindungen einerseits zwischen den i Bereichen im Halbleitermaterial bzw. der oder den Gateelektro- \
den und den darübergelegten Leiterzügen und andererseits zwischen in verschiedenen Ebenen verlegten Leiterzügen auszeich- i net, und ein Verfahren anzugeben, um insbesondere eine solche !
ί Struktur reproduzierbar mit möglichst geringem Aufwand in
einem fabrikmäßigen Rahmen herzustellen.
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Diese Aufgabe wird mit einer Halbleiterstruktur der eingangs genannten Art mit den Merkmalen des kennzeichnenden Teils des Anspruchs 1 und mit einem Verfahren der eingangs genannten Art mit den Merkmalen des kennzeichnenden Teils des Anspruchs 19 gelöst.
Durch die Benutzung einer aufgebrachten Oxidschicht, bei deren Herstellung kein Substratmaterial verbraucht und relativ niedrige Prozeßtemperaturen und gleichzeitig relativ kurze Prozeßzeiten angewandt wurden, läßt sich die Dicke der Isolierung je nach der gewünschten Anwendung beliebig einstellen. Dadurch lassen sich die beim Stand der Technik störenden kapazitiven Kopplungen und die Gefahr von unerwünschten elektrischen Verbindungen auf ein Mindestmaß reduzieren. Dadurch ist es auch möglich, die Packungsdichte in den integrierten Schaltungen gegenüber dem Stand der Technik zu erhöhen. Hinzu kommt, daß sich das thermisch gewachsene Oxid von dem aufgebrachten Oxid unterscheidet, was sich in vorteilhafter Weise bei der Herstellung der Halbleiterstruktur ausnutzen läßt, worauf weiter unten im einzelnen eingegangen werden wird.
Es ist vorteilhaft, wenn sich zwischen der thermisch gewachsenen und der aufgebrachten Oxidschicht eine Ätzstopschicht befindet. Die Ätzstopschicht erleichtert, worauf weiter unten im einzelnen eingegangen wird, die Herstellung der Halbleiterstruktur. Eine weitere Erhöhung der Packungsdichte ist möglich, wenn das thermisch gewachsene Oxid lediglich die Seitenflanken der Gateelektrode, aber nicht deren obere Oberfläche bedeckt und wenn die darüberliegende isolierende Schicht bzw. die darüberliegenden isolierenden Schichten die obere Oberfläche der Gateelektrode mindestens im Gatebereich des bzw. der FETs nicht bedeckt bzw. nicht bedecken. Eine solche Struktur erleichtert die elektrische Kontaktierung der Gateelektrode in sehr vorteilhafter Weise. Eines der schwierigsten Probleme in der FET-Technologie ist die elektrische Verbindung zwischen
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dem Gate-Material und den Leiterzügen für die Zwischenverbindungen, üblicherweise wurde im Stand der Technik auf photolitho graphischem Wege durch den über dem Gate liegenden Isolator ein kleines Loch definiert und dann geätzt. Aufgrund von Beugungseffekten kann dieses Loch im Durchmesser nicht gleich der minimalen auflösbaren lithographischen Linienbreite gemacht werden, sondern muß größer sein. Darüberhinaus muß, wegen der Maske-zu-Maske-Fehljustierung, welche in jedem lithographischen Betrachtungssystem notwendigerweise enthalten ist, das Gebiet des Gatematerials unter dem Kontaktloch und das Gebiet des Leiterzugmaterials oberhalb des Kontaktlochs vergrößert werden, um die Toleranz für die Fehljustierung und eine Änderung des Gebiets durch Ätzen und durch eine mögliche überbelichtung des Photolackmaterials zu berücksichtigen. Das Ergeb nis all dieser Überlegungen ist es, daß das Gebiet, welches für den Gatekontakt geopfert werden muß, relativ groß ist und sogar wesentlich größer sein kann als der Kanalbereich des FET's selbst. Wenn die obere Oberfläche der Gateelektrode mindestens im Gatebereich vollständig freiliegt, müssen der Leiterzug und die Gatebereiche nicht genau zueinander justiert werden, um den, elektrischen Kontakt herzustellen, wie es notwendig ist, wenn ! der Leiterzug das Gate über ein konventionelles Kontaktloch, welches durch eine Oxidschicht, welche über dem Gate sich be- i findet, geätzt worden ist, kontaktiert. Diese Kontaktierverfahren bei dem die Oberfläche der Gateelektrode wenigstens im Gatebereich vollständig freiliegt ist von Kalter u.a. im IBM Technical Disclosure Bulletin, Band 14, Nr. 10, Seite 3176, März 1972 und von Rideout im IBM Technical Disclosure Bulletin, Band 17, Nr. 9, Seite 2802, Februar 1975 beschrieben worden.
Es ist vorteilhaft, wenn das Source- und Draingebiet des bzw. der FETs zum zugehörigen Gate selbst justiert sind, d.h. daß das Gate genau symmetrisch über dem Kanalbereich angeordnet ist, und wenn der Abstand zwischen Source und Drain eine genau definierte Dimension hat. Eine solche Struktur läßt sich wie
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weiter unten im einzelnen besprochen werden wird mit höchster Präzision herstellen, was eine Reduzierung der Fertigungstoleranzen und allgemein der Abmessungen im Schaltkreis zuläßt.
Die bekannten Schwierigkeiten, welche auftreten, wenn Leiterzüge über unebene Isolierschichten verlaufen, werden in vorteilhafter Weise vermindert, wenn die Oberfläche des thermischen Oxids mit der oberen Oberfläche der Gateelektrode im wesentlichen eine Ebene bildet.
Es ist vorteilhaft, wenn die Gateelektrode über den Gatebereich hinaus ausgedehnt ist und außerhalb des Gatebereichs mindestens teilweise mit der aufgebrachten Oxid- und gegebenenfalls mit der Ätzstopschicht bedeckt ist. In einer solchen Struktur kann das Gateelektrodenmaterial in vorteilhafter Weise als Material für Zwischenverbindungen benutzt werden, welche, wo immer dies gewünscht wird, unter den metallischen Leiterzügen hindurchkreuzen kann, ohne mit diesen elektrischen Kontakt zu machen.
In vorteilhafter Weise kann die erfindungsgemäße Halbleiterstruktur viele durch Feldoxidbereiche voneinander getrennte FETs enthalten. Die Feldoxidbereiche können sich auf der Substratoberfläche befinden oder ganz oder teilweise in das Halbleitersubstrat eingelegt sein. Die FETs können dabei in einer Anordnung (array) vorliegen und zusammen einen integrierten Schaltkreis, beispielsweise einen Mikroprozessor, bilden oder auch so angeordnet sein, daß sie Logik-, Speicher-, Adressier-, Decodier- und Abfühlschaltkrelse u.a. auf demselben integrierten Schaltkreis-Chip bilden, welche im selben j
Fabrikationsprozeß hergestellt werden. j
In vorteilhafter Weise bestehen Gateelektroden aus einem Material aus der Gruppe Wolfram, Molybdän und dotiertem PoIysilicium, wobei das Polysilicium die meisten Vorteile hat.
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Alle drei Materialien haben hohe Schmelzpunkte und sind deshalb relativ unempfindlich gegen Temperaturbehandlungen. Bei der Verwendung solcher Materialien für die Gates ist es relativ leicht,dotierte Source- und Drainbereiche zu erzeugen, welche selbstjustiert bezüglich der Ränder der jeweils zugehörigen Gateelektrode (self-aligned with rescept to the edges of the gate electrode) sind. Bei dieser Methode wurden die Gateelektroden vor der Bildung der Source- und Drainbereiche erzeugt. Infolgedessen bestimmen die Ränder des Gatematerials die Grenzen der mittels Diffusion oder Ionenimplantation hergestellten Source- und Drainbereiche. Ein solches Verfahren ist beispielsweise in dem Artikel "Design of Ion-Implanted MOSFET's with very small Physical Dimensions", von R. H. Dennard u.a. beschrieben worden, welcher im IEEE J. Solid-state Circuits, Band SC-9, Seiten 256 bis 268, Oktober 1974 erschienen ist. Während jedoch Wolfram und Molybdän dazu neigen, bei sehr hohen Prozeßtemperaturen instabil zu werden, kann das Polysilicium auch solchen hohen Prozeßtemperaturen ohne Verschlechterung seiner Eigenschaften widerstehen. Darüberhinaus gibt das Polysilicium potentiell eine höhere Gateoxidzuverlässigkeit als andere Gatematerialien. Ein anderes attraktives Merkmal von Polysilicium besteht darin, daß es nicht nur als Gateelektrodenmaterial sondern auch als ein Material für Zwischenverbindungen dienen kann. So kann ein integrierter Schaltkreis konstruiert werden mit FET-Gates aus Polysilicium und mit Zwischenverbindungsleitungen aus dotiertem Silicium, dotiertem Polysilicium und/oder Metall. Bezüglich des Schichtwiderstands sind Silicium- und Polysiliciumleitungen höchstens bis zur Degenerierung (degenerately) dotiert und haben im besten Fall Schichtwiderstände, welche um viele Größenordnungen höher sind als die von Metallen, wie z.B. von Aluminium. Leitungen aus dotiertem Silicium und dotiertem Polysilicium haben in etwa denselben Schichtwiderstand. Dotierte Siliciumleitungen haben aber im allgemeinen eine höhere Schichtkapazität, weil sie in das Siliciumsubstrat eingebettet sind und nicht elektrisch von ihm durch eine Feldoxidisolationsr-YO 975 070 7 0 9 8 8 1 / 0 6 6 S
schicht isoliert sind. Auch Metalleitungen sind von dem Halbleitersubstrat durch eine Feldisolationsschicht getrennt. Infolgedessen geben dotierte Siliciumleitungen die größten, Polysiliciumleitungen kleinere und Metalleitungen in vorteilhafter Weise viel kleinere RC-Zeitkonstanten. Deshalb ist es im allgemeinen wünschenswert, eine integrierte Schaltkreisanordnung, wenn immer es möglich ist, mit Zwischenverbindungsleitungen aus Metall und Polysilicium zu versehen. An Kreuzungspunkten können diese Leitungen sich entweder isoliert voneinander kreuzen oder elektrisch miteinander verbunden werden.
Weitere vorteilhafte Ausgestaltungen der erfindungsgemäßen Halbleiterstruktur ergeben sich aus den übrigen die Struktur beschreibenden Unteransprüchen.
Bei der Durchführung des erfindungsgemäßen Verfahrens kann in vorteilhafter Weise ausgenutzt werden, daß thermisch gewachsenes Oxid eine kleinere Ätzgeschwindigkeit als, beispielsweise mittels chemischen Niederschiagens aus der Dampfphase aufgebrachtes Oxid hat. Es ist dann bei einiger Sorgfalt nicht schwierig, den Ätzvorgang zu stoppen, wenn die aufgebrachte Oxidschicht durchgeätzt ist. Noch einfacher ist es jedoch, wenn sich zwischen der thermisch gewachsenen und der aufgebrachten Oxldrschicht eine Ätzstopschicht befindet, welche bevorzugt aus einem Material besteht, welches von den Ätzmitteln, welche die Oxide ätzen, überhaupt nicht oder nicht in nennenswertem Umfang angegriffen wird.
In vorteilhafter Weise erfolgt die Herstellung der erfindungsgemäßen Struktur derart, daß während der Herstellung des thermisch gewachsenen Oxids die obere Oberfläche der Gateelektrode mindestens im Gatebereich des FET's gegebenenfalls unter Anwendung einer dünnen Oxidschicht als Zwischenschicht mit einer oxydationshemmenden Schicht bedeckt ist, so daß nur die Seitenflanken der Gateelektrode thermisch oxydiert werden
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können, daß die oxydationshemmende Schicht vor dem Aufbringen der Ätzstopschicht bzw. der Oxidschicht entfernt wird und daß beim selektiven Ätzen der aufgebrachten Schichten die obere Oberfläche der Gateelektrode mindestens im FET-Gatebereich vollständig freigelegt wird und die dabei geätzte Vertiefung vor dem nachfolgenden selektiven Ätzen des thermisch gewachsenen Oxids vor einem weiteren Ätzangriff geschützt wird. Der Vorteil des so durchgeführten Verfahrens besteht in erster Linie darin, daß die Gateelektrode mindestens im Gatebereich des FET's bzw. der FETs vollständig für die Kontaktierung zur Verfugung steht. Die Anwendung der oxydationshemmenden Schicht bringt so alle Vorteile der selbst-justierenden elektrischen Verbindung zwischen Gate und dem Leiterzugmuster ("self-aligned gate technique") und zwar obwohl auf das Gate nach dem Entfernen der oxydationshemmenden Schicht noch mindestens die dicke Oxidschicht aufgebracht wird. Dies ist deshalb möglich, weil es unter Ausnutzung der unterschiedlichen Ätzgeschwindigkeiten der thermisch gewachsenen und der aufgebrachten Oxidschicht möglich ist, mittels eines unkritischen photolithographischen Schrittes die aufgebrachte Oxidschicht im : Gatebereich zuverlässig vollständig zu entfernen, so daß wiederum im Gatebereich die gesamte obere Oberfläche der Gate- ■ elektrode für die Kontaktierung zur Verfügung steht. Die Kon- i taktierung wird mit Sicherheit dadurch gewährleistet, daß ganzflächig, d.h. auch auf der freiliegenden Gateoberfläche ! eine Schicht aus dem Material, aus welchem das Leiterzugmuster hergestellt wird, niedergeschlagen wird.
Die mit den oben genannten Verfahrensmerkmalen erreichbare Packungsdichte läßt sich noch weiter treiben, wenn vor der !Erzeugung der thermisch gewachsenen Oxidschicht, gegebenenfalls nach Erzeugung von Feldoxidbereichen zur Einrahmung der herzustellenden FETs eine erste Oxidschicht, eine Schicht aus einem leitfähigen Gatematerial, eine zweite Oxidschicht, eine oxydationshemmende Schicht und - wenn dies erwünscht ist -
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eine dritte Oxidschicht nacheinander auf dem Halbleitersubstrat und gegebenenfalls In den Feldoxidbereichen erzeugt werden, wenn dann die oberste Oxidschicht gemäß dem gewünschten Muster der Gateelektrode bzw. der Gateelektroden selektiv geätzt wird und anschließend die oxydationshemmende Schicht, die zweite Oxidschicht, die Schicht aus dem Gatematerial und - wenn dies erwünscht ist - auch die erste Oxidschicht jeweils unter Verwendung der darüberliegenden Schicht als Ätzmaske selektiv weggeätzt werden und wenn dann unter Benutzung der beim Ätzen stehengebliebenen Bereiche der Schichten und gegebenenfalls der Feldoxidbereiche als Maske mittels Ionenimplantation oder Eindiffusion von Verunreinigungen, die einen dem des Substrats entgegengesetzten Leitfähigkeitstyp erzeugen, der Source- und der Drainbereich bzw. die Source- und Drainbereiche erzeugt werden. Es ist auf diese Weise möglich, nicht nur ohne einen photolithographischen Ätzschritt vor der Dotierung der Source- und Drainbereiche auszukommen, wodurch die Zahl der lithographischen Maskierungs- und Ätzschritten auf fünf begrenzt werden kann, sondern die Source- und Drainbereiche können auch mit äußerster Genauigkeit bezüglich der Gatebereiche justiert werden, so daß es nicht notwendig ist, zusätzliche Toleranzbereiche einzuplanen, wodurch die weitere Erhöhung der Packungsdichte in den Schaltkreisen ermöglicht wird.
!Weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens ergeben sich aus den das Verfahren beschreibenden j Unteransprüchen.
Die Erfindung wird anhand von durch Zeichnungen erläuterten Ausführungsbeispielen beschrieben.
Es zeigen:
Fig. 1 in Aufsicht einen FET mit einem selbst-justierenden (self-registering) Gatekontakt, welcher gemäß der vorliegenden Erfindung hergestellt wurde,
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Fig. 2 einen Querschnitt entlang der in der Fig. 1
angezeigten Linie eines FET's gemäß der vorliegenden Erfindung,
Fig. 3 in Aufsicht einen FET gemäß dem Stand der
Technik mit einem Gate aus Polysilicium und einem konventionellen Kontaktloch, welches seitlich gegenüber dem Kanalbereich versetzt zu der Polysiliciumgateelektrode geätzt worden ist,
Fig. 4 in Aufsicht einen FET gemäß dem Stand der
Technik mit einem Polysiliciumgate und einem konventionellen Kontaktloch, welches über dem Kanalbereich des FET's zu der Polysiliciumgateelektrode geätzt worden ist,
Fig. 5 in Aufsicht einen FET mit einem Polysilicium
gate und einem selbst-justierenden Gatekontakt, welcher gemäß der bekannten, oben erwähnten Methode von Kalter u.a. hergestellt worden ist,
Fig. 6 einen Querschnitt entlang der in der Fig. 5
eingezeichneten Linie durch den in der Fig. gezeigten FET,
Fig. 7 einen Ausschnitt aus einem integrierten
Schaltkreis unter Anwendung von FETs mit selbst-justierenden Gatekontakten, welcher gemäß dem erfindungsgemäßen Verfahren hergestellt worden ist,
Fign. 8A Querschnitte entlang den in der Fig. 9 eingebis 81 zeichneten Linien durch einen FET in verschiedenen Stadien der Herstellung gemäß der vorliegenden Erfindung und
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Fign. 9A in Aufsicht die fünf lithographischen Maskenbis 9E muster, welche bei der Durchführung des erfindungsgemäßen Verfahrens angewandt werden.
Bei dem erfindungsgemäßen Verfahren kann jede bekannte Feldisolationstechnik, wie z.B. eine Oxidisolation oder eine Feldabschirmung (field shield) benutzt werden, um einen FET von anderen FETs, welche auf demselben Halbleitersubstrat vorhanden sind, elektrisch zu isolieren. Die im folgenden beschriebene Herstellungsmethode erzeugt eine Ausführungsform eines FET 's, welche von einem relativ dicken Oxidisolationsbereich umgeben ist, welcher im allgemeinen als Feldoxid (field oxide) bezeichnet wird. Dieses Feldoxid wird im allgemeinen durch thermische Oxydation des Halbleitersubstrats erzeugt, obwohl es auch durch chemisches Niederschlagen aus der Dampfphase erzeugt werden kann. Das Feldoxid kann vollständig oder teilweise bezüglich der oberen Oberfläche der Source- und Draingebiete in das Halbleitersubstrat eingelegt (recessed) sein oder es kann auch bezüglich der Source- und Draingebiete nicht eingelegt sein.
Die Gateelektrode des FET's besteht aus einem Material mit einem hohen Schmelzpunkt, bevorzugt aus Polysilicium, und ist im allgemeinen vom selben Leitfähigkeitstyp wie das Source- und das Draingebiet. Gemäß dem erfindungsgemäßen Verfahren wird das selbst-justierende Kontaktloch zu dem Polysiliciumbereich so hergestellt, daß ein Durchführungsloch eingebracht (delineated) wird, welches bezogen auf die Fläche des Polysiliciuinbereichs übergroß sein kann, jedenfalls nicht kleiner als es bei den bekannten Verfahren üblich ist. Das Durchführungsloch zu dem Polysiliciummaterial wird durch eine Isolierschicht geätzt, welche mittels chemischen Niederschiagens aus der Dampfphase aufgebracht worden ist. Die Ätztiefe wird mittels einer Ätzstopschicht unterhalb der niedergeschlagenen Isolierschicht gesteuert. Wegen dieser Art der ÄtzSteuertechnik kann der ι Kontaktbereich sich bis unterhalb des Polysiliciumsbereichs in jeder Richtung ausdehnen und kann sogar flächenmäßig die
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Gateelektrode übertreffen.
Um einen integrierten Schaltkreis mit den FETs herzustellen, sind elektrische Leitungen für das Untereinanderverbinden der Sourcegebiete, Draingebiete und Gates der FETs in irgendeiner Kombination auf demselben Substrat notwendig. Diese Leitungen können diffundierte oder ionenimplantierte Streifen im Silicium, Leitungen aus Polysilicium oder anderen Gate-Elektrodenmaterialien oder metallische Zwischenverbindungen, beispielsweise aus Aluminium, sein. Diese Leiterzugmuster können einander kreuzen und voneinander elektrisch isoliert sein und auch, wo immer das gewünscht wird, miteinander elektrisch verbunden sein. Die aus Polysilicium und aus Metall bestehenden Leitungen sind von dem Halbleitersubstrat isoliert. Die Isolation zwischen dem Siliciumsubstrat und diesen Signalleitungen wird durch das Feldisolationsoxid gewährleistet. Die PoIysiliciumgateelektrode wird im allgemeinen definiert (delineated) , indem eine oxydationshemmende Schicht benutzt wird. Dies erlaubt es, anschließend ein Oxid thermisch über dem Source- und dem Drainbereich und an den Flanken des Polysilicium- ; gates aufzuwachsen, um dadurch eine partielle Isolation zu erreichen. Die oxydationshemmende Schicht wird durch Ätzen entfernt und dann wird eine Ätzstopschicht ganzflächig auf die ganze Struktur aufgebracht. Dann wird eine dicke Oxidisolationsschichlt aufgebracht. Ein Kontaktloch oder ein Durchführungsloch wird j dann, wo immer es gewünscht wird, über den Polysiliciumbereicheh erzeugt. Dieses Loch kann wegen der Anwesenheit der Ätzstopschicht Übergröße haben. Dies vermindert beachtlich das notwendige Maß der Justiergenauigkeit zwischen der Polysiliciumelekjtrodenmaske und der Kontaktlochmaske. Die Kontaktlöcher zu den diffundierten Siliciumbereichen werden mittels eines zusätzlichen Maskierungsschritts erzeugt. Schließlich wird eine Metallschicht aufgebracht und dann das metallische Leiterzugmuster {erzeugt.
'Die vorliegende Erfindung bezieht sich auch auf ein Verfahren zum Herstellen eines integrierten Schaltkreises, welcher FETs YO 975 070 7 O 9 8 8 1 / O 6 6 S
mit einer selbstjustierenden elektrischen Verbindung zwischen der Gateelektrode und der metallischen Verbindung enthält, wobei die Gateelektrode selbstausgerichtet (self-aligned) bezüglich dee Source- und des Draingebiets ist und wobei die FETs des integrierten Schaltkreises einen Kanalbereich'eine Gateisolation, eine elektrisch leitfähige Gateelektrode, ein Source- und ein Draingebiet, - abgesehen von den Kontaktflächen eine dicke Isolation über dem Source- und dem Draingebiet und über der Gateelektrode, Feldisolations- oder Feldabschirmungsbereiche zwischen den FETs des integrierten Schaltkreises, elektrich hoch-leitfähige Zwischenverbindungen metallischen Typs und eine selbstjustierende,elektrische Verbindung zwischen dem Gate und einer Zwischenverbindung aufweisen.
Das Herstellungsverfahren umfaßt folgende Schritte:
Ά Bereitstellung eines Halbleiterstubstrats von einem ersten Leitfähigkeitstyp, welches aktive Verunreinigungen eines ersten Leitfähigkeitstyps enthält;
B Erzeugung von festgelegten Feldoxidbereichen zwischen den anschließend zu formenden FETs des integrierten Schaltkreises ;
JC Erzeugung einer dünnen Isolatorschicht auf dem erwähnten Substrat, welche später als FET-Gateisolation dienen soll;
p Aufbringen und Dotierung einer ersten Schicht aus einem ! leitfähigen Gateelektrodenmaterial über der Isolationsschicht!; Ξ Aufbringen einer nicht oxydierenden maskierenden Schicht; |
E" Mittels Maskierens und Ätzens Erzeugung von festgelegten Bereichen, um FET-Gates und Zwischenverbindungsmuster aus dem Gateelektordenmaterial zu erzeugen;
3 Bildung mittels Diffusion oder Ionenimplantation von dotierten Source- und Draingebieten der FETs von einem zweiten und entgegengesetzten Leitfähigkeitstyp, wobei diese Source- und Draingebiete selbstausgerichtet bezüglich den Rändern der Gateelektroden sind;
6 5
H Aufwachsen eines thermischen Oxids über den Source- und Drainbereichen und an den Flanken der Gates, um eine teilweise Isolation zu erhalten;
I Entfernen der nicht oxydierenden Schicht durch Ätzen;
J Aufbringen einer Ätzstopschicht;
K Aufbringen einer dicken Isolationsschicht;
L Definieren und Ätzen von Durchführungslöchern durch die genannte Isolationsschicht, um Zugang zu den Gateelektroden und teilweisen Zugang zu den Source- und Draingebieten zu erzeugen;
M Entfernung mittels Ätzens der Ätzstopschicht in den Kontaktgebieten ;
N Definieren und Ätzen der Durchführungslöcher zu den Source- und Draingebieten;
0 Aufbringen einer Schicht aus einem hoch leitfähigen Material und anschließende Erzeugung des Leiterzugmusters, welches elektrischen Kontakt zu den Gateelektroden und zu den Source- und Draingebieten, überall dort wo Kontaktlöcher erzeugt worden sind, macht und
P Herstellung einer elektrischen Verbindung zu dem Halbleitersubstrat .
Wenn dies erwünscht ist, kann der Schritt I mit dem Schritt M kombiniert werden. Darüberhinaus kann der Schritt P, in wel- ;
ehern eine elektrische Verbindung zu dem Halbleitersubstrat er- i
zeugt wird, vorher, gleichzeitig mit oder nach der Bildung des ,Gatekontakts zu dem Leiterzugmuster durchgeführt werden . Die ! Substratverbindung kann zu der Rückseite des Halbleitersubstrats d.h. zu derjenigen Seite des Halbleiterplättchens, wel-j ehe entgegengesetzt derjenigen ist, auf welcher die FETs erzeugt werden, oder auch auf derjenigen Seite des Substrats, auf! welcher sich die FETs befinden, erfolgen. Wenn es erwünscht wird, kann im letzteren Fall das metallische Leiterzugmuster
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auch dazu benutzt werden, die elektrische Verbindung zu denjenigen Substratbereichen, welche kontaktiert werden sollen, herzustellen.
Die Fign. 3, 4, 5 und 6 illustrieren Verfahren gemäß dem Stand der Technik zur Herstellung von FETs. Die Kenntnis dieser Verfahren erleichtert das Verständnis der vorliegenden Erfindung.
In der Fig. 3 ist eine Aufsicht auf einen FET mit einem PoIysiliciumgate 10 und einem konventionellen Kontaktloch zu einem Gebiet auf dem Polysiliciumbereich 14, welches nicht über dem Kanalbereich unter dem Gate liegt, gezeigt. Solch eine Struktur ist bekannt. Indem das Kontaktloch 12 nicht über dem Kanalbereich sondern seitlich gegenüber diesem versetzt eingebracht wird, kann ein FET mit einer Kanallänge L, welche gleich der kleinsten auflösbaren lithographischen Linienbreite ist, gemacht werden. Da jedoch das Kontaktloch seitlich vom Kanalbereich gemacht wird, muß ein zusätzliches Gebiet geopfert werden, um die elektrische Verbindung zwischen dem Gate und der metallischen Leitung 18 herzustellen, und infolgedessen ist die Gesamtfläche des FET's groß. Das Polysiliciumgateelektrodenmaterial 14 kann ausgedehnt werden, um ein Zwischenverbindungsmuster zu erzeugen, wenn dies erwünscht ist.
Pig. 4 zeigt in Aufsicht einen FET, welche mit denselben Verfahr ens sehr it ten wie derjenige in der Fig. 3 hergestellt wurde,
mit dem Unterschied allerdings, daß die Verbindung 12 zur Gate*!
elektrode direkt über dem Kanalbereich des FET's vorgenommen i i
wird. Dies reduziert zwar in vorteilhafter Weise die Gesamtfläche, welche für den FET geopfert werden muß, hat aber den Nachteil, daß dies die Kanallänge L wegen der erforderlichen ]|laskenausrichttoleranzen, welche bei der Erzeugung des Gate- ; kontakts einbehalten werden müssen lang macht. Da die !Schaltgeschwindigkeit des FET's umgekehrt proportional zur i ]jänge des Kanals ist, ist es wünschenswert, die kürzest mögliche mit einem gegebenen lithographischen Bestrahlungs-YO 975 070 709881/0665
•Co
system erreichbare Kanallänge zu erzeugen.
Die Fig. 5 zeigt in Aufsicht einen FET, welcher mittels der obenerwähnten selbstjustierenden Kontaktmethode von Kalter u.a. hergestellt worden ist. Hier ist die Kanallänge L vorteilhaft kurz und das Gesamtgebiet, welches der FET einnimmt, ist klein. Die Fig. 6 zeigt einen Querschnitt durch das in der Fig. 5 gezeigte Bauteil, entlang der eingezeichneten Linie. Das thermisch gewachsene Isolationsoxid 28 über dem Source- und dem Draingebiet 20 und 22 und über den Feldisolationsgebieten 24 und 26 hat wie weiter oben beschrieben wurde, eine beschränkte Dicke. Zusätzlich kann da das Polysiliciumgateelektrodenmaterial vollständig freiliegt, die metallische Verbindungsleitung das Gatematerial nicht kreuzen ohne eine elektrische Verbindung zu erzeugen. Bei diesem Vorgehen stellt das Polyslliciumgateelektrodenmaterial also kein zusätzliches elektrisches Zwischenverbindungsniveau sondern nur die Gateelektroden bereit.
Die Fig. 1 zeigt eine Ausführungsform eines FET's mit einem i selbstjustierenden Gate-Kontakt, welcher mittels des erfindungsgemäßen Verfahrens hergestellt worden ist. Es sei angemerkt, j daß der FET in der Fig. 1 dieselbe Kanallänge L und denselben Platzbedarf wie der in der Fig. 5 gezeigte FET hat. Fig. 2 zeigt, daß die Isolation 27 über dem Sourcebereich 20, dem Drainbereich 22 und über den Feldisolationsbereichen 24 und 26 des FET's, welcher mittels des erfindungsgemäßen Verfahrens hergestellt worden ist, relativ dicker gemacht werden kann als die Isolation in der bekannten, in der Fig. 6 gezeigten FET-Struktur und zwar deshalb, weil sie chemisch aus der Dampfphase aufgebracht ist.
Die Fig. 7 zeigt einen Ausschnitt aus einem integrierten Schaltkreis, welcher mittels des erfindungsgemäßen Verfahrens iergestellt worden ist. Solch ein Ausschnitt kann Teil einer
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Logik in Matrixanordnung mit wahlfreiem Zugriff (random logic array) sein. In den FETs, welche mittels des erfindungsgemäßen Verfahrens hergestellt worden sind, kann das Polyslliciumgateelektrodenmaterial 10 unter der metallischen Verbindungsleitung 19 an der Stelle 29 hindurchkreuzen, ohne daß es eine elektrische Verbindung gibt. Auf diese Weise wird ein zusätzliches Niveau für elektrische Zwischenverbindungen bereitgestellt. Es werden dann elektrische Signale über diffundierte Source- und Drainleitungen 20 bzw. 22 über Polysiliciumgateelektrodenleitungen 10 und über metallische Zwischenverbindungsleitungen 18, 19 und 21 geleitet. Dies erhöht die Flexibilität von Zwischenverbindungen innerhalb des integrierten Schaltkreises, was zu kompakteren Schaltkreisauslegungen führt und erlaubt, komplexere Schaltkreise zur Ausführung zu bringen.
Der Einfachheit halber richtet sich die nachfolgende Diskussion von Fabrikationsschritten der vorliegenden Erfindung bevorzugt auf die Anwendung eines Siliciumsubstrats vom p-Typ als Halbleitersubstrat und auf Verunreinigungen vom η-Typ als eindiffundierte oder einimplantierte Dotierungsverunreinigungen. Dies führt zu der n-Kanal-FET-Technologie. Es sei aber klargestellt, daß es auch möglich ist, Substrate vom η-Typ und !diffundierte und einimplantierte Dotierungsverunreinigungen vom p-Typ bei der Anwendung der vorliegenden Erfindung in der jp-Kanal-FET-Technologie zu benutzen. Es sei klargestellt, daß, wenn sich die Diskussion auf Verunreinigungen vom η-Typ beizieht, die Prozeßschritte auch auf Verunreinigungen vom p-Typ i und umgekehrt anwendbar sind. Die vorliegende Erfindung ist j auch auf andere bekannte, nicht aus Silicium bestehende Substrate anwendbar. Die hier benutzten Ausdrücke "Verbindungsleitungen vom metallischen Typ" oder "Verbindungsleitungen hoher Leitfähigkeit" beziehen sich auf Leitungen aus Metall, wie z.B. aus Aluminium. Auch werden die Ausdrücke "Leitungen" und "Streifen" austauschbar für lange, schmale, lithographisch erzeugte (delineated) Bereiche verwendet. Darüberhinaus werden
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die Ausdrücke "Polysilicium" und "polykristallines Silicium", wie auch im Stand der Technik üblich, in gleichem Sinne gebraucht. Außerdem sei klargestellt, daß wenn von Verunreinigungen von einem "ersten Typ" und von Verunreinigungen von einem "zweiten Typ" die Rede ist, der "erste Typ" sich auf Ver^ unrein!gungen vom n- oder p-Typ und "zweiter Typ" sich auf Verunreinigungen vom entgegengesetzten Leitfähigkeitstyp beziehen. D.h., daß wenn der "erste Typ" ρ ist, daß dann der "zweite Typ" η ist. Wenn der "erste Typ" η ist, dann ist der "zweite Typ" p.
Die Fig. 8 zeigt einen Ausschnitt aus der Struktur, von der bei der Anwendung der Erfindung ausgegangen wird. Ein halbleitendes Siliciumsubstrat 32 vom p-Typ mit der gewünschten Kristallorientierung (beispielsweise < 100 >) wird durch in Scheiben Sägen eines Siliciumkristalls vom p-Typ und anschließendes Polieren erhalten, welcher in der Gegenwart eines p-dotierenden Dotierungsstoffs, wie z.B. Bor, gemäß bekannten Kristallziehtechniken erzeugt worden ist. Andere Dotierungsstoffe vom p-Typ für Silicium schließen Aluminium, Gallium und Indium ein.
Der erste Schritt in dem Verfahren besteht darin, eine Isolation zwischen den FETs des integrierten Schaltkreises herzustellen. Die vorliegende Erfindung kann irgendeine von mehre-j ren Möglichkeiten der Isolation verwenden: Nicht eingelegtes ! Feldoxid, eingelegtes Feldoxid, einen niedergeschlagenen Iso- : lator und eine Feldabschirmung. Für die Erläuterung der Erfin- I dung nehmen wir an, daß ein vollständig eingelegtes Feldiso- j lationsoxid mit einem mittels einer Borionenimplantation erzeugten Kanalstopperbereich unter dem und seitlich von dem ein-j gelegten Oxid verwendet wird. Eine solche Struktur ist bei- I spielsweise in dem US-Patent 3 899 363 im einzelnen beschrie- ι ben. Die Fig. 8A zeigt das eingelegte Feldisolationsoxid 34 j und den Kanalstopbereich 36, welcher verhindert, daß sich ein parasitärer Leckkanal unterhalb des und seitlich von dem FeIdisolationsoxid 34 bildet. Das in der Fig. 9A gezeigte Masken-
muster wird dazu benutzt, um die Feldisolationsbereiche zu YO975O7° 709881/0668
bilden. Dies ist der erste lithographische, mustererzeugende (delineating) Maskierungsschritt. Nach der Bildung der Feldisolationsbereiche wird eine dünne Gateisolatorschicht 38 auf dem Siliciumsubstrat 32 aufgewachsen oder niedergeschlagen. Dieser Gateisolator, welcher etwa 2OO bis 1000 A* dick ist, wird bevorzugt mittels einer thermischen Oxydation der SiIiciumoberfläche bei 10OO °C in der Gegenwart von trockenem Sauerstoff erzeugt. Vor oder nach der Bildung des Gateisolators kann eine zusätzliche Dotierung der Kanaloberfläche mittels Implantation oder Eindiffusion von Borionen erzeugt werden. Diese zusätzlich dotierte Oberflächenschicht 40, welche als Kanaldotierung bezeichnet wird, ist etwa 1OOO bis 50OO 8 tief und dient dazu, die Gateschwellspannung (gate threshold voltage) des FET's auf einen gewünschten Wert zu erhöhen. Bevorzugt wird die Kanaldotierung mittels einer Borionenimplantation erzeugt und zwar bevorzugt nach Erzeugung des Gateisolators. Typischerweise findet die Borionenimplantation bei einer
12 —2 Energie von etwa 50 KeV mit einer Dosis von etwa 10 cm statt. Dann wird das Gateelektrodenmaterial 42 niedergeschlagen. Bevorzugt besteht es aus Polysilicium und ist etwa 15OO bis 5000 A dick und kann durch chemisches Niederschlagen aus der Dampfphase erzeugt werden. Die Polysiliciumschicht 42 wird mit einem Dotierungsmittel vom η-Typ, wie z.B. Arsen, Phosphor oder Antimon gemäß irgend einem von mehreren bekannten Verfahren dotiert. Bevorzugt wird das Polysilicium mit Phosphor dotiert, wobei bevorzugt eine POCl3~Schicht aufgebracht wird, die anschließend auf etwa 870 °C erhitzt wird, um den Phosphor in das Polysilicium hineinzutreiben, wodurch es ein Material vom η-Typ wird. Anschließend wird die restliche POCl3-Schicht ; !entfernt, indem das Plättchen in gepufferter Flußsäure geätzt jwird. Eine dünne, die Oberfläche schützende Schicht 44 aus !Siliciumdioxid, welche zwischen 50 und 200 8 dick ist, wird !dann auf der Polysiliciumschicht aufgewachsen oder niedergeschlagen, um zu verhindern, daß eine anschließend aufgebrachte oxydationshemmende Schicht 46 mit dem Polysilicium reagiert \
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und es dadurch schwierig wird, die oxydatlonshemmende Schicht später zu entfernen. Eine daran haftende oxydationshemmende Schicht 46 aus einem nicht oxydierenden Material, wie z.B. Siliciumnitrid, Aluminiumnitrid, Bornitrid, Aluminiumoxid oder Siliciumcarbid wird dann aufgebracht. Bevorzugt besteht die Schicht 46 aus Siliciumnitrid und ist angenähert 500 bis 10OO 8 dick. Die Schicht 46 kann mittels konventioneller chemischer Niederschlagstechniken aus der Dampfphase aufgebracht werden. Eine zusätzliche Schicht 48 aus Siliciumdioxid wird dann niedergeschlagen. Die Siliciumdioxidschicht 48 ist etwa 5OO bis 1000 8 dick und kann durch chemisches Niederschlagen aus der Dampfphase gebildet werden. Die Schicht 48 dient als eine Ätzmaske, um die Schicht 46 abzugrenzen (to delineate) Die Schicht 46 dient als Ätzmaske, um vorherbestimmte geometrische Muster in der Siliciumdioxidschicht 44 zu erzeugen und als oxydationshemmende Schicht während des anschließenden AufWachsens von Siliciumdioxid über andere Teile der Struktur. Die Schicht 44 dient ihrerseits als Maske, um Muster in der Polysiliciumschicht 42 zu definieren. Das Material, aus dem die oxydationshemmende Schicht besteht, sollte sich nicht oxydieren lassen oder mindestens nur extrem langsam im Vergleich zu Silicium und Polysilicium oxydieren lassen. Das Material, aus dem die oxydationshemmende Schicht besteht, wird unter den Bedingungen, welchen es bei der Ausführung der vorliegenden Erfindung unterworfen wird, als nicht oxydierend angesehen. Die oxydationshemmende Schicht 46 besteht bevorzugt aus einem Nitrid, wie z.B. Siliciumnitrid, und verhindert lie Oxydation der darunterliegenden Polysiliciumschicht 42. Sine das Gate-Muster bestimmende Schicht, beispielsweise iine Schicht 50 aus Lackmaterial des Typs, welcher bei bekannten lithographischen Maskierungs- und Ätztechniken benutzt wird, wird auf die Oberfläche der oberen Siliciumdioxidschicht 18 aufgebracht. Irgendeine der wohlbekannten photoempfindlichen, polymerisierbaren Lackmaterialien kann benutzt werden. Das Lackmaterial wird mittels Aufschleuderns oder durch Auf-
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sprühen aufgebracht. Die resultierende Struktur ist in der Fig. 8B gezeigt. Die Schicht aus Photolackmaterial 50 wird getrocknet und dann selektiv einer Strahlung von ultraviolettem Licht durch eine photolithographische Maske hindurch (s. Fig. 9B) ausgesetzt. Diese Maske besteht aus einem lichtdurchlässigen Material und hat gemäß einem vorher bestimmten Muster lichtundurchlässige Bereiche. Beim Belichten werden die Bereiche des Lackmaterials, welche unter den lichtdurchlässigen Bereichen der Maske liegen, polymerisiert. Nach dem Entfernen der Maske wird das Plättchen in einer geeigneten Entwicklerlösung, welche diejenigen Bereiche des Lackmaterials, welche sich unter den lichtundurchlässigen Bereichen der Maske befanden und deshalb nicht dem ultravioletten Licht ausgesetzt waren, herausgelöst. Die Struktur kann dann erwärmt werden, um das verbliebene Lackmaterial, welches dem gewünschten Muster entspricht, d.h. welches die Bereiche bedeckt, in welchen anschließend die Polysiliciumgatebereiche gebildet werden sollen, weiterzupolymerisieren und zu härten. Dies ist der zweite lithographische Maskierungsschritt des Verfahrens.
Als nächstes wird die Struktur zur Entfernung der Teile der Siliciumdioxidschicht 48, welche nicht vom Lackmaterial 50 !beschützt sind, behandelt. Dazu wird das Plättchen in eine i Lösung von gepufferter Flußsäure eingetaucht. Die Ätzlösung [löst Siliciumdioxid, aber greift den Lack, die oxydations-Ihemmende Schicht 46, beispielsweise aus Siliciumnitrid, oder !anderen Materialien der Struktur nicht an. Die resultierende i
Struktur ist in der Fig. 8C gezeigt. Das Photolackmaterial 1O oberhalb des geätzten Siliciumdioxids 48 wird dann durch Lösen in einem geeigneten Lösungsmittel entfernt. Die verbleibenden Siliciumdioxidbereiche 48 entsprechen einem vorher bestimmten Muster und dienen nun als Maske beim Ätzen von vorher bestimmten Mustern in die oxydationshemmende Schicht 46. Die Muster in der Schicht 46 dienen dann als Maske, um Muster in die dünne Oxidschicht 44 zu ätzen, und die Muster in der Schicht 4-!
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dienen dann als eine Maske zum Ätzen von Mustern in die Gateisolatorschicht 38. Die Muster in der Schicht 46 können, wenn Siliciumnitrid angewandt wird, durch Ätzen in einer Phosphorsäurelösung bei 180 0C gebildet werden. Muster in der dünnen Oxidschicht 44 werden durch Atzen in einer Lösung von gepufferter Flußsäure gebildet. Muster in der Polysiliciumschicht 42 werden durch Ätzen in einem wohlbekannten Ätzmittel, wie z.B. Äthylendiamin-Brenzkatechin bei 100 C gebildet. Die resultierende Struktur ist in der Fig. 8D gezeigt. Muster in die Siliciumdioxidgateisolatorschicht 38 werden durch Ätzen in einer Lösung von gepufferter Flußsäure gebildet, welche auch die verbliebenen Reste der Oxidschicht 48 entfernt. Dies vollendet den zweiten grundlegenden mustererzeugenden Maskierungsschritt, welcher die FET-Gate-Elektroden erzeugt.
Die Source- und Draingebiete vom η-Typ werden nun mittels wohlbekannter Ionenimplantations- oder Diffusionstechniken erzeugt. Zur Beschreibung der vorliegenden Erfindung ist das Verfahren der Ionenimplantation ausgewählt worden. Beispielsweise können das Source- und das Draingebiet 52 bzw. 54 aus dotiertem Silicium vom n-Typ 2000 8 tief mittels einer Arsen -Implantation mit einer Energie von 100 KeV und einer
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Dosis von 4 · 10 Atomen/cm gebildet werden. Während der Source- und Drain-Implantation wirken der Gateisolator 38, die Polysiliciumgateelektrode 56 und die verbliebenen Bereiche der dünnen Siliciumdioxidschicht 44 und die oxydationshemmende Schicht 46 als eine Blockierungsmaske, um zu verhindern, daß die zu implantierenden Dotierungsverunreinigungen vom η-Typ in den FET-Kanalbereich 58 unter dem Polysiliciumgate 42 eindringen. Das dicke Feldoxid 34 wirkt als eine Blockierungsmaske, um zu verhindern, daß Verunreinigungen vom η-Typ in den parasitären Kanalstopbereich 36 (parasitic channel stopper region) eindringen. Der resultierende Querschnitt nach der Bildung der Source- und Drainbereiche ist in der Fig. 8E gezeigt. Es sei angemerkt, daß, wenn eine Ionenimplan-
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"""so
tation dazu benutzt wird, um die Source- und Drainbereiche vom η-Typ zu erzeugen, der Schritt zum Ätzen der freiliegenden Bereiche der Schicht 38 vor oder nach dem Schritt des Implantierens der Verunreinigungen vom η-Typ durchgeführt werden kann oder daß es auch möglich ist, die Schicht 38, wenn dies erwünscht ist, während des ganzen Verfahrens beizubehalten. Bevorzugt werden die freiliegenden Bereiche der Schicht 38 durch Ätzen in einer Lösung von gepufferter Flußsäure nach dem Schritt der Ionenimplantation der Source- und Drainbereiche entfernt.
Aus der Fig. 8E ist ersichtlich, daß die Grenzen des Source- und des Drain-Gebiets 52 bzw. 54 vom η-Typ und der Kanalbereich 58 des FET's bestimmt sind durch die Ränder des Polysiliciumgates 56. Dieses Merkmal des Verfahrens wird im Stand der Technik allgemein als "selbstjustierte Gate-Technik" ("self-aligned gate technique") bezeichnet. Wenn das Gate zu Source und Drain selbstjustiert ist, werden die parasitären Gate-zu-Source-und Gate-zu-Drain-überlappungskapazitäten in vorteilhafter Weise gegenüber anderen, nicht mit der "selbstjustierenden Gate-Technik" arbeitenden FET-Fabrikationstechniken reduziert. Als nächstes wird eine dielektrische Isolierschicht 60 über dem Source- und dem Drainbereich 52 bzw. 54 erzeugt. Die Schicht isoliert elektrisch die anschließend gebildete metallische Leitung zum Gate von dem Source- und dem Drainbereich vom n-Typ in der Nähe der Gateelektrode und sorgt für eine zusätzliche Isolation an den Seiten der Polysiliciumgates und der ZwI-pchenverbindungsbereiche aus Polysilicium. Die Bildung der
(Schicht 60 erhöht auch in vorteilhafter Weise die Dicke des Feldoxids 34. Infolgedessen sollte die Schicht 60 so dick als (nöglich sein, jedoch nicht so dick, daß das Silicium in den (Source- und Drainbereichen oder in den Feldbereichen während Öer Oxydation in einem nicht gewünschten Ausmaß verbraucht Wird.
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Die dielektrische Isolationsschicht 60 über den Feldbereichen, und über den Source- und Drainbereichen vom η-Typ wird erzeugt durch Aufwachsen einer 15CX) bis 2500 8 dicken Siliciumdioxidschicht mittels thermischer Oxydation bei 1OOO 0C in der Gegenwart von Dampf. Während dieser Oxydation werden etwa 600 bis 10OO 8 des Siliciumsubstrats über den Source- und Drainbereichen vom η-Typ in Siliciumdioxid umgewandelt. Wie die Fig. 8F zeigt/ werden Source und Drain 52 bzw. 54 vom η-Typ in das Substrat hinein und lateral um das wachsende Oxid herum weitergetrieben. Da das Siliciumdioxid dazu neigt, Dotierungsstoffe vom η-Typ auszustoßen, wird das Dotierungsmittel vom η-Typ während dieser Oxydation nicht in einem wesentlichen Umfang verbraucht. Die laterale Diffusion der Source- und Drainbereiche verschlechtert auch nicht die elektrischen Eigenschaften der FETs in einem merkbaren Ausmaß. Die obere Oberfläche des Gates aus Polysilicium ist vor der Oxydation durch den verbleibenden Rest der oxydationshemmenden Schicht 46 beschützt, während die Enden des Gates an den Grenzen von Source und Drain der Oxydation ausgesetzt sind, wodurch in erwünschter Weise eine beschützende Isolation bis hinauf zu der oxydationshemmenden Schicht 46 erzeugt wird. Während der Oxydation wird die Dicke des Feldoxids 34 i in vorteilhafter Weise um etwa 500 bis 750 8 erhöht. Dann werden die verbleibenden Bereiche der oxydationshemmenden Schicht 46 über den Polysiliciumbereichen mittels eines Xtzimittels, wie z.B. auf 180 0C erhitzte Phosphorsäure, entfernt. j
Nun wird eine Ätzstopschicht 62 ganzflächig auf der Struktur !niedergeschlagen. Diese Schicht ist bevorzugt zwischen 500 und 1000 8 dick und wird bevorzugt mittels chemischem Niederschlagen aus der Dampfphase niedergeschlagen. Die Schicht 62 besteht aus einem Material, welches von einer gepufferten Flußsäurelösung, welche dazu benutzt wird, um Löcher in eine anschließend aufgebrachte dicke Oxidschicht 64 zu ätzen, nicht oder zum mindesten sehr langsam geätzt wird. Die Ätzstop-
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schicht 62 kann aus Aluminiumoxid, Aluminiumnitrid, Siliciumcarbid oder Siliciumnitrid bestehen, wobei sie bevorzugt aus dem letzteren besteht. Die Schicht 64 wird bevorzugt mittels chemischen Niederschiagens aus der Dampfphase erzeugt, ist bevorzugt zwisehen 2500 und 5000 S dick und besteht bevorzugt aus Siliciumdioxid. Die Schicht 64 wird ganzflächig über der Struktur niedergeschlagen, auch über den Gateelektrodenbereichen 56 aus Polysilicium. Die resultierende Struktur ist in der Fig. 8F gezeigt.
Nun wird wieder eine Schicht aus Photolack aufgebracht und dann selektiv einer Bestrahlung mit ultraviolettem Licht durch eine photolithographische Maske hindurch ausgesetzt. Diese Maske besteht aus einem durchsichtigen Material, welches undurchlässige Bereiche gemäß einem vorher festgelegten Muster, welches in der Fig. 9C gezeigt ist, aufweist. Beim Bestrahlen des maskierten Plättchens mittels ultravioletten Lichts polymerisieren die Bereiche des Lackmaterials, welche unter den durchsichtigen Bereichen der Maske liegen. Nach dem Entfernen der Maske wird das Plättchen in einer geeigneten Entwicklerlösung gespült, welche diejenigen Bereiche des Lackmaterials, welche nicht dem ultravioletten Licht ausgesetzt waren, wegwäscht. Die Struktur kann dann erhitzt werden, ■um das verbliebene Lackmaterial weiter zu polymerisieren und !zu härten. Das verbliebene Lackmaterial stimmt überein mit jdem gewünschten vorher bestimmten Muster, d.h. es bedeckt
diejenigen Bereiche, in welche anschließend keine Kontaktlöcher geätzt werden sollen. Dies ist der dritte lithographische Maskierungsschritt. In den freiliegenden Bereichen der Lackschicht sollen dann die Kontaktlöcher oder Durchführungen zu den Gateelektroden aus Polysilicium und zu den Source- und Drainbereichen aus Silicium vom η-Typ gebildet werden.
Nun wird die Struktur in einer gepufferten Flußsäurelösung geätzt, um diejenigen Bereiche der Oxidschicht 64, welche
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nicht von dem Lackmaterial beschützt sind, zu entfernen. Die Tiefe des geätzten Kontaktlochs ist durch die Ätzstopschicht 62 bestimmt, welche sich nicht wesentlich in der gepufferten Flußsäurelösung auflöst. Die verbliebenen Bereiche des Photolacks werden nun in einem geeigneten Lösungsmittel aufgelöst. Dann werden die freiliegenden Bereiche der Ätzstopschicht 62 aus Siliciumnitrid in den Durchführungsöffnungen durch Ätzen in Phosphorsäure bei 180 C entfernt. Die freiliegenden Bereiche der dünnen Oxidschicht 44 in dem Kontaktloch über der Gateelektrode aus Polysilicium wird nun durch ein kurzes Eintauchen in eine gepufferte Flußsäurelösung entfernt. Das Ätzen der dünnen Oxidschicht 44 reduziert nicht wesentlich die Dicke der thermisch gewachsenen Oxidschicht 60 in den Kontaktlochbereichen oder von anderen Oxidschichten der Struktur. In diesem Stadium des Verfahrens liegt die Polysiliciumgateelektrode im Kontaktlochbereich vollständig frei. Dies zeigt die Fig. 8G. Der Schritt des Entfernens der freiliegenden Bereiche der dünnen Oxidschicht 44 kann auch in einem späteren Stadium des Verfahrens durchgeführt werden, beispielsweise direkt vor dem Aufbringen einer Schicht aus metallischem Material für die Zwischenverbindungen.
Aus der Fig. 8G sollte der Zweck der thermisch gewachsenen Oxidisolationsschicht 60 offensichtlich werden, denn ohne sie würde die metallische Schicht, welche das Gate kontaktiert mit dem Source- und Drainbereich des FET's elektrisch kurzgeschlossen sein.
Wenn auch das erfindungsgemäße Verfahren durch die Anwendung der Ätzstopschicht 62 sehr erleichtert wird, kann das Verfahren doch auch ohne die Schicht 62 durchgeführt werden, wenn während des Ätzens der Oxidisolation mit großer Vorsicht vorgegangen wird. Wie die Fig. 8F zeigt, wird die Isolation über dem Polysiliciumgatematerial 56 durch die niedergeschlagene Oxidschicht 64 gebildet, während die Iso-
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~ IT ~
lation über dem Source- und dem Drainbereich 52 bzw. 54 aus dotiertem Silicium sowohl die niedergeschlagene Oxidschicht als auch die thermisch gewachsene Oxidschicht 60 umfaßt. Wegen dieses Unterschieds in der Oxidisolationsdicke und wegen der relativ größeren Ätzgeschwindigkeit von niedergeschlagenem Oxid kann man, wenn man die Ätzzeit sorgfältig kontrolliert, bis hinunter zu dem Polysiliciumbereich ätzen, ohne die Source- und Drainbereiche freizulegen.
In diesem Stadium des Verfahrens gehen die Kontaktlöcher oder Durchführungen 65 bzw. 67 über dem Source- und dem Drainbereich vom η-Typ nicht durch die thermisch gewachsene Oxidschicht 60 hindurch.Nun wird in derselben Weise wie oben beschrieben eine weitere Schicht Photolack aufgebracht, belichtet und entwickelt. Das verbliebene Lackmaterial stimmt überein mit dem in der Fig. 9D gezeigten Muster, d.h. es bedeckt die Bereiche, in welchen Kontaktlöcher zu den Source- und Drainbereichen vom η-Typ nicht geätzt werden sollen. Dies ist der vierte lithographische mustererzeugende Schritt.
Die freiliegenden Bereiche der thermischen Oxidschicht 60 in den Kontaktlöchern werden durch Ätzen in einer gepufferten Flußsäurelösung entfernt, wodurch die Source- und Drainbereiche laus Silicium vom η-Typ teilweise freigelegt werden. Dann werden die verbliebenen Bereiche des Lacks in einem geeigneten Lösungsmittel aufgelöst. Den Querschnitt durch die dann vorliegende Struktur, welche die Kontaktlöcher zu dem Source- und dem Drainbereich vom η-Typ einschließt, zeigt die Fig. 8H.
Sine Schicht 66 aus einem sehr gut elektrisch leitenden Material, wie z.B. aus Aluminium, wird nun aufgebracht. Bevorzugt Lst die Aluminiumschicht 5000 bis 10 000 8 dick und wird mittels Aufdampfens aufgebracht. Eine Photolackschicht wird aufgefracht, belichtet und entwickelt, wobei das in der Fig. 9E ''
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gezeigte Muster als Maske benutzt wird. Dann wird das metallische Leiterzugmuster durch Ätzung erzeugt und die verbliebenen Bereiche des Lacks werden in einem geeigneten Lösungsmittel aufgelöst. Dies ist der fünfte mustererzeugende Schritt. Ein Querschnitt der dann vorliegenden Struktur mit der selbstjustierenden FET-Gateverbindung ist in der Fig. 81 gezeigt. Es sei angemerkt, daß die Oxidisolationsschicht über dem größeren Teil des Source- und des Drainbereichs 52 bzw. 54 und auch über dem Feldisolationsbereich 34 dank der Anwesenheit der niedergeschlagenen Oxidschicht 64 relativ viel dicker ist. Dies reduziert in vorteilhafter Weise die kapazitive Kopplung zwischen den Source-, Drain- bzw. Substratbereichen und den metallischen Leitungen, welche die Verbindungen zu den PoIysiliciumgateelektroden herstellen.
Den Fachleuten ist es bekannt, daß auch noch andere Schichten, beispielsweise eine Passivierungsschicht aus mittels Kathodenzerstäubung aufgebrachtem Quarz, bereitgestellt werden können. Darüberhinaus können zusätzliche Maskierungsschritte durchgeführt werden, um Durchführungen durch diese Passivierungsschicht zu erzeugen, um dadurch Zugänge zu dem Leiterzugmuster zu erhalten. Zusätzlich können elektrische Verbindungen zu jeder der beiden Seiten des Halbleitersubstrats durch zusätzliche metallische Schichten bereitgestellt werden.
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Claims (1)

  1. PATENTANSPRÜCHE
    Halbleiterstruktur mit mindestens einem FET, dessen Source, Drain und aus einem leitfähigen Material bestehendes Gate bis auf Kontaktöffnungen mit einer thermisch gewachsenen Oxidschicht bedeckt sind, dadurch gekennzeichnet, daß das thermisch gewachsene Oxid (26, 60) mindestens teilweise mit einer aufgebrachten Oxidschicht (27, 64) bedeckt ist, auf der sich ein Leiterzugmuster (18, 66) für Zwischenverbindungen befindet, mit dem das Source- und das Draingebiet bzw. die Source- und Draingebiete (20, 52 bzw. 22, 54) und die Gateelektrode bzw. die Gateelektroden (10, 56) mindestens zum Teil kontaktiert sind.
    2. Halbleiterstruktur nach Anspruch 1, dadurch gekennzeichnet, daß sich zwischen der thermisch gewachsenen und der aufgebrachten Oxidschicht (26, 60 bzw. 27, 64) eine Ätzstopschicht (62) befindet.
    3. Halbleiterstruktur nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das thermisch gewachsene Oxid (26, 60) lediglich die Seitenflanken der Gateelektrode bzw. der Gateelektroden (10, 56) aber nicht deren obere Oberfläche bzw. Oberflächen bedeckt und daß die darüber-4 liegende isolierende Schicht (64) bzw. die darüberliegenden isolierenden Schichten (62, 64) die obere Oberfläche bzw. Oberflächen der Gateelektrode bzw. -elektroden min-j
    destens im Gatebereich des FET's bzw. der FETs nicht bedeckt bzw. bedecken.
    4. Halbleiterstruktur nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Source- und das Draingebiet des FET's bzw. der Source- und Draingebiete (2O, 52 bzw. 22, 54) der FETs zum zugehörigen Gate bzw. zu den zugehörigen Gates selbstjustiert sind,
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    d.h. daß jeweils das Gate (10, 56) genau symmetrisch über dem Kanalbereich (58) angeordnet ist, und der Abstand zwischen dem Source- und dem Draingebiet (20, 52 bzw. 22, 54) eine genau definierte Dimension hat.
    5. Halbleiterstruktur nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Oberfläche der thermisch gewachsenen Oxidschicht (28, 60) mit der oberen Oberfläche der Gateelektrode bzw. der Gateelektroden (10, 56) im wesentlichen eine Ebene bildet.
    6. Halbleiterstruktur nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Gateelektrode bzw. die Gateelektroden über den Gatebereich bzw. die Gatebereiche hinaus ausgedehnt ist und außerhalb des Gatebereichs bzw. der Gatebereiche mindestens teilweise mit der aufgebrachten Oxid- und gegebenenfalls mit der Ätzstopschicht (27, 64 bzw. 62) bedeckt ist bzw. sind.
    7. Halbleiterstruktur nach einem oder mehreren der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die Ätzstopschicht (62) aus einem Material aus der Gruppe Siliciumnitrid, Aluminiumoxid, Aluminiumnitrid und
    ! Siliciumcarbid besteht.
    8. Halbleiterstruktur nach einem oder mehreren der Ansprüche 2 bis 7, dadurch gekennzeichnet, daß die
    ! Ätzstopschicht (62) zwischen 500 und 10OO 8 dick ist.
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    9. Halbleiterstruktur nach einem oder mehreren der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die aufgebrachte Oxidschicht (27, 64) zwischen 25OO und 5000 A* dick ist.
    10. Halbleiterstruktur nach einem oder mehreren der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die thermisch gewachsene Oxidschicht (60) zwischen 15OO und 2500 8 dick ist.
    11. Halbleiterstruktur nach einem oder mehreren der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß es sich bei dem Halbleitermaterial um Silicium handelt.
    Halbleiterstruktur nach einem oder mehreren der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die thermisch gewachsenen und die aufgebrachten Oxidschichten (26, 60) bzw. (27, 64) aus SiO2 bestehen.
    Halbleiterstruktur nach einem oder mehreren der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Gateelektrode bzw. die Gateelektroden (10, 56) aus einem Material aus der Gruppe Wolfram, Molybdän und dotiertem Polysilicium besteht bzw. bestehen.
    Halbleiterstruktur nach Anspruch 13, dadurch gekennzeichnet, daß die Gateelektrode bzw. die Gateelektroden (10, 56) aus dotiertem Polysilicium besteht bzw. bestehen.
    Halbleiterstruktur nach einem oder mehreren der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß das Halbleitermaterial (32) von einem ersten Leitfähigkeitstyp und das Source- und das Draingebiet bzw. die Source- um Draingebiete (20, 52 bzw. 22, 54) von einem zweiten,
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    entgegengesetzten Leitfähigkeitstyp sind.
    16. Halbleiterstruktur nach Anspruch 15, dadurch gekennzeichnet, daß die Gateelektrode bzw. die Gateelektroden (10, 56) vom zweiten Leitfähigkeitstyp ist bzw. sind.
    17. Halbleiterstruktur nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß der zweite Leitfähigkeitstyp vom η-Typ ist.
    18. Halbleiterstruktur nach einem oder mehreren der Ansprüche 1 bis 17, dadurch gekennzeichnet, daß die Struktur viele durch Feldoxidbereiche (34) voneinander getrennte FETs enthält.
    19. Verfahren zum Herstellen einer Halbleiterstruktur insbesondere nach einem oder mehreren der Ansprüche 1 bis 18, dadurch gekennzeichnet, daß nach Erreichung der endgültigen Dicke der thermisch gewachsenen Oxidschicht (60) entweder eine Ätzstopschicht (62) und dann eine Oxidschicht (64) oder direkt eine Oxidschicht (64) ganzflächig aufgebracht werden bzw. wird, daß dann selektiv die aufgebrachte Schicht (64) bzw. die aufgebrachten Schichten (62, 64) zur Erzeugung von Löchern an den Stellen, an welchen Kontaktlöcher entstehen sollen, selektiv weggeätzt werden, daß dann im Bereich minde- , stens eines Teils der erzeugten Löcher die thermisch j gewachsene Oxidschicht (60) weggeätzt wird, daß dann ; ganzflächig eine Schicht (66) aus Leiterzugmaterial aufgebracht und aus dieser Schicht (66) dann das Leiterzugmuster zur Erzeugung der notwendigen elektrischen Verbindungen hergestellt wird.
    20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß während der Herstellung des thermisch gewachsenen
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    Oxids (6O) die obere Oberfläche der Gateelektrode bzw. der Gateelektroden (56) mindestens im Gatebereich des FET's bzw. in den Gatebereichen der FETs gegebenenfalls unter Anwendung einer dünnen Oxidschicht (44) als Zwischenschicht mit einer oxydationshemmenden Schicht (46) bedeckt ist bzw. sind, so daß nur die Seitenflanken der Gateelektrode bzw. der Gateelektroden (56) thermisch oxydiert werden können, daß die oxydationshemmende Schicht (46) vor dem Aufbringen der Ätzstopschlcht (62) bzw. der Oxidschicht (64) entfernt wird und daß beim selektiven Ätzen der aufgebrachten Schicht (64) bzw. der aufgebrachten Schichten (62, 64) die obere Oberfläche der Gateelektrode bzw. der Gateelektroden (56) mindestens im Gatebereich des FET's bzw. der FETs vollständig freigelegt wird und die dabei geätzte Vertiefung bzw. die dabei geätzten Vertiefungen vor dem nachfolgenden selektiven Ätzen des thermisch gewachsenen Oxids (60) vor einem weiteren Ätzangriff geschützt wird bzw. werden.
    21. Verfahren nach Anspruch 19 oder 20, dadurch gekennzeichnet, daß vor der Erzeugung der thermisch gewachsenen Oxidschicht (60) - gegebenenfalls nach Erzeugung von Feldoxidbereichen (34) zur Einrahmung der herzustellenden FETs eine erste Oxidschicht (38) eine Schicht (56) aus einem leitfähigen Gatematerial, eine zweite Oxidschicht (44), eine oxydationshemmende Schicht (46) und - wenn dies erwünscht ist - eine dritte Oxidschicht (48) nacheinander auf dem Halbleitersubstrat (32) und gegebenenfalls in den Feldoxidbereichen (34) ! erzeugt werden, daß dann die oberste Oxidschicht (48) j gemäß dem gewünschten Muster der Gateelektrode bzw. der
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    Gateelektroden (56) selektiv geätzt wird und anschlie- ι
    i ßend die oxydationshemmende Schicht (46), die zweite
    Oxidschicht (44), die Schicht (56) aus dem Gatematerial
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    und - wenn dies erwünscht ist - auch die erste Oxidschicht (38) jeweils unter Verwendung der darüberliegenden Schicht als Ätzmaske selektiv weggeätzt werden und daß dann unter Benutzung der beim Ätzen stehengebliebenen Bereiche der Schichten und gegebenenfalls der Feldoxidbereiche (34) als Maske mittels Ionenimplantation oder Eindiffusion von Verunreinigungen, die einen dem des Substrats (32) entgegengesetzten Leitfähigkeitstyp erzeugen, der Source- und der Drainbereich bzw. die Source- und Drainbereiche (52, 54) erzeugt werden.
    22. Verfahren nach einem oder mehreren der Ansprüche
    19 bis 21, dadurch gekennzeichnet, daß die Ätzstopschicht mittels chemischen Niederschiagens aus der Dampfphase erzeugt wird.
    23. Verfahren nach einem oder mehreren der Ansprüche
    19 bis 22, dadurch gekennzeichnet, daß die Ätzstopschicht mit Phosphorsäure bei 180 0C geätzt wird.
    24. Verfahren nach einem oder mehreren der Ansprüche
    19 bis 23, dadurch gekennzeichnet, daß die aufgebrachte Oxidschicht mittels chemischen Niederschiagens aus der Dampfphase erzeugt wird.
    25. Verfahren nach einem oder mehreren der Ansprüche
    19 bis 24, dadurch gekennzeichnet, daß die Feldoxidbereiche (34) und das Muster in der dritten Oxidschicht (48) und die Löcher in die aufgebrachte bzw. die aufgebrachten Schichten (64 bzw. 62 und 64) und in die thermisch gewachsene Oxidschicht (60) und das Leiterzugmuster mittels lithographischer Maskierungs- und Ätzmethoden erzeugt werden.
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