DE2621165A1 - Verfahren zum herstellen eines metallkontaktes - Google Patents
Verfahren zum herstellen eines metallkontaktesInfo
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- 238000000034 method Methods 0.000 title claims description 49
- 229910052751 metal Inorganic materials 0.000 title description 30
- 239000002184 metal Substances 0.000 title description 30
- 229910052782 aluminium Inorganic materials 0.000 claims description 42
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 42
- 238000002955 isolation Methods 0.000 claims description 31
- 239000004065 semiconductor Substances 0.000 claims description 26
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 17
- 238000009413 insulation Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 238000007740 vapor deposition Methods 0.000 claims 3
- 239000010410 layer Substances 0.000 description 85
- 238000009792 diffusion process Methods 0.000 description 15
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 6
- 238000011161 development Methods 0.000 description 6
- 238000010292 electrical insulation Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 229910052787 antimony Inorganic materials 0.000 description 4
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 239000003792 electrolyte Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 2
- 235000006408 oxalic acid Nutrition 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000012549 training Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- -1 bromine compound Chemical class 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- KRVSOGSZCMJSLX-UHFFFAOYSA-L chromic acid Substances O[Cr](O)(=O)=O KRVSOGSZCMJSLX-UHFFFAOYSA-L 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- AWJWCTOOIBYHON-UHFFFAOYSA-N furo[3,4-b]pyrazine-5,7-dione Chemical compound C1=CN=C2C(=O)OC(=O)C2=N1 AWJWCTOOIBYHON-UHFFFAOYSA-N 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 239000004753 textile Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
- H01L21/31683—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of metallic layers, e.g. Al deposited on the body, e.g. formation of multi-layer insulating structures
- H01L21/31687—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of metallic layers, e.g. Al deposited on the body, e.g. formation of multi-layer insulating structures by anodic oxidation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02258—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by anodic treatment, e.g. anodic oxidation
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Description
Deutsche ITT Industries GmbH A. San U 2
Hans-Bunte-Str. 19, 7800 Freiburg Go/sp
6. Mai 1976
DEUTSCHE ITT INDUSTRIES GESELLSCHAFT MIT BESCHRÄNKTER HAFTUNG
FREIBURG I. BR.
Verfahren zum Herstellen eines Metallkontaktes
Die Priorität der Anmeldung Nr. 578 774 vom 19. 5. 1975 in den
Vereinigten Staaten von Amerika wird beansprucht.
Die Erfindung beschäftigt sich verallgemeinernd mit einem Verfahren
zum Herstellen eines metallischen Kontaktes an einer vergrabenen Schicht eines Halbleiterbauelementes, insbesondere mit
der Herstellung einer integrierten Festkörperschaltung mit einer elektrischen Isolation zwischen ihren Funktionselementen und
Metallkontakten, welche unmittelbar eine vergrabene Schicht kontaktieren.
Zur Herstellung von Kontakten an vergrabenen Schichten in Halbleiterbauelementen
wurden bisher eine Anzahl von Verfahren an-
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gewendet; die meisten haben sich jedoch in verschiedenen Hinsichten
als unvorteilhaft erwiesen.
Bei einem ersten Verfahren, bei dem eine p-leitende Epitaxschicht
über einer η -leitenden vergrabenen Schicht aufgebracht wird, die beispielsweise als Kollektorzone eines Transistors
dienen kann, ist zur Kontaktierung der vergrabenen Schicht die Tiefdiffusion einer Zone durch die p-leitende Epitaxschicht erforderlich.
Diese wird im allgemeinen als Eintreibdiffusion (sink-diffusion) bezeichnet. Diese ist jedoch ein Hochtemperaturprozeß,
der normalerweise über eine Zeitdauer von einigen Stunden bei einer Temperatur von etwa 1000 0C durchgeführt wird. Es ist
bekannt, daß irgendein Hochtemperaturprozeß während der Herstellung der Halbleiterbauelemente schädigend wirksam sein kann,
da beträchtliche Spannungen auf die Elemente ausgeübt werden, was eine verminderte Ausbeute zur Folge hat. Außerdem ist es
bei Anwendung eines Tiefdiffusionsprozesses (Eintreibdiffusion) erforderlich, daß die vergrabene Schicht mit einem Dotierungsmittel dotiert ist, welches nur geringfügig bei dem anschließenden
Hochtemperatur-Tiefdiffusionsprozeß beeinflußt wird. Ein Beispiel
für ein Dotierungsmittel, welches mit einem Tiefdiffusionsprozeß
vereinbar ist, würde Antimon sein.
Bei einem zweiten Verfahren, das mit einer η-leitenden Epitaxschicht
verbunden ist, ist eine Tiefdiffusion nicht erforderlich
und der Kontakt kann oben auf der η-leitenden Epitaxschicht angebracht werden. Da die η-leitende Epitaxschicht aber normalerweise
eine niedrige Verunreinigungskonzentration aufweist, ist es jedoch erforderlich, große Flächen der vergrabenen Kollektorschicht
zu kontaktieren, wodurch der Kollektorwiderstand erhöht wird.
Keine der oben beschriebenen Lösungsversuche sind zur Herstellung von rauscharmen Bauelementen geeignet. Alle herkömmlichen Verfahren
sind daher mangelhaft. Sie sind entweder zeitaufwendig,,scha-
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digen das Halbleitermaterial unter Verminderung der Ausbeute
aufgrund einer übermäßigen Behandlung bei extremen Temperaturen
oder erfordern große Kontaktflächen, welche wiederum die Möglichkeiten einer flächenmäßigen Verdichtung der Bauelemente erschweren.
aufgrund einer übermäßigen Behandlung bei extremen Temperaturen
oder erfordern große Kontaktflächen, welche wiederum die Möglichkeiten einer flächenmäßigen Verdichtung der Bauelemente erschweren.
Die Erfindung beschäftigt sich somit u. a. mit der Herstellung
von Metallkontakten unmittelbar an vergrabenen Schichten in Halbleiterbauelementen.
von Metallkontakten unmittelbar an vergrabenen Schichten in Halbleiterbauelementen.
Der Erfindung liegt die Aufgabe der Herstellung eines Halbleiterbauelements
zugrunde, bei dem gleichzeitig mit dem Herstellen von Metallkontakten durch halbleitende Zwischenschichten die Anzahl
der erforderlichen Maskierungs- und Diffusionsprozesse vermindert werden kann.
der erforderlichen Maskierungs- und Diffusionsprozesse vermindert werden kann.
Eine Weiterbildung des Verfahrens nach der Erfindung betrifft die Herstellung "eines Halbleiterbauelements, bei dem nicht nur Aluminiumkontakte
unmittelbar an vergrabenen Schichten angebracht werden, sondern auch noch eine Isolation zwischen den aktiven Schaltungselementen
unter Verwendung von anodisch oxydiertem Aluminium als Dielektrikum gewährleistet ist.
Die Erfindung betrifft ein Verfahren zum Herstellen eines Kontaktes
durch eine halbleitende Zwischenschicht des ersten Leitungstyps, welche unter Bildung eines pn-übergangs auf einem Substratkörper
des zv/eiten Leitungstyps angeordnet ist.
Die vorstehend erwähnte Aufgabe wird erfindungsgemäß durch die
im kennzeichnenden Teil des anliegenden Anspruchs 1 genannten Verfahrerismaßnahmen
gelöst.
Die Weiterbildung des Verfahrens nach der Erfindung beschäftigt
. sich, abgesehen von einer metallischen Kontaktierung einer vergrabenen Schicht, mit der elektrischen Isolierung der metalli-
. sich, abgesehen von einer metallischen Kontaktierung einer vergrabenen Schicht, mit der elektrischen Isolierung der metalli-
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A. San U
sehen Kontaktierung gegen den erwähnten pn-übergang.
Die Erfindung wird im folgenden anhand eines bevorzugten Aus-,
führungsbeispiels in Verbindung mit der Zeichnung erläutert,
deren Fig. 1
deren Fig. 2
schematisch den Arbeitsprozeß der anodischen Oxydation des Aluminiums an einer integrierten
Schaltung veranschaulicht,
ausschnittsweise die Aufsicht auf eine Halbleiterplatte mit einer Mehrzahl von daran ausgebildeten
Festkörperschaltungselementen zeigt, welche mit einem gemeinsamen ZwisehenVerbindungsanschluß zu versehen sind,
deren Fig. 3 bis 16 ausschnittsweise Querschnittsansichten
"einer integrierten Festkörperschaltung bei verschiedenen
Herstellungsstadien entsprechend dem ersten Ausführungsbeispiel der Erfindung zeigen,
deren Fig. 17 bis 19 drei mögliche Verfahren zum Belichten der
Halbleiterplatte unter einem bestimmten Einfallswinkel veranschaulichen,
deren Fig. 20 bis 22 zur Erläuterung des Problems der Belichtung von länglichen Bohrungen mit Parallelstrahlen
einer Lichtquelle und Mittel zur Lösung des Problems dienen und
deren Fig. 23 bis 25- Querschnittsansichten eines Teils einer integrierten Schaltung bei verschiedenen Fabrikationsstadien
entsprechend einem zweiten Ausführungsbeispiel des Verfahrens nach der Erfindung
zeigen.
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'Fl 893 A. San U 2
Das Verfahren nach der Erfindung zur Kontaktierung einer vergrabenen
Schicht eines Halbleiterbauelements wird im folgenden, wie vorstehend erwähnt, in Verbindung mit der Herstellung einer halbleitenden integrierten Schaltung mit einer Isolation aus anodisch
2
oxydiertem Aluminium (A I) beschrieben. Am Anfang sollte jedoch bemerkt werden, daß das Verfahren zum Herstellen von Kontakten unmittelbar an vergrabenen Schichten Anwendung in jedem Fall findet, wenn eine vergrabene Schicht zu kontaktieren ist, und keine Beschränkung auf eine Anwendung in Verbindung mit durch anodisch oxydiertes Aluminium erzielte Isolation besteht. Da die Herstellung von Aluminiumkontakten unmittelbar an vergrabenen Schichten jedoch eine Technik ist, welche sehr gut vereinbar mit der Herstellung von Halbleiterbauelementen an integrierten Festkörperschaltungen ist, in denen eine durch anodisch oxydiertes Aluminium erzielte Isolation angewendet wird, wird diese Technik in Ver-
oxydiertem Aluminium (A I) beschrieben. Am Anfang sollte jedoch bemerkt werden, daß das Verfahren zum Herstellen von Kontakten unmittelbar an vergrabenen Schichten Anwendung in jedem Fall findet, wenn eine vergrabene Schicht zu kontaktieren ist, und keine Beschränkung auf eine Anwendung in Verbindung mit durch anodisch oxydiertes Aluminium erzielte Isolation besteht. Da die Herstellung von Aluminiumkontakten unmittelbar an vergrabenen Schichten jedoch eine Technik ist, welche sehr gut vereinbar mit der Herstellung von Halbleiterbauelementen an integrierten Festkörperschaltungen ist, in denen eine durch anodisch oxydiertes Aluminium erzielte Isolation angewendet wird, wird diese Technik in Ver-
2
bindung mit einer A I-Modifikation beschrieben.
bindung mit einer A I-Modifikation beschrieben.
Nach dem älteren Verfahren der Patentanmeldung P 25 50 346.2 wird das Problem der elektrischen Isolierung zwischen aktiven Schaltungselementen
durch eine örtliche anodische Oxydation von Aluminium gelöst, das in Isoliergräben abgeschieden wurde. Ist das
Aluminium einmal örtlich anodisch oxydiert, dann wird das nichtoxydierte
Aluminium durch Anwendung von Verbindungen entfernt, welche zwar das reine Metall angreifen, jedoch eine sehr geringe Wirkung
auf das anodisch oxydierte Metall ausüben. Der Zwang zum Polieren oder Läppen, was im allgemeinen bei herkömmlichen Isolationsverfahren
erforderlich ist, wird somit behoben.
Zum klaren Verständnis der Erfindung wird eine kurze Beschreibung
2
des A I-Prozesses für erforderlich gehalten. Eine vollständigere Erörterung kann in der vorstehend genannten Patentanmeldung gefunden werden.
des A I-Prozesses für erforderlich gehalten. Eine vollständigere Erörterung kann in der vorstehend genannten Patentanmeldung gefunden werden.
Auf einem p-leitenden Substratkörper kann epitaktisch eine Doppelschicht
aus η-leitendem Halbleitermaterial aufgebracht werden. Zur
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Herstellung von Kollektorelementen mit niedrigem Widerstand erhält
eine dieser Epitaxschichten, die an den p-leitenden Substratkörper
angegrenzt, eine hohe Konzentration an η-dotierenden Verunreinigungen. Die äußere Fläche der Epitaxschicht wird zur Ausbildung
einer isolierenden Schutzschicht aus einem Oxid oxydiert. Die Oxidschichten und die Epitaxschicht werden in gewählten Isolierbereichen
zwischen den Kollektoren der aktiven Schaltungselemente unter Freilegung eines Teils des Substratkörpers abgeätzt und
dadurch die isolierenden Gräben erzeugt. Danach wird auf die Oberfläche Aluminium aufgedampft, was im Hinblick auf geringstmögliche
Störung des Halbleitermaterials bei einer niedrigen Temperatur durchgeführt wird. Die aufgedampfte Aluminiumschicht weist vorzugsweise
eine Dicke auf, die etwa zwei Drittel der Tiefe des isolierenden Grabens beträgt. Diese Bemessung erfolgt im Hinblick
darauf, daß während der anodischen Oxydation das anodisch oxydierte Aluminium volumenmäßig um den Faktor von etwa 1,5 zunimmt
und die Oberfläche des anodisch oxydierten Aluminiums daher mit der Oberfläche der Epitaxschicht fluchten wird.
Es wurde festgestellt, daß ein poröser anodisch oxydierter Film aus Aluminium bei Verwendung einer der folgenden Elektrolyte ausgebildet
werden kann: Schwefelsäure, Phosphorsäure, Oxalsäure oder Chromsäure. Die Konzentration des Elektrolyts kann entsprechend
der zu erzielenden Schichtdicke und anderen Dimensionierungsüberlegungen
verändert werden. Ist beispielsweise eine Schicht mit einer Dicke zwischen 7 und 8 μΐη erwünscht, so ist
eine Lösung mit 4,228 ml entionisiertes Wasser, 660 ml Schwefelsäure und 56 g Oxalsäure geeignet. Während die Lösung auf einer
Temperatur zwischen 0 ° und 10 0C gehalten wird, wird eine Potentialdifferenz
von 10 bis 50 Volt an die Elektroden zur Erzie-
lung einer Anfangsstromdichte von 0,335 mA/mm angelegt. Die angelegte
Potentialdifferenz wird sich nach den Ausbildungsbedingungen
richten.
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— γ —
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Die Fig. 1 veranschaulicht/ auf welche Weise eine anodische Oxydation durchgeführt werden kann. Das Halbleiterelement 2 wird
in eine einen Elektrolyt enthaltende anodisch oxydierende Lösung getaucht. Die Kathode 6 wird gleichfalls in die Lösung eingebracht.
Während der anodischen Oxydation stellt das in den isolierenden Gräben befindliche Metall die Anode dar. Dies kann dadurch
erreicht werden, daß unmittelbar an das Metall in den isolierenden Gräben ein positives Potential angelegt wird. Falls das
positive Potential an das Metall angelegt werden muß, wäre es äußerst umständlich, jede der isolierenden Gräben getrennt 2U
kontaktieren. Die Fig. 2 zeigt daher eine Halbleiterplatte 8, auf der eine Mehrzahl von integrierten Festkörperschaltungen 10
angebracht sind, welche metallische Leitbahnen 12 aufweisen,die
jede der Festkörperschaltungen verbinden. Die Leitbahnen 12 sind lediglich Verlängerungen des in den Isolationsgräben vorhandenen
Metalls. Zum Anlegen des Anodenpotentials an sämtliche auf der Halbleiterplatte 8 befindlichen Festkörperschaltungen ist eine
einzelne Kontaktfläche 16 vorgesehen. Wie noch zu beschreiben ist, wird bei der Herstellung eines Aluminiurakontaktes unmittelbar
an einer vergrabenen Schicht der Aluminiumkontakt nicht mit den zum Zwecke der Isolation anodisch zu oxydierenden Aluminiumteile
verbunden und daher nicht anodisch oxydiert.
Im folgenden wird die Herstellung eines Halbleiterbauelements beschrieben,
bei dem Metallkontakte unmittelbar an vergrabenen Schichten angebracht werden. Das Verfahren wird lediglich im
Interesse der Vereinfachung in Verbindung mit dem Prozeß einer Isolation durch anodische Oxydation von Aluminium beschrieben. Es
soll wiederholt werden, daß das Anbringen von Metallkontakten un mittelbar an vergrabenen Schichten nicht auf Herstellung von sol
chen Bauelementen beschränkt ist, bei denen die elektrische Isolation
zwischen den aktiven Schaltungselementen durch anodieche Oxydation von Aluminium vorgenommen wird.
B098S0/0648 - β -
-s-
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Die Fig. 3 zeigt einen Substratkörper 18 in Form einer üblichen
Halbleiterplatte, vorzugsweise aus Silicium, vom p-Leitungstyp und mit einem spezifischen Widerstand von etwa 1 Q. · cm; selbstverständlich
kann auch η-leitendes Halbleitermaterial verwendet werden.
Zum Ausbilden einer oxydischen Isolierschicht 20 auf dem Substratkörper
18 wird dieser nun einer Oxydbehandlung unterworfen.
Dies veranschaulicht die Fig. 4.
Als nächstes wird unter Freilegung der Oberfläche des Substratkörpers
18 ein bestimmter Bereich 22 der Isolierschicht 20 unter Anwendung eines herkömmlichen Prozesses, wie ein photolithographischer
Ätzprozeß, entfernt. Die verbleibenden Teile der Isolierschicht 20 bilden eine Maskierung gemäß der Fig. 5.
Unter Verwendung der Isolierschicht 20 als Maskierung wird eine
η -dotierte vergrabene Schicht 24 in den Substratkörper 18 diffundiert.
Die vergrabene Schicht 24 wird den Kollektor des herzustellenden Transistors darstellen. Die so erhaltene Struktur zeigt ■
die Fig. 6. Da bei Anwendung herkömmlicher Kontaktierungsverfahren
das Bauelement einem Hochtemperaturprozeß unterworfen wird, wobei eine Tiefendiffusion einer η -dotierten versenkten Zone
stattfinden würde (normalerweise bei einer Temperatur von 1000 0C),
wurde Antimon als Dotierung der η -leitenden Schicht 24 aufgrund der Tatsache verwendet, daß Antimon bis zu einer Temperatur von
1-250 0C nicht wesentlich diffundiert. Da aber, wie noch zu beschreiben
ist, der bei einer hohen Temperatur erfolgende Eintreibtief diffusionsprozeß zum Fortfall gebracht wird, wird die Verwendung
von anderen Dotierungsmitteln, wie Phosphor, für die vergrabene Schicht 24 möglich.
Obwohl als bevorzugte Methode zur Herstellung der Isolierschicht
eine Oxydation des halbleitenden Substratkörpers angewendet wird,
609850/0 648
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kann die Isolierschicht auch durch Abscheiden von Siliciumnitrid oder einem Oxid hergestellt werden, welches sowohl isolierend ist
als auch einem Siliciumätzmittel widersteht.
Danach werden, wie die Fig. 7 veranschaulicht, die verbleibenden
Teile der oxydischen Isolierschicht 20 entfernt und eine p-leitende
Epitaxschicht 25 unter Verwendung von Bor-Verunreinigungsatomen oder irgendeinem der bekannten p-dotierenden Verunreinigungen aufgebracht,
so daß der p-Leitungstyp der Epitaxschicht erhalten wird. Der epitaxiale Prozeß erfolgt bei einer Temperatur von etwa 980 0C.
Das Wachstum geschieht solange, bis eine Schicht in einer Dicke von etwa 2 bis 4 μΐη + 0,1 μΐη erhalten wird.
Auf der Oberfläche der Epitaxschicht 25 wird dann gemäß der Fig. 8
eine Oxidschicht 26 erzeugt und unter Anwendung bekannter Prozesse ein ausgewählter Bereich 28 der Oxidschicht 26 durch Ätzen unter
Freilegung eines Teiles der Oberfläche der Epitaxschicht 25 entfernt. Die verbleibenden Teile der Oxidschicht 26 bilden eine Maske
für die nachfolgende Emitterdiffusion. Unter Verwendung der Oxidschicht 26 als Maske wird gemäß der Fig. 9 die Emitterzone 30
vom η -Leitungstyp in die Epitaxschicht 25 diffundiert. Dazu kann jede η-dotierende Verunreinigung, beispielsweise Phosphor, Arsen
oder Antimon, verwendet werden. Das Bauelement wird dann einem weiteren Oxydationsprpzeß unterworfen, so daß sich eine Oxidschicht
32 auf der gesamten Oberflächenseite des Bauelements ausbildet. Dies veranschaulicht die Fig. 10.
Dann werden bestimmte Teile der Oxidschicht 32 über solchen Bereichen
entfernt, welche sowohl den Isolationsgräben als auch der zum Kontaktieren der vergrabenen Schicht vorgesehenen Einsenkung
entsprechen. Die freigelegte p-leitende Epitaxschicht, Teile des Substrates und der vergrabenen Schicht werden dann unter Verwendung
der verbleibenden Teile der Oxidschicht 32 als Maskierung abgeätzt. Die Fig. 11 zeigt die erhaltenen Isolationsgräben 34 und 36
und die Einsenkung 38. - '
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Dann wird entsprechend der Fig. 12 eine Oxidschicht 40 mit einer
Dicke von etwa 2500 A hergestellt, welche sowohl die Einsenkung als auch die Isolationsgräben auskleidet. Zur Unterdrückung einer
Inversionsbildung kann eine schwache Bordotierung während dieses Oxydationsprozesses angewendet werden.
Nach der EmitterOxydation wird eine Beschichtung mit einem handels-
dieser
üblichen negativen Photolack auf die Platte aufgebracht, aurch Abschleudern
verteilt und der Photolack unter einem Richtungswinkel, wie die Fig. 12 zeigt, im Licht einer Parallelstrahlenguelle belichtet.
Es ist erkennbar, daß lediglich der Photolack am Boden der Einsenkung unbelichtet bleibt. Die Fläche des unbelichteten
Bereichs kann über den Einfallswinkel des Lichtes der Parallelstrahlenquelle gesteuert werden. Da die Breite der Isolationsgräben
größer ist als die Breite der Einsenkung, bleibt kein Flächenteil des Isolationsgraben bei einem bestimmt gewählten Einfallswinkel
des Lichtbündels unbelichtet.
Danach wird derjenige Teil des negativen Photolackes, der unbelichtet
blieb, während der Entwicklung entfernt und anschließend die freigelegte Oxidfläche geätzt, wobei die als Kollektor verwendete
vergrabene Schicht 24 gemäß der Fig. 13 freigelegt wird.
Gemäß der Fig. 14 wird unter Ausbildung eines leitenden Überzuges auf der Oxidschicht 40 und auf der freigelegten Fläche 42 der vergrabenen
Schicht 24 ein Metall, vorzugsweise Aluminium, auf die Oberfläche der so hergestellten Struktur aufgedampft.
Wie aus der Fig. 14 ersichtlich, wurde ein Metallkontakt 46 unmittelbar
an der vergrabenen Schicht 24 angebracht. Der in den Isolationsgräben 34 und 36 aufgebrachte metallisch leitende Überzug
wird dann zur Herstellung eines der elektrischen Isolation zwischen benachbarten aktiven Schaltungselementen dienenden Isolationsmaterials
45 selektiv anodisch behandelt, wie die Fig.
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veranschaulicht. Dies wird, wie bereits erwähnt, durch Anlegen eines positiven Potentials an das in den Isolationsgräben befindliche
Metall erzielt und kann auf eine Weise erreicht werden, wie in Verbindung mit der Fig. 2 beschrieben wurde. Außerdem
verbleibt das in der Einsenkung 38 befindliche Metall, welches die vergrabene Schicht 24 kontaktiert, anodisch unbehandelt,
da es auf jeden Fall mit dem Metall in den Isolationsgräben nicht in Verbindung steht. Ferner sind auch die Metallschichtteile 48
mit"dem Metall in den Isolationsgräben während der anodischen Behandlung
nicht verbunden und verbleiben gleichfalls unbehandelt.
Nach Aufbringen eines handelsüblichen positiven Photolacks werden die freiliegenden Oberflächen des Bauelements im Parallelstrahlbündel
einer Lichtquelle unter einem spitzen Winkel gemäß der Fig. 14 belichtet. Dadurch verbleiben die unbelichteten Teile des
Photolackes bei der Entwicklung, während die belichteten Photolackflächenteile
abgewaschen werden. Anschließend werden die anodisch unbehandelten aus Aluminium bestehenden Metallschichtteile 48,
welche den Parallelstrahlen der Lichtquelle ausgesetzt waren, entfernt, wobei eine Verbindung, beispielsweise Eisen-III-Chlorid oder
eine Bromverbindung, verwendet wird, welche das Aluminium angreift.
Die aus Aluminium bestehenden Metallschichtteile 48 könnten natürlich auch vor der anodischen Behandlung entfernt werden.
Dies würde vollständig die Möglichkeit der unerwünschten anodischen Behandlung aufgrund von Fadenkontakten mit dem Aluminium in den
Isoliergräben ausschließen. Die Fig. 15 zeigt die erhaltene Struktur. Als nächstes werden nach Anwendung eines vorletzten Maskierungs-
und Ätzprozesses zur Emitterzone 30 und zur Basiszone 50 Kontaktöffnungen hergestellt und entsprechend den üblichen Verfahrensweisen
des bekannten Standes der Technik ein Kontaktmetall aufgedampft. Schließlich wird das Metall maskiert und zum Herstellen
der Zwischenverbindungen geätzt. Die fertige Struktur veranschau- ■
licht die Fig. 16. :
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Offensichtlich kann bei Verwendung einer p-leitenden Epitaxschicht
und einer Isolation aus anodisch oxydiertem Aluminium eine Transistorstruktur unter Anwendung von insgesamt fünf Maskierungsschritten
und lediglich zwei Diffusionsschritten hergestellt werden. Außerdem kann eine dünnere Epitaxschicht zur Anwendung
kommen; gerade für eine vorgegebene Dotierungsdichte dick genug und dabei unempfindlich gegen Kollektor-Emitter-Leckströrne.
Zusammenfassend können Bauelemente mit p-leitenden Epitaxschichten
kleineren Abmessungen mit großer Ausbeute hergestellt werden.
Die Fig. 12 und 14 beziehen sich auf die Belichtung eines negativen
oder positiven Photolacks durch einen planparallelen Strahl. Die Belichtung durch schräg auftretendes Licht kann auf verschiedene
Arten ausgeführt werden.
Die erste Ausführungsform gemäß der Fig. 17 zeigt eine einfache
Spannvorrichtung 52 mit einer einstellbaren Plattenhalterung 54. Die Plattenhalterung 54 kann zur Belichtung der Platte 56 gegenüber
dem planparallelen Licht 58 einer Lichtquelle mit irgendeinem bestimmten Winkel θ eingestellt werden. Um eine vollständige Belichtung
zu erzielen, kann die Platte ein Viertel der für eine vollständige Belichtung erforderlichen Gesamtbelichtungszeit viermal
belichtet werden, wobei die Platte 56 jedesmal um 90° gedreht wird.
Eine zweite Methode zeigt die Fig. 18. Die Platte 56 wird auf dem Rotor 60 befestigt, der entsprechend dem erforderlichen Einfallswinkel
justiert wird. Die Platte 56 rotiert während der gesamten Belichtungszeit.
Eine dritte Methode bedarf der Verwendung von vier senkrecht zueinander
angeordneter Lichtquellen 62, 64, 66 und 68, welche im erforderlichen Winkel zur Platte angeordnet sind. Die Platte kann
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dann in die Belichtungskammer 70 mittels eines Förderbandes 72
befördert v/erden. Die Geschwindigkeit des Förderbandes 72 wird so eingestellt, daß für die Platte 56 die erforderliche Aufenthaltsdauer
in der Belichtungskammer 70 gewährleistet ist. Dies - veranschaulicht die Fig. 19.
Im Falle von länglichen Ausnehmungen müssen besondere Erwägungen getroffen werden. Quadratische Ausnehmungen benötigen eine Belichtung
durch nur in einem Winkel einfallendes Licht, so daß alle drei der oben beschriebenen Einrichtungen anwendbar sind.
Im Falle einer länglichen Ausnehmung kann jedoch, falls eine einzelne Lichtquelle mit einem einzigen Einfallswinkel verwendet
wird, das Problem einer unerwünschten Belichtung auftreten, wie in der Fig. 20 skizziert ist.
Die Fig. 20 zeigt eine längliche Ausnehmung 74, deren Länge L wesentlich
größer ist als ihre Breite W. Die Fig. 20 zeigt außerdem die Schattenbilder für die Fälle, daß das Parallellichtstrahlenbündel
im Winkel θ auf die Ausnehmung in einer Richtung parallel zu ihrer Länge und im gleichen Winkel θ parallel zu ihrer Breite
auftrifft. Es ist ersichtlicht, daß bestimmte Teile der Ausnehmung
nicht ausreichend belichtet werden.
Es wurde hinsichtlich der Verwendung des Verfahrens der rotierenden
Belichtung entdeckt, daß sogar längsgestreckte Ausnehmungen selektiv belichtet werden können. Im Falle längsgestreckter Ausnehmungen
wird vorzugsweise ein kleiner Einfallswinkel des auftreffenden Lichtstrahles verwendet, beispielsweise zwischen 3°
und 5°.
Bei integrierten Festkörperschaltungen ist eine Ausnehmungsbreite von etwa 5 bis 10 μΐη charakteristisch; die Tiefen schwanken von
etwa 2 μπι bis 10 μΐΏ. Die Tabelle I zeigt die größtmöglichste Längsstreckung
für Nullbelichtung am Boden der Ausnehmung bei Verwendung eines mit 4° geneigt auftreffenden Lichtstrahles. Die Ta-
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belle I veranschaulicht die Beziehung zwischen der Tiefe der Ausnehmung und der Schattenlänge, wie sie in der Fig. 21 gezeigt
sind.
Tabelle I 4° Auftreffwinkel | Schattenlänge (μΐη) |
Tiefe der Ausnehmung (μπι) | 28,57 |
2 | 57,14 |
4 | 85,71 |
6 | 114,29 |
8 | 142,86 |
10 |
Die einzige verbleibende Frage betrifft die Belichtung des Bodens der länglichen Ausnehmung jenseits der Schattenlänge. Da
die Platte rotiert, wird der Teil jenseits der Schattenlänge dem Licht lediglich einem Bruchteil der Belichtungszeit ausgesetzt.
Die Wirkung der Belichtungszeit kann unter Verwendung des Modells der Fig. 22 abgeschätzt werden, die eine längliche Ausnehmung
mit der Breite W zeigt. Die prozentuale effektive Belichtungszeit entspricht (0/360°) χ 100.
In der Tabelle II ist näherungsweise die effektive Entwicklungszeit jenseits der Schattenlänge als Funktion der Ausnehmungs-
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breite für eine längliche Ausnehmung mit typischen Tiefenwerten 2 μπι, 6 μια und 1O (im dargestellt.
Tabelle II | 4° Auftreffwinkel | 8 μπι | 10 μΐη | 15 μπι | 30 μπι | 60 μπι |
Tiefe der Ausnehmung |
4 % | C Q. Ό ν |
8 % | 16 % | 26 % | |
% effektive Belichtungszeit jenseits der Schattenlänge für verschiedene Breiten der Ausnehmung (1<Schattenlänge < 2) |
2 % | O Q. | 3 % | 6 % | 11 % | |
2 μπι | 5 μπι | 2 % | 2 % | 2 % | 3 % | |
6 μπι | 3 % | |||||
1O μια | ||||||
Die tragbare dcfektive Belichtungszeit wird natürlich vom Photolacktyp
abhängen. Da ferner die Belichtung unter einem kleinen Einfallswinkel erfolgt, wird der Photolack dicker erscheinen und
es muß daher Spielraum gegeben werden, um im Bedarfsfalle eine zusätzliche Belichtungszeit vorzusehen.
Um die Herstellung des vorstehend beschriebenen Halbleiterbauelements
zu vereinfachen, kann ein Doppelbelichtungsverfahren angewendet werden. Im Hinblick auf die Fig. 12 wird eine erste Maskierung
verwendet, welche die Entwicklung des negativen Photolacks in allen Teilen der Platte mit Ausnahme der eingesenkten
Ausnehmung 38 erlaubt. Danach wird eine zweite Belichtung durchgeführt, um die erwünschte Belichtung an den senkrechten Wänden
der eingesenkten Ausnehmung zu erzielen. Dies wird unter Verwendung eines winklig auftreffenden Lichtstrahls erreicht, wie ,
bereits in .Verbindung mit den Fig. 17 bis 19 beschrieben wurde.
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Danach wird der Photolack auf der Platte entwickelt. Diese Technik stellt sicher, daß nichts der Oxidschicht 40 innerhalb
der Isolationsgräben 34 und 36 während des anschließenden Ätzens des in der Ausnehmung befindlichen Oxids abgeätzt wird. Diese
Technik stellt ferner sicher, daß der Boden der Ausnehmung 38 keiner unerwünschten Belichtung bei dem Bemühen ausgesetzt ist,
die Isolationsgräben vollständig zu belichten. Dies bleibt sogar dann gültig, wenn die Breiten der Isolationsgräben gleich oder
weniger als die Breite der Ausnehmung sind. Das Aluminium oben auf der Platte (vgl. Fig. 14) wird entfernt, bevor die anodische
Oxydation des Aluminiums innerhalb der Isolationsgräben unter Anwendung eines positiven Photolacks, wie beschrieben, erfolgt.
Dies stellt sicher, daß kein Oberflächenaluminium unbeabsichtigt anodisch behandelt wird. Dies macht ferner die Notwendigkeit der
Verwendung von Eisen-III-Chlorid zur Entfernung des Aluminiums
überflüssig und erlaubt die Verwendung eines herkömmlichen Aluminium-Ätzmittels .
Wie bereits erwähnt, kann das vorstehend beschriebene Verfahren natürlich auch verwendet werden, um Metallkontakte von der oberen
Plattenoberfläche an einen Substratkörper anzubringen, falls keine vergrabenen Schichten vorgesehen sind. Beispielsweise erfordern
Verfahren mit einer Isolation durch einen Isolator im allgemeinen eine ρ -leitende Tiefdiffusion durch die η-leitende Epitaxschicht,
um einen Kontakt unmittelbar an den ρ -leitenden Substratkörper von der Plattenoberfläche herzustellen. Das Verfahren zum Herstellen
eines Metallkontaktes unmittelbar an den Kollektor kann natürlich auch auf den Fall des Substrats angewendet werden. Im
Substratfall (oder überhaupt Kollektor) muß das Metall in der Ausnehmung lediglich dick genug sein, um den pn-übergang "kurzzuschließen"
, und der Metallkontakt kann, anstatt der Kontaktierung des Metalls in der Ausnehmung, von der Oberfläche der Platte
hergestellt werden.
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Im folgenden wird ein weiteres Ausführungsbeispiel nach der Erfindung
beschrieben, wobei die Notwendigkeit einer Oxidschicht an den Wänden der Ausnehmung nicht besteht. Die Arbeitsgänge sind
die gleichen, wie sie bereits in Verbindung mit den Fig. 3 bis -10 beschrieben wurden.
Wieder werden bestimmte Teile der bei der Emitterdiffusion entstehenden
Teile der Oxidschicht über Bereichen entfernt, welche sowohl den Isolationsgräben als auch der Ausnehmung zur Kontaktierung
der vergrabenen Schicht entsprechen. Es wird jedoch zusätzlich ein Graben geätzt, der eine Isolation zwischen der Ausnehmung
und der p-leitenden Basiszone des Transistors gewährleistet. Die somit sich ergebende Struktur zeigt die Fig. 23. Diese Struktur
enthält einai p-leitenden Substratkörper 80, eine η -leitende
vergrabene Kollektorschicht 82, einen p-leitenden als Basiszone verwendeten epitaxiellen Zwischenschichtteil 98, eine η -leitende
Emitterzone 86, Isolationsgräben 88 und 90, die Ausnehmung 92,
eine bei der Emitterdiffusion hergestellte Oxidschicht 93 und einen neu zugefügten Trenngraben 94. Es ist klar, daß der Trenngraben
94 den die Ausnehmung 92 umgebenden epitaxialen p-leitenden Zwischenschichtteil 96 gegen den die Basiszone des Transistors
bildenden p-leitenden epitaxialen Zwischenschichtteil 98 trennt.
Danach wird eine Oxidschicht 100 ausgebildet, welche die Ausnehmung,
den Trenngraben und die Isolationsgräben auskleidet. Unter Anwendung einer Kontaktmaske und der herkömmlichen Photolacktechnik
wird selektiv das Oxid in der Ausnehmung entfernt und die Kontaktierungsöffnungen 102 und 1Ο4 geöffnet. Die sich ergebende
Struktur zeigt die Fig. 24.
Wie im ersten Ausführungsbeispiel wird dann über das Bauelement ein Metall aufgedampft und das unerwünschte Aluminium unter An-
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Wendung äer oben beschriebenen Photolacktechnik entfernt. Dann wird das Aluminium in den Isolationsgräben und im Trenngraben,
wie vorstehend beschrieben, anodisch oxydiert, Aluminiumkontakte aufgedampft und getrennt. Die fertige Struktur veranschaulicht
die Fig. 25. Die Kontakte 106, 108 und 110 liegen an der Emitterzone, der Basiszone bzw. der Kollektorzone des Transistors. Sowohl
die Isolationsgräben als auch die Trenngräben enthalten Teile aus anodisch oxydiertem Aluminium 112, 114 und 116. Es ist
zu beachten, daß die beim ersten Ausführungsbexspxel erforderliche Oxidschicht in der Fig. 25 fehlt. Dies ist aufgrund des Vorhandenseins
des Trenngrabens möglich, der im Ergebnis den als Basiszone verwendeten epitaxialen Zwischenschichttexl 98 gegen denjenigen
p-leitenden epitaxialen Zwischenschichtteil trennt, der
unmittelbar den metallischen Kontakt 110 umgibt.
9 Patentansprüche
6 Blatt Zeichnung
mit 25 Figuren
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Claims (9)
- Fl 893 A. San U 2PATENTANSPRÜCHEVerfahren zum Herstellen eines Kontaktes durch eine halbleitende Zwischenschicht des ersten Leitungstyps, welche unter Bildung eines pn-Übergangs auf einem Substratkörper des zweiten Leitungstyps angeordnet ist und von mindestens einem .die Zwischenschicht elektrisch trennenden Isolationsgraben durchdrungen ist, dadurch gekennzeichnet,daß die Zwischenschicht (25, 98) innerhalb von bestimmten Bereichen unter Bildung des Isolationsgrabens (36, 90) und einer Ausnehmung (38, 92) entfernt wird, wodurch der einerseits von der Zwischenschicht (25, 98) und andererseits von einer Epitaxschicht oder dem Substratkörper gebildete pn-übergang freigelegt wird,daß der Isolationsgraben (36, 90) mit einer Oxidschicht ausgekleidet wird,daß durch Aufdampfen in den Isolationsgraben (36, 90) und die Ausnehmung (38, 92) Aluminium eingebracht wird,daß das Aluminium in dem Isolationsgraben (36, 90) selektiv anodisch oxydiert wird unddaß der Kontakt durch die halbleitende Zwischenschicht (25, 98) an dem in der Ausnehmung (38, 92) vorhandenen Aluminium angebracht wird.
- 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Oxidschicht (32, 93), aus der bestimmte Teile entfernt werden, welche den bestimmten Bereichen der Zwischenschicht (25, 98)" entsprechen, als Ätzmaskierung zur Ausbildung des Isolationsgrabens (36, 90) und der Ausnehmung (38, 92) durch Ätzen verwendet werden.609850/06A8- 20 -Fl 893 A. San ü 2
- 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Zwischenschicht (98) unter Bildung eines Trenngrabens (94) zwischen einem unmittelbar an der Ausnehmung (92) angrenzenden Zwischenschichtteil (96) und einem weiteren Zwischenschichtteil (98) einer epitaxialen Zwischenschicht entfernt wird, in welchem Trenngraben (94) nach Auskleidung mit einer Oxidschicht Aluminium durch Aufdampfen eingebracht wird, welches selektiv anodisch oxydiert wird.
- 4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,daß die Ausnehmung (38) und der Isolationsgraben (36) mit einer Oxidschicht ausgekleidet wird,daß die Oxidschicht am Boden der Ausnehmung (38) unter Freilegung des Halbleitermaterials entfernt wird,daß durch Aufdampfen in den Isolationsgraben (36, 90) und die Ausnehmung (38, 92) Aluminium eingebracht wird,daß das Aluminium in dem Isolationsgraben (36, 90) selektiv anodisch oxydiert wird unddaß der Kontakt durch die halbleitende Zwischenschicht (25, 98) an dem in der Ausnehmung (38, 92) vorhandenen Aluminium angebracht wird.
- 5. Verfahren nach Anspruch 4, dadurch gekennzeichnet,daß die Oxidschicht zur Freilegung des Halbleitermaterials am Boden der Ausnehmung mit einem negativen Photolack abgedeckt wird,daß der Photolack unter einem solchen schrägen Winkel zur Halbleiteroberfläche mit einem Parallelstrahlenlicht belichtet wird, daß der Photolack am Boden der Vertiefung609850/0648- 21 -Fl 893 A. San U 2unbelichtet bleibt unddaß der unbelichtete Photolack entfernt und der freigelegte Teil der Oxidschicht durch Ätzen unter Verwendung des belichteten Photolacks als Ätzmaskierung entfernt wird.
- 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der Photolack unter einem schrägen Winkel belichtet wird, während die Halbleiteroberfläche in ihrer Ebenen durch Rotation des Halbleiterkörpers bewegt wird.
- 7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der Photolack mittels mehreren Quellen von Parallelstrahlenlicht schräg zur Halbleiteroberfläche belichtet wird.
- 8. Anwendung eines Verfahrens nach einem der Ansprüche 1 bis zur Kontaktierung einer vergrabenen Schicht.
- 9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die vergrabene Schicht mit Phosphor oder Arsen dotiert ist.609850/0648
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US57877475A | 1975-05-19 | 1975-05-19 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2621165A1 true DE2621165A1 (de) | 1976-12-09 |
Family
ID=24314261
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19762621165 Withdrawn DE2621165A1 (de) | 1975-05-19 | 1976-05-13 | Verfahren zum herstellen eines metallkontaktes |
Country Status (3)
Country | Link |
---|---|
US (1) | US4086694A (de) |
DE (1) | DE2621165A1 (de) |
GB (1) | GB1534896A (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0271599A1 (de) * | 1986-12-18 | 1988-06-22 | Deutsche ITT Industries GmbH | Kollektorkontakt eines integrierten Bipolartransistors |
EP0310087A2 (de) * | 1987-09-29 | 1989-04-05 | Nec Corporation | Halbleiteranordnung mit einem Trench-Bipolartransistor |
EP0462717A2 (de) * | 1990-05-31 | 1991-12-27 | Canon Kabushiki Kaisha | Halbleiterbauelement mit einem Bipolartransistor, der einen vergrabenen Anschluss hat |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4232439A (en) * | 1976-11-30 | 1980-11-11 | Vlsi Technology Research Association | Masking technique usable in manufacturing semiconductor devices |
JPS5939906B2 (ja) * | 1978-05-04 | 1984-09-27 | 超エル・エス・アイ技術研究組合 | 半導体装置の製造方法 |
US4194285A (en) * | 1978-06-15 | 1980-03-25 | Rca Corporation | Method of making a field effect transistor |
US4208780A (en) * | 1978-08-03 | 1980-06-24 | Rca Corporation | Last-stage programming of semiconductor integrated circuits including selective removal of passivation layer |
JPS59165455A (ja) * | 1983-03-10 | 1984-09-18 | Toshiba Corp | 半導体装置 |
JPS60253267A (ja) * | 1984-05-29 | 1985-12-13 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
US4576884A (en) * | 1984-06-14 | 1986-03-18 | Microelectronics Center Of North Carolina | Method and apparatus for exposing photoresist by using an electron beam and controlling its voltage and charge |
JPS61202426A (ja) * | 1985-03-05 | 1986-09-08 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
USRE35036E (en) * | 1986-06-13 | 1995-09-12 | Matsushita Electric Industrial Co., Ltd. | Method of making symmetrically controlled implanted regions using rotational angle of the substrate |
US4771012A (en) * | 1986-06-13 | 1988-09-13 | Matsushita Electric Industrial Co., Ltd. | Method of making symmetrically controlled implanted regions using rotational angle of the substrate |
US5198377A (en) * | 1987-07-31 | 1993-03-30 | Kinya Kato | Method of manufacturing an active matrix cell |
JP3387897B2 (ja) * | 1999-08-30 | 2003-03-17 | キヤノン株式会社 | 構造体の製造方法、並びに該製造方法により製造される構造体及び該構造体を用いた構造体デバイス |
US6878634B2 (en) * | 2002-04-10 | 2005-04-12 | Canon Kabushiki Kaisha | Structure having recesses and projections, method of manufacturing structure, and functional device |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3457631A (en) * | 1965-11-09 | 1969-07-29 | Gen Electric | Method of making a high frequency transistor structure |
US3518509A (en) * | 1966-06-17 | 1970-06-30 | Int Standard Electric Corp | Complementary field-effect transistors on common substrate by multiple epitaxy techniques |
US3768150A (en) * | 1970-02-13 | 1973-10-30 | B Sloan | Integrated circuit process utilizing orientation dependent silicon etch |
US3760239A (en) * | 1971-06-09 | 1973-09-18 | Cress S | Coaxial inverted geometry transistor having buried emitter |
DE2341154C2 (de) * | 1973-08-14 | 1975-06-26 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung einer Zweiphasen-Ladungsverschiebeanordnung |
US3913124A (en) * | 1974-01-03 | 1975-10-14 | Motorola Inc | Integrated semiconductor transistor structure with epitaxial contact to the buried sub-collector including fabrication method therefor |
US4005452A (en) * | 1974-11-15 | 1977-01-25 | International Telephone And Telegraph Corporation | Method for providing electrical isolating material in selected regions of a semiconductive material and the product produced thereby |
-
1976
- 1976-05-11 GB GB19319/76A patent/GB1534896A/en not_active Expired
- 1976-05-13 DE DE19762621165 patent/DE2621165A1/de not_active Withdrawn
- 1976-12-17 US US05/752,214 patent/US4086694A/en not_active Expired - Lifetime
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0271599A1 (de) * | 1986-12-18 | 1988-06-22 | Deutsche ITT Industries GmbH | Kollektorkontakt eines integrierten Bipolartransistors |
US4992843A (en) * | 1986-12-18 | 1991-02-12 | Deutsche Itt Industries Gmbh | Collector contact of an integrated bipolar transistor |
EP0310087A2 (de) * | 1987-09-29 | 1989-04-05 | Nec Corporation | Halbleiteranordnung mit einem Trench-Bipolartransistor |
EP0310087A3 (en) * | 1987-09-29 | 1989-12-13 | Nec Corporation | Semiconductor device having bipolar transistor with trench |
EP0462717A2 (de) * | 1990-05-31 | 1991-12-27 | Canon Kabushiki Kaisha | Halbleiterbauelement mit einem Bipolartransistor, der einen vergrabenen Anschluss hat |
EP0462717A3 (en) * | 1990-05-31 | 1992-04-08 | Canon Kabushiki Kaisha | Semiconductor device including a bipolar transistor with a buried electrode |
US5306934A (en) * | 1990-05-31 | 1994-04-26 | Canon Kabushiki Kaisha | Semiconductor device with buried electrode |
Also Published As
Publication number | Publication date |
---|---|
GB1534896A (en) | 1978-12-06 |
US4086694A (en) | 1978-05-02 |
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---|---|---|---|
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