JPS61198664A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61198664A JPS61198664A JP60037820A JP3782085A JPS61198664A JP S61198664 A JPS61198664 A JP S61198664A JP 60037820 A JP60037820 A JP 60037820A JP 3782085 A JP3782085 A JP 3782085A JP S61198664 A JPS61198664 A JP S61198664A
- Authority
- JP
- Japan
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- layer
- phosphorus
- capacitor
- substrate
- silicide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
岑発明は、たとえばＭ ＯＳ （Ｍｅｔａｌ ０ｘｉｄ
ｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型ダイナミックＲＡ
Ｍ（ランダムアクセスメモリ）などのＭＯ３素子の製造
に有利に実施されることができる半導体装置の製造方法
に関する。
ｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型ダイナミックＲＡ
Ｍ（ランダムアクセスメモリ）などのＭＯ３素子の製造
に有利に実施されることができる半導体装置の製造方法
に関する。
背景技術
ＭＯ８型半導体メモリ、たとえばダイナミックＲＡＭの
メモリセルは、トランジスタとキャパシタの各１素子か
ら構成され、これを！！造するにあたっでは、まずシリ
コン基板の一部分にＳ ｉ Ｏ！から成るキャパシタ用
絶縁膜と、多結晶シリコンから成るキャパシタ用第１電
極層とをこの順序で形成し、次に熱酸化反応によってシ
リコン基板の残余の領域にトランジスタ用絶縁膜を形成
するとともにキャパシタ用第１電極層上に電極問絶縁模
を形成する０次にトランジスタのドレインまたはソース
となるＮ＋拡散層をシリコン基板内に形成するとともに
トランジスタ用絶縁良上にデー）′Ｋｉ極を形成し、ま
た電極間ｍ縁膜上にキャパシタ用第２電極層を形成する
。
メモリセルは、トランジスタとキャパシタの各１素子か
ら構成され、これを！！造するにあたっでは、まずシリ
コン基板の一部分にＳ ｉ Ｏ！から成るキャパシタ用
絶縁膜と、多結晶シリコンから成るキャパシタ用第１電
極層とをこの順序で形成し、次に熱酸化反応によってシ
リコン基板の残余の領域にトランジスタ用絶縁膜を形成
するとともにキャパシタ用第１電極層上に電極問絶縁模
を形成する０次にトランジスタのドレインまたはソース
となるＮ＋拡散層をシリコン基板内に形成するとともに
トランジスタ用絶縁良上にデー）′Ｋｉ極を形成し、ま
た電極間ｍ縁膜上にキャパシタ用第２電極層を形成する
。
このようなトランジスタ用絶縁膜は、周辺回路を構成す
るトランジスタ用絶縁誂と同時に形成される必要があり
、したがってトランジスタの特性を満足するためにトラ
ンジスタ用絶縁膜の膜厚は３００−４００人が必要であ
り、＊たキャパシタの電極間絶ｍ膜の膜厚はその容量ｔ
分を減少させる必要上厚いことが望ましく、たとえば１
０００〜３００ＯＡ必要である。このような同一酸化処
理工程において厚みを有する絶Ｉ＆膜を形成するために
、従来からキャパシタ用第１電極層の多結晶シリコン中
に高濃度のリンを含ませており、これによってその酸化
速度を着しく増加させ、シリコン基板の酸化速度よりも
２〜５倍速くさせることが可能となる。
るトランジスタ用絶縁誂と同時に形成される必要があり
、したがってトランジスタの特性を満足するためにトラ
ンジスタ用絶縁膜の膜厚は３００−４００人が必要であ
り、＊たキャパシタの電極間絶ｍ膜の膜厚はその容量ｔ
分を減少させる必要上厚いことが望ましく、たとえば１
０００〜３００ＯＡ必要である。このような同一酸化処
理工程において厚みを有する絶Ｉ＆膜を形成するために
、従来からキャパシタ用第１電極層の多結晶シリコン中
に高濃度のリンを含ませており、これによってその酸化
速度を着しく増加させ、シリコン基板の酸化速度よりも
２〜５倍速くさせることが可能となる。
発明が解決しようとする問題、α
しかしながら、このように多結晶シリコンに高濃度のリ
ンを含ませた場合、そのリンが熱酸化工程の途中にその
周辺のガス雰囲気中に放出され、これが再びシリコン基
板内に再拡散してトランジスタ用基板表面の不純物濃度
に変動をもたらし、トランジスタの特性を変化させると
いう問題がある。またキャパシタの電極間絶縁族は、リ
ンの影響によってその絶縁特性が劣ることとなり、ＭＯ
ＳＺ子の安定性や信頼性が劣るという問題がある。
ンを含ませた場合、そのリンが熱酸化工程の途中にその
周辺のガス雰囲気中に放出され、これが再びシリコン基
板内に再拡散してトランジスタ用基板表面の不純物濃度
に変動をもたらし、トランジスタの特性を変化させると
いう問題がある。またキャパシタの電極間絶縁族は、リ
ンの影響によってその絶縁特性が劣ることとなり、ＭＯ
ＳＺ子の安定性や信頼性が劣るという問題がある。
本発明の目的は、上述の技術的課題を解決し、複数の膜
厚の異なる絶ｊ！膜を単一プロセスで選択的に形成する
とともに、ＭＯ８素子の安定性や信頼性の向上を図るこ
とができるようにした半導体の製造方法を提供すること
である。
厚の異なる絶ｊ！膜を単一プロセスで選択的に形成する
とともに、ＭＯ８素子の安定性や信頼性の向上を図るこ
とができるようにした半導体の製造方法を提供すること
である。
問題点を解決するための手段
本発明は、半導体基板と、その半導体基板の一部分にそ
の半導体基板を構成する半導体と金属とを含む電極層を
形成し、この電極層の表面と半導体基板の残余の領域と
に亘りて酸化を行なうことを特徴とする半導体装置の！
１遣方法である。
の半導体基板を構成する半導体と金属とを含む電極層を
形成し、この電極層の表面と半導体基板の残余の領域と
に亘りて酸化を行なうことを特徴とする半導体装置の！
１遣方法である。
作 用
本発明に従えば、半導体基板を構成する半導体と金属と
を含む電極層上に膜厚の大きい熱酸化膜を形成する二と
ができ、また電極層内のリンが熱酸化工程の途中に周辺
のガス雰囲気中に放出されることがなくなり、ＭＯ８素
子の特性に悪影響を及ぼすことが防がれる。
を含む電極層上に膜厚の大きい熱酸化膜を形成する二と
ができ、また電極層内のリンが熱酸化工程の途中に周辺
のガス雰囲気中に放出されることがなくなり、ＭＯ８素
子の特性に悪影響を及ぼすことが防がれる。
実施例
第１図は、本発明の一実施例の製造工程を示す断面図で
ある。まずシリコン基板１上に素子間分離領域（アイツ
レ−シワ゛１）１ａｔ１ｂおよりＳ ｉ Ｏｔから虞る
キャパシタ用ＡＰＩ緑Ｗｌｉ２を形成し、そのキャパシ
タ用絶ｌ［１１２上に多結晶シリコンから成る多結晶シ
リコン屑３を堆積し、その多結晶シリコン層３にリン（
Ｐ）の拡散を行なう、多結晶シリコン層３の抵抗率はリ
ン濃度に依存して変化し、後述するようにキャパシタ用
電極間絶縁膜８の膜厚を選択的に設定する二とができる
１次に多結晶シリコン層３上にＬＰＧＶＤ （減圧によ
る化学気相成長）法などによって＾融点の金属たとえば
タングステン（Ｗ）とシリコン（Ｓｉ）とから成るシリ
サイｌｔ （Ｗ Ｓ ｉｓ）層４を堆積する。その後、
エツチングによって第１図（１）に示されるようにキャ
パシタ領域Ａのキャパシタ用絶臓膜２、多結晶シリコン
層３お上りシリサイド層４を残して残余の部分を除去し
、）ランジスタ領域Ｂのシリコン基板１を露出する。こ
のようにしてキャパシタ領域Ａに多結晶シリコン層３と
シリサイド層４との、ν１わゆるポリサイド梼造を有す
るキャパシタ用第１電極層５が形成される０次に、１０
００℃の乾燥酸素雰囲気中における熱酸化反応によって
第１図（２）に示されるようにシリコン基板１とシリサ
イド層４との段差面に亘って熱酸化膜６を形成する。こ
の熱酸化膜６は、トランジスタ像域Ｂではトランジスタ
用絶ＭＩＩ？となり、キャパシタ領域Ａでは今ヤパシタ
用電極間絶縁膜８となる。後述するようにシリサイド層
４の酸化速度は、シリコン基板１の酸化速度よりも数倍
連（、シたがってトランジスタ用絶縁膜７の膜厚ａより
もキャパシタ用電極闇絶縁［１８の農厚すのほうが大き
くなる。
ある。まずシリコン基板１上に素子間分離領域（アイツ
レ−シワ゛１）１ａｔ１ｂおよりＳ ｉ Ｏｔから虞る
キャパシタ用ＡＰＩ緑Ｗｌｉ２を形成し、そのキャパシ
タ用絶ｌ［１１２上に多結晶シリコンから成る多結晶シ
リコン屑３を堆積し、その多結晶シリコン層３にリン（
Ｐ）の拡散を行なう、多結晶シリコン層３の抵抗率はリ
ン濃度に依存して変化し、後述するようにキャパシタ用
電極間絶縁膜８の膜厚を選択的に設定する二とができる
１次に多結晶シリコン層３上にＬＰＧＶＤ （減圧によ
る化学気相成長）法などによって＾融点の金属たとえば
タングステン（Ｗ）とシリコン（Ｓｉ）とから成るシリ
サイｌｔ （Ｗ Ｓ ｉｓ）層４を堆積する。その後、
エツチングによって第１図（１）に示されるようにキャ
パシタ領域Ａのキャパシタ用絶臓膜２、多結晶シリコン
層３お上りシリサイド層４を残して残余の部分を除去し
、）ランジスタ領域Ｂのシリコン基板１を露出する。こ
のようにしてキャパシタ領域Ａに多結晶シリコン層３と
シリサイド層４との、ν１わゆるポリサイド梼造を有す
るキャパシタ用第１電極層５が形成される０次に、１０
００℃の乾燥酸素雰囲気中における熱酸化反応によって
第１図（２）に示されるようにシリコン基板１とシリサ
イド層４との段差面に亘って熱酸化膜６を形成する。こ
の熱酸化膜６は、トランジスタ像域Ｂではトランジスタ
用絶ＭＩＩ？となり、キャパシタ領域Ａでは今ヤパシタ
用電極間絶縁膜８となる。後述するようにシリサイド層
４の酸化速度は、シリコン基板１の酸化速度よりも数倍
連（、シたがってトランジスタ用絶縁膜７の膜厚ａより
もキャパシタ用電極闇絶縁［１８の農厚すのほうが大き
くなる。
第２図を参照して、シリサイド層４の下地である多結晶
シリコン層３中にはリンが含まれており、その濃度を変
化することによって多結晶シリコン層３の抵抗率が変化
する。多結晶シリコン層３の抵抗率がたとえば０．７９
鋤Ω・ｃｖであるとき、１０００℃の乾燥酸素雰囲気中
でのシリサイド層４の酸化速度はライン！１で示される
ように変化し、抵抗率がたとえば０，９９ｓΩ・Ｃ−で
あるときのシリサイド層４の酸化速度は参照符７２で示
されるように変化し、また抵抗率がたとえば９゜２０鋤
Ω・Ｃ−であるときのシリサイド層４の酸化速度は参照
符７３で示されるように変化する。これに対してシリコ
ン基板１上の酸化速度は参照符！４で示されるとおりで
ある。ここで０点は多結晶シリコン層３の抵抗率が０．
７９■Ω・Ｃ醜であり、Δ点は０．９９−Ω・Ｃ−であ
り、また０点は、９．２０■Ω・ｅｌｌであるときのシ
リサイド層４・の酸化速度に対応するキャパシタ用電極
間絶縁膜８のそれぞれの厚みを表わす点である。
シリコン層３中にはリンが含まれており、その濃度を変
化することによって多結晶シリコン層３の抵抗率が変化
する。多結晶シリコン層３の抵抗率がたとえば０．７９
鋤Ω・ｃｖであるとき、１０００℃の乾燥酸素雰囲気中
でのシリサイド層４の酸化速度はライン！１で示される
ように変化し、抵抗率がたとえば０，９９ｓΩ・Ｃ−で
あるときのシリサイド層４の酸化速度は参照符７２で示
されるように変化し、また抵抗率がたとえば９゜２０鋤
Ω・Ｃ−であるときのシリサイド層４の酸化速度は参照
符７３で示されるように変化する。これに対してシリコ
ン基板１上の酸化速度は参照符！４で示されるとおりで
ある。ここで０点は多結晶シリコン層３の抵抗率が０．
７９■Ω・Ｃ醜であり、Δ点は０．９９−Ω・Ｃ−であ
り、また０点は、９．２０■Ω・ｅｌｌであるときのシ
リサイド層４・の酸化速度に対応するキャパシタ用電極
間絶縁膜８のそれぞれの厚みを表わす点である。
第２図の対数グラフから明らかなように、多結晶シリコ
ン層３中に含まれるリンが低濃度から高・濃度になるに
つれてシリサイド層４上の電ａｉ闇絶縁ｌ１７の厚みが
増していさ、高濃度のリンを含む場合にはシリサイド層
４の酸化速度はシリコン基板１の酸化速度よりも数倍速
くなることが理解される。＊た本発明者の実験によれば
、リンを含まない場合でもシリサイド層４の酸化速度は
シリコン基板１の酸化速度よりも２〜５倍遠いことが理
解され、これによって比較的厚みのある酸化膜を形成し
得ることが確認された。したがって多結晶シリコン層３
中のリン濃度を変化させてシリサイド層４の酸化速度を
調整することによって、トランジスタ領域Ａのシリコン
基板１上にたとえば３００〜４００Ａのトランジスタ用
絶縁ｌＩ７を形成すると同時に、キャパシタ領域Ａのキ
ャパシタ用第１電極層５上にたとえば１０００〜３００
０Ａの膜厚を有するキャパシタ用電極間絶縁膜８を形成
することとができる。またキャパシタ用電極間絶縁Ｉ！
８の膜厚を大きくするためにリン濃度を高くした場合で
あっても、その多結晶シリコンＭ３の上地はシリサイド
層６によって覆われているため、熱酸化工程において多
結晶シリコン層３中のリンが周辺〃ス雰囲気内に放出さ
れることがなく、したがってシリコン基板１に悪影響を
及ぼすような弊害を防ぐことができる。
ン層３中に含まれるリンが低濃度から高・濃度になるに
つれてシリサイド層４上の電ａｉ闇絶縁ｌ１７の厚みが
増していさ、高濃度のリンを含む場合にはシリサイド層
４の酸化速度はシリコン基板１の酸化速度よりも数倍速
くなることが理解される。＊た本発明者の実験によれば
、リンを含まない場合でもシリサイド層４の酸化速度は
シリコン基板１の酸化速度よりも２〜５倍遠いことが理
解され、これによって比較的厚みのある酸化膜を形成し
得ることが確認された。したがって多結晶シリコン層３
中のリン濃度を変化させてシリサイド層４の酸化速度を
調整することによって、トランジスタ領域Ａのシリコン
基板１上にたとえば３００〜４００Ａのトランジスタ用
絶縁ｌＩ７を形成すると同時に、キャパシタ領域Ａのキ
ャパシタ用第１電極層５上にたとえば１０００〜３００
０Ａの膜厚を有するキャパシタ用電極間絶縁膜８を形成
することとができる。またキャパシタ用電極間絶縁Ｉ！
８の膜厚を大きくするためにリン濃度を高くした場合で
あっても、その多結晶シリコンＭ３の上地はシリサイド
層６によって覆われているため、熱酸化工程において多
結晶シリコン層３中のリンが周辺〃ス雰囲気内に放出さ
れることがなく、したがってシリコン基板１に悪影響を
及ぼすような弊害を防ぐことができる。
このようにシリコン基板１上に膜厚の異なるトランジス
タ用絶縁膜７と、キャパシタ用電極間絶縁１！８を単一
プロセスで形成した後、第１図（３）に示されるように
トランジスタ用絶縁膜７とキャパシタ用電極間絶縁ＩＩ
８との段差面に亘って多結晶シリコン層９を選択的に堆
積する。この多結晶シリコン層９はトランジスタ領域Ｂ
ではトランジスタ用デート電極１０となり、キャパシタ
領域Ａではキャパシタ用第２電極層１１となる１次にト
ランジスタ領域Ｂのシリコン基板１にドレインまたはソ
ースとなるＮゝ鉱歓層１１を形成し、このようにしてＭ
Ｏ８型ダイナミックＲＡＭのメモリセルを形成すること
ができる。
タ用絶縁膜７と、キャパシタ用電極間絶縁１！８を単一
プロセスで形成した後、第１図（３）に示されるように
トランジスタ用絶縁膜７とキャパシタ用電極間絶縁ＩＩ
８との段差面に亘って多結晶シリコン層９を選択的に堆
積する。この多結晶シリコン層９はトランジスタ領域Ｂ
ではトランジスタ用デート電極１０となり、キャパシタ
領域Ａではキャパシタ用第２電極層１１となる１次にト
ランジスタ領域Ｂのシリコン基板１にドレインまたはソ
ースとなるＮゝ鉱歓層１１を形成し、このようにしてＭ
Ｏ８型ダイナミックＲＡＭのメモリセルを形成すること
ができる。
前述の実施例では、キャパシタ用第１ｖ＆極層５を多結
晶シリコン層３とシリサイド層４とのポリサイド構造と
したけれども、本発明の他の実施例として第３図に示さ
れるようにシリサイド層４のみからキャパシタ用第１電
極層を形成するような構成であってもよい。
晶シリコン層３とシリサイド層４とのポリサイド構造と
したけれども、本発明の他の実施例として第３図に示さ
れるようにシリサイド層４のみからキャパシタ用第１電
極層を形成するような構成であってもよい。
本発明に従う半導体装置の製造方法は、ＭＯ３型ダイナ
ミックＲＡ Ｍ ｉ：関連して泪いられるだけでなく、
その他のＭＯＳデバイスｌｌ：ｉＬにおける同様な加工
を必要とする処理工程に広ｌｉＩ！Ｉに実施されること
ができる。
ミックＲＡ Ｍ ｉ：関連して泪いられるだけでなく、
その他のＭＯＳデバイスｌｌ：ｉＬにおける同様な加工
を必要とする処理工程に広ｌｉＩ！Ｉに実施されること
ができる。
第１図は本発明の一実施例の製造工程を示す断面図、第
２図はシリコン基板１お上りシリサイド層４上の酸化速
度（ｗｉｎ）と酸化膜のａ厚ｃ人）との関係を示す対数
グラフ、第３図は本発明の他の実施例の断面図である。 １・・・シリコン基板、３・・・多結晶シリコン層、４
・・・シリサイド層、５・・・キャパシタ用第１電極層
、７・・・トランジスタ用絶縁膜、８・・・キャパシタ
用電極閏絶縁戚 代理人 弁理士 画数 圭一部 第３図 手続補正書 昭和６０年 ８月２７日 特願昭６０−３７８２０ ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 出願人 住所 大阪市阿倍野区長池町２２番２２号名称 （５０
４）シャープ株式会社 代表者 佐 伯 旭 ４、代理人 住 所 大阪市西区西本町１丁目１３番３８号 新興産
ビル国装置ＥＸ ０５２５−５９８５ ＩＮＴＡＰＴ
Ｊ国際ＦＡＸ Ｇｎｌ＆ＧＩＩ （０６）５３８−
０２４７６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 （１）明細書第６頁第１３行目において「フィン１１」
とあるを、 「参照符１３」に訂正する。 （２）明細書路６頁ｔｊＳ第１８行目において「参照符
１３Ｊ とあるを、「参照符１１」に訂正する。 （３）明細書第７頁第１行目においてｊｏ、７９−Ω・
ｅｓＪ とあるを、 ［９，２０ｍΩ・ｃｍＪに訂正す
る。 （４）明細書第７頁第３行目において「９，２０ｍΩ・
Ｃ論」とあるを、 「０．７９−Ω・ｃｍＪに訂正する
。 （５）明細書第９頁第１５行目と第１６行目との間に次
の文章を補充する。 記 効 果 以上のように本発明によれば、半導体基板を構成する半
導体と金属とを含む電極層上にａ厚の大きい熱酸化膜を
形成することができ、また電極層内のリンが熱酸化工程
の途中に周辺の〃ス雰囲気中に放出されることがなくな
り、ＭＯ８素子の特性に悪影響を及ぼすことが防がれる
。 以 上
２図はシリコン基板１お上りシリサイド層４上の酸化速
度（ｗｉｎ）と酸化膜のａ厚ｃ人）との関係を示す対数
グラフ、第３図は本発明の他の実施例の断面図である。 １・・・シリコン基板、３・・・多結晶シリコン層、４
・・・シリサイド層、５・・・キャパシタ用第１電極層
、７・・・トランジスタ用絶縁膜、８・・・キャパシタ
用電極閏絶縁戚 代理人 弁理士 画数 圭一部 第３図 手続補正書 昭和６０年 ８月２７日 特願昭６０−３７８２０ ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 出願人 住所 大阪市阿倍野区長池町２２番２２号名称 （５０
４）シャープ株式会社 代表者 佐 伯 旭 ４、代理人 住 所 大阪市西区西本町１丁目１３番３８号 新興産
ビル国装置ＥＸ ０５２５−５９８５ ＩＮＴＡＰＴ
Ｊ国際ＦＡＸ Ｇｎｌ＆ＧＩＩ （０６）５３８−
０２４７６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 （１）明細書第６頁第１３行目において「フィン１１」
とあるを、 「参照符１３」に訂正する。 （２）明細書路６頁ｔｊＳ第１８行目において「参照符
１３Ｊ とあるを、「参照符１１」に訂正する。 （３）明細書第７頁第１行目においてｊｏ、７９−Ω・
ｅｓＪ とあるを、 ［９，２０ｍΩ・ｃｍＪに訂正す
る。 （４）明細書第７頁第３行目において「９，２０ｍΩ・
Ｃ論」とあるを、 「０．７９−Ω・ｃｍＪに訂正する
。 （５）明細書第９頁第１５行目と第１６行目との間に次
の文章を補充する。 記 効 果 以上のように本発明によれば、半導体基板を構成する半
導体と金属とを含む電極層上にａ厚の大きい熱酸化膜を
形成することができ、また電極層内のリンが熱酸化工程
の途中に周辺の〃ス雰囲気中に放出されることがなくな
り、ＭＯ８素子の特性に悪影響を及ぼすことが防がれる
。 以 上
Claims (1)
- 半導体基板と、その半導体基板の一部分にその半導体基
板を構成する半導体と金属とを含む電極層を形成し、こ
の電極層の表面と半導体基板の残余の領域とに亘って酸
化を行なうことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037820A JPS61198664A (ja) | 1985-02-27 | 1985-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037820A JPS61198664A (ja) | 1985-02-27 | 1985-02-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198664A true JPS61198664A (ja) | 1986-09-03 |
Family
ID=12508156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037820A Pending JPS61198664A (ja) | 1985-02-27 | 1985-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198664A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55113324A (en) * | 1979-02-23 | 1980-09-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS57194567A (en) * | 1981-05-27 | 1982-11-30 | Hitachi Ltd | Semiconductor memory device |
-
1985
- 1985-02-27 JP JP60037820A patent/JPS61198664A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55113324A (en) * | 1979-02-23 | 1980-09-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS57194567A (en) * | 1981-05-27 | 1982-11-30 | Hitachi Ltd | Semiconductor memory device |
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