JPS61198627A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61198627A JPS61198627A JP3782185A JP3782185A JPS61198627A JP S61198627 A JPS61198627 A JP S61198627A JP 3782185 A JP3782185 A JP 3782185A JP 3782185 A JP3782185 A JP 3782185A JP S61198627 A JPS61198627 A JP S61198627A
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- JP
- Japan
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- polycrystalline
- silicide layer
- polycrystalline silicon
- silicide
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、もつと詳しく
は絶縁膜上の多結晶シリコン層と、シリサイド層とを、
反応性（リアクティブ）イオンエツチング法でエツチン
グを行なうようにした枯成を有する半導体装置の製造方
法に関する。
は絶縁膜上の多結晶シリコン層と、シリサイド層とを、
反応性（リアクティブ）イオンエツチング法でエツチン
グを行なうようにした枯成を有する半導体装置の製造方
法に関する。
背景技術
従来からのＭ ＯＳ （Ｍ ｅｔａｌ Ｏｘｉｄｅ Ｓ
ｅｓｉｃｏｎｄｕａｔｏｒ）素子のデート電極として
、ＭＯ８界面特性が良好である多結晶シリコンが用いら
れているが、多結晶シリコンは抵抗率が大きいため、Ｌ
ＳＩ（大規模集積回路）の大容量化および高速化に対す
る制限がある。
ｅｓｉｃｏｎｄｕａｔｏｒ）素子のデート電極として
、ＭＯ８界面特性が良好である多結晶シリコンが用いら
れているが、多結晶シリコンは抵抗率が大きいため、Ｌ
ＳＩ（大規模集積回路）の大容量化および高速化に対す
る制限がある。
そこでこのような問題を解決するため多結晶シリコン層
上に、高融点の金属とシリコンとから成るシリサイド層
を有するＭＯＳデート構造の開発が行なわれているが、
たとえばグイナミックＲＡＭ（ランダムアクセスメモリ
）のような多結晶シリコン層の段差を下地にもつデバイ
スに適用するためには、エツチング形状の制御が問題と
なる。
上に、高融点の金属とシリコンとから成るシリサイド層
を有するＭＯＳデート構造の開発が行なわれているが、
たとえばグイナミックＲＡＭ（ランダムアクセスメモリ
）のような多結晶シリコン層の段差を下地にもつデバイ
スに適用するためには、エツチング形状の制御が問題と
なる。
発明が解決しようとする問題点
要約すれば、ＭＯ８素子のデート電極におけるエツチン
グ形状が不良であると、回路の精度および信頼性の向上
を図ることができない。
グ形状が不良であると、回路の精度および信頼性の向上
を図ることができない。
本発明の目的は、エツチング形状が良好であり、これに
よって回路の精度および信頼性の向上を図ることができ
るようにした半導体装置の製造方法を提供することであ
る。
よって回路の精度および信頼性の向上を図ることができ
るようにした半導体装置の製造方法を提供することであ
る。
問題点を解決するための手段
本発明は、基材上に絶縁膜を形成し、絶縁膜上に多結晶
シリコン屑を形成し、多結晶シリコン層上にシリコンと
金属とから成るシリサイド層を形成し、シリサイド層上
に選択的にレジスト層を形成し、 次に六７フ化イオウと四塩化炭素との混合がスによって
多結晶シリコン層とシリサイド層とをエツチングするこ
とを特徴とする半導体装置の製造方法である。
シリコン屑を形成し、多結晶シリコン層上にシリコンと
金属とから成るシリサイド層を形成し、シリサイド層上
に選択的にレジスト層を形成し、 次に六７フ化イオウと四塩化炭素との混合がスによって
多結晶シリコン層とシリサイド層とをエツチングするこ
とを特徴とする半導体装置の製造方法である。
作 用
本発明に従えば、多結晶シリコン層とシリサイド層とを
、六７ツ化イオウと四塩化炭素との混合ガスによって
エツチングを行なうようにしたことによって、ＭＯ８素
子のデー）？Ｉｔ極におけるサイドエッチ面の形状が良
好となり、回路の精度および信頼性の向上を図ることが
できる。
、六７ツ化イオウと四塩化炭素との混合ガスによって
エツチングを行なうようにしたことによって、ＭＯ８素
子のデー）？Ｉｔ極におけるサイドエッチ面の形状が良
好となり、回路の精度および信頼性の向上を図ることが
できる。
実施例
第１図は、本発明の一実施例の製造工程を示す断面図で
ある。まず第１図（１）に示されるように、シリコン基
板１上に、５ｉＯｚなどから成るキャパシタ用絶縁＠２
を形成し、そのキャパシタ用絶縁ｌＩ２上に多結晶シリ
コンから成るキャパシタ用第１電極層３を堆積させる０
次にフォトエツチングによってキャパシタ領域Ａのキャ
パシタ用絶縁膜２およびキャパシタ用第１電極層３を残
し、トランジスタ領域Ｂの部分（本実施例では第１図（
１）の右方）を除去する。その後、熱酸化工程によって
キャパシタ用箔ｉ′ｉＬ極層３とシリコン基板１との段
差面に亘って熱酸化１１１１１４を形成する。熱酸化膜
４は、キャパシタ領域Ａでは１０００〜３０００人の層
厚を有するキャパシタ用電極間絶縁膜５となり、トラン
ジスタ領域Ｂでは３００〜４００人の層厚を有するトラ
ンジスタ用絶縁ｌ！Ｉ６となる。
ある。まず第１図（１）に示されるように、シリコン基
板１上に、５ｉＯｚなどから成るキャパシタ用絶縁＠２
を形成し、そのキャパシタ用絶縁ｌＩ２上に多結晶シリ
コンから成るキャパシタ用第１電極層３を堆積させる０
次にフォトエツチングによってキャパシタ領域Ａのキャ
パシタ用絶縁膜２およびキャパシタ用第１電極層３を残
し、トランジスタ領域Ｂの部分（本実施例では第１図（
１）の右方）を除去する。その後、熱酸化工程によって
キャパシタ用箔ｉ′ｉＬ極層３とシリコン基板１との段
差面に亘って熱酸化１１１１１４を形成する。熱酸化膜
４は、キャパシタ領域Ａでは１０００〜３０００人の層
厚を有するキャパシタ用電極間絶縁膜５となり、トラン
ジスタ領域Ｂでは３００〜４００人の層厚を有するトラ
ンジスタ用絶縁ｌ！Ｉ６となる。
次に、Ｉ１図（２）に示されるように熱酸化［４上に多
結晶シリコンから成る多結晶シリコン層７を堆積した後
、リン（Ｐ）の拡散を行なう、このリン濃度は、多結晶
シリコン層７のシート抵抗が３０Ω／口以上となるよう
に選ばれる０次に多結晶シリコン層７上にＬＰＣＶＤ
（減圧による化学気相成長）法などによって高融点の
金属たとえばタングステン（Ｗ）とシリコン（Ｓｉ）と
から成るシリサイド （ＷＳｉｘ）層８を堆積する。こ
のように熱酸化膜４上に多結晶シリコン層７とシリサイ
ド層８とのいわゆるポリサイドデート層９を形成した後
、マスク材としての７オトレジスト層ｉｏ、ｉ１を、７
ｔ）技術を用いてキャパシタ領域Ａお上りトランジスタ
領域Ｂにそれぞれ選択的に形成する。その後、本発明に
従う反応性（す７クテイブ）イオンエツチング法によっ
て、ポリサイドデート層９を構成する多結晶シリコン層
７とシリサイド層８とのサイドエッチ・レート （すな
わち単位時間にエツチングされる量であって、横方向の
エツチング速度）が等しくなるようなエツチングを同一
のプロセスで行なう。
結晶シリコンから成る多結晶シリコン層７を堆積した後
、リン（Ｐ）の拡散を行なう、このリン濃度は、多結晶
シリコン層７のシート抵抗が３０Ω／口以上となるよう
に選ばれる０次に多結晶シリコン層７上にＬＰＣＶＤ
（減圧による化学気相成長）法などによって高融点の
金属たとえばタングステン（Ｗ）とシリコン（Ｓｉ）と
から成るシリサイド （ＷＳｉｘ）層８を堆積する。こ
のように熱酸化膜４上に多結晶シリコン層７とシリサイ
ド層８とのいわゆるポリサイドデート層９を形成した後
、マスク材としての７オトレジスト層ｉｏ、ｉ１を、７
ｔ）技術を用いてキャパシタ領域Ａお上りトランジスタ
領域Ｂにそれぞれ選択的に形成する。その後、本発明に
従う反応性（す７クテイブ）イオンエツチング法によっ
て、ポリサイドデート層９を構成する多結晶シリコン層
７とシリサイド層８とのサイドエッチ・レート （すな
わち単位時間にエツチングされる量であって、横方向の
エツチング速度）が等しくなるようなエツチングを同一
のプロセスで行なう。
第２図を参照して、本発明に従う反応性イオンエツチン
グ法に用いるエツチングがスは、ＳＦ、（六７）化イオ
ウ）とＣＣ，／、（四塩化炭素）との混合ガスであり、
その混合比を変化することによりて、ポリサイドデート
層９を構成するシリサイド層８のサイドエッチ・レート
は参照符！１で示されるように変化し、多結晶シリコン
層７のサイドエッチ・レートは、参照ｒｆ７２で示され
るように変化する１本発明では、これら多結晶シリコン
屑７とシリサイド層８の各サイドエッチ・レート！１、
Ｉ２がほぼ等しくなるような混合比すなわち約１０〜２
０％、好ましくは１０％のｃｃ！、を含むＳＦ、の混合
ガスを用いることによって、多結晶シリコン層６とシリ
サイド層７のサイドエッチ・レートを等しくに行ない、
エツチング形状を良好とし、回路の選択性および加工精
度の向上を図るようにするものである。
グ法に用いるエツチングがスは、ＳＦ、（六７）化イオ
ウ）とＣＣ，／、（四塩化炭素）との混合ガスであり、
その混合比を変化することによりて、ポリサイドデート
層９を構成するシリサイド層８のサイドエッチ・レート
は参照符！１で示されるように変化し、多結晶シリコン
層７のサイドエッチ・レートは、参照ｒｆ７２で示され
るように変化する１本発明では、これら多結晶シリコン
屑７とシリサイド層８の各サイドエッチ・レート！１、
Ｉ２がほぼ等しくなるような混合比すなわち約１０〜２
０％、好ましくは１０％のｃｃ！、を含むＳＦ、の混合
ガスを用いることによって、多結晶シリコン層６とシリ
サイド層７のサイドエッチ・レートを等しくに行ない、
エツチング形状を良好とし、回路の選択性および加工精
度の向上を図るようにするものである。
第３図は、多結晶シリコン層７およびシリサイドＮ１８
のサイドエッチ面７ｍ、８ａ付近の拡大断面図である。
のサイドエッチ面７ｍ、８ａ付近の拡大断面図である。
ＳＦ、とＣ（Ｊ’、との前記混合比のエツチングがスを
用いて多結晶シリコン層７およびシリサイド層８をエツ
チングすると、第３図の矢符Ａで示されるように横方向
のエツチングが同時に進行する。レジスト層１０サイド
面１０ｍとシリサイドＮ８のサイドエッチ面８ａとのエ
ッチ幅Ｗ１は、第２図のグラフのΔ点に対応しており、
レジスト層１０のサイド面１０ａと多結晶シリコン層７
のサイドエッチ面７ａとのエッチ幅Ｗ２は、第２図のグ
ラフの０点に対応するものである。このエッチ幅Ｗｌ、
Ｗ２が相互に近接した値となるように、ＳＦ、とＣＣＪ
？、との混合比を、前述のようにｃｃ！、が約１０％と
なるように設定することによって、サイドエッチ面７ｍ
、８ｍにおけるサイドエッチ・レートを等しくすること
ができる。
用いて多結晶シリコン層７およびシリサイド層８をエツ
チングすると、第３図の矢符Ａで示されるように横方向
のエツチングが同時に進行する。レジスト層１０サイド
面１０ｍとシリサイドＮ８のサイドエッチ面８ａとのエ
ッチ幅Ｗ１は、第２図のグラフのΔ点に対応しており、
レジスト層１０のサイド面１０ａと多結晶シリコン層７
のサイドエッチ面７ａとのエッチ幅Ｗ２は、第２図のグ
ラフの０点に対応するものである。このエッチ幅Ｗｌ、
Ｗ２が相互に近接した値となるように、ＳＦ、とＣＣＪ
？、との混合比を、前述のようにｃｃ！、が約１０％と
なるように設定することによって、サイドエッチ面７ｍ
、８ｍにおけるサイドエッチ・レートを等しくすること
ができる。
このようにして、多結晶シリコン屑７とシリサイド層８
のサイドエッチ・レートが等しく進行されると、第１図
（２）の状態から第１図（３）の状態となり、ポリサイ
ドデート層９はキャパシタｌｉ域Ａではキャパシタ用第
２電極１２となり、またトランジスタＩＩ域Ｂではトラ
ンジスタ用デート電極１３となる。
のサイドエッチ・レートが等しく進行されると、第１図
（２）の状態から第１図（３）の状態となり、ポリサイ
ドデート層９はキャパシタｌｉ域Ａではキャパシタ用第
２電極１２となり、またトランジスタＩＩ域Ｂではトラ
ンジスタ用デート電極１３となる。
このように多結晶シリコン層７お上りシリサイド！８の
サイドエッチ面７ａ、８ａのサイドエッチ・レートが等
しくなるようにＣＣ７，の混合比を設定形成することに
より、その後の熱酸化処理や配線パターン作成などにお
いて、回路の選択性および加工精度が高まり、従ってダ
イナミックＲＡＭ （ランダムアクセスメモリ）のよう
な、下地に大きな段差を持つデバイスにも好適に実施す
ることができる。
サイドエッチ面７ａ、８ａのサイドエッチ・レートが等
しくなるようにＣＣ７，の混合比を設定形成することに
より、その後の熱酸化処理や配線パターン作成などにお
いて、回路の選択性および加工精度が高まり、従ってダ
イナミックＲＡＭ （ランダムアクセスメモリ）のよう
な、下地に大きな段差を持つデバイスにも好適に実施す
ることができる。
前記実施例では、タングステン（Ｗ）とシリコン（Ｓｉ
）から成るシリサイド（Ｗ Ｓ ｉｔ） Ｍ ８を用い
たけれども、その他の高融点金属たとえばモリブデン（
Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを用い
てシリサイド（ＭｏＳ ｉ、、Ｔ ａＳ ｉｔ、Ｔ ｉ
Ｓ ｉｔ）層を形成するようにしてもよい。
）から成るシリサイド（Ｗ Ｓ ｉｔ） Ｍ ８を用い
たけれども、その他の高融点金属たとえばモリブデン（
Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを用い
てシリサイド（ＭｏＳ ｉ、、Ｔ ａＳ ｉｔ、Ｔ ｉ
Ｓ ｉｔ）層を形成するようにしてもよい。
またｃｃ、２．の混合比を１０〜２０％としたけれども
第２図から明らかなようにその混合比を５％〜２５％と
するようにしてもよい。
第２図から明らかなようにその混合比を５％〜２５％と
するようにしてもよい。
効 果
以上のように本発明によれば、六７ツ化イオウと四塩化
炭素との混合がスを用いて、多結晶シリコン層とシリサ
イド層とをエツチングするようにしたことによって、デ
バイスの信頼性、加工精度の向上を図ることができる。
炭素との混合がスを用いて、多結晶シリコン層とシリサ
イド層とをエツチングするようにしたことによって、デ
バイスの信頼性、加工精度の向上を図ることができる。
第１図は本発明の一実施例の製造工程を説明するための
断面図、第２図は反応性イオンエツチング法によるＳＦ
、に対するＣＣ７，の混合率（％）とサイドエッチ・レ
ート（μｍ／ｗｉｎ）との関係を示すグラフ、第３図は
サイドエッチ面７ａ、８ａ付近の拡大断面図である。 １・・・半導体基板、７・・・多結晶シリコン層、７ｍ
。 ８ａ・・・サイドエッチ面、８・・・シリサイド層代理
人 弁理士 画数 圭一部 第１ 図
断面図、第２図は反応性イオンエツチング法によるＳＦ
、に対するＣＣ７，の混合率（％）とサイドエッチ・レ
ート（μｍ／ｗｉｎ）との関係を示すグラフ、第３図は
サイドエッチ面７ａ、８ａ付近の拡大断面図である。 １・・・半導体基板、７・・・多結晶シリコン層、７ｍ
。 ８ａ・・・サイドエッチ面、８・・・シリサイド層代理
人 弁理士 画数 圭一部 第１ 図
Claims (1)
- 基材上に絶縁膜を形成し、絶縁膜上に多結晶シリコン層
を形成し、多結晶シリコン層上にシリコンと金属とから
成るシリサイド層を形成し、シリサイド層上に選択的に
レジスト層を形成し、次に六フッ化イオウと四塩化炭素
との混合ガスによって多結晶シリコン層とシリサイド層
とをエッチングすることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3782185A JPS61198627A (ja) | 1985-02-27 | 1985-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3782185A JPS61198627A (ja) | 1985-02-27 | 1985-02-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198627A true JPS61198627A (ja) | 1986-09-03 |
| JPH0518456B2 JPH0518456B2 (ja) | 1993-03-12 |
Family
ID=12508183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3782185A Granted JPS61198627A (ja) | 1985-02-27 | 1985-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198627A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01279782A (ja) * | 1988-04-30 | 1989-11-10 | Sharp Corp | 積層金属の反応性イオンエッチング方法 |
| US5310456A (en) * | 1990-07-30 | 1994-05-10 | Sony Corporation | Dry etching method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126929A (en) * | 1980-02-22 | 1981-10-05 | Eaton Corp | Plasma etching method |
| JPS5951531A (ja) * | 1982-09-18 | 1984-03-26 | Ulvac Corp | ドライエツチング方法 |
-
1985
- 1985-02-27 JP JP3782185A patent/JPS61198627A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126929A (en) * | 1980-02-22 | 1981-10-05 | Eaton Corp | Plasma etching method |
| JPS5951531A (ja) * | 1982-09-18 | 1984-03-26 | Ulvac Corp | ドライエツチング方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01279782A (ja) * | 1988-04-30 | 1989-11-10 | Sharp Corp | 積層金属の反応性イオンエッチング方法 |
| US5310456A (en) * | 1990-07-30 | 1994-05-10 | Sony Corporation | Dry etching method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0518456B2 (ja) | 1993-03-12 |
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