JPH0518456B2 - - Google Patents
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- JPH0518456B2 JPH0518456B2 JP60037821A JP3782185A JPH0518456B2 JP H0518456 B2 JPH0518456 B2 JP H0518456B2 JP 60037821 A JP60037821 A JP 60037821A JP 3782185 A JP3782185 A JP 3782185A JP H0518456 B2 JPH0518456 B2 JP H0518456B2
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- silicide layer
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、もつ
と詳しくは絶縁膜上の多結晶シリコン層と、シリ
サイド層とを、反応性（リアクテイブ）イオンエ
ツチング法でエツチングを行なうようにした構成
を有する半導体装置の製造方法に関する。
と詳しくは絶縁膜上の多結晶シリコン層と、シリ
サイド層とを、反応性（リアクテイブ）イオンエ
ツチング法でエツチングを行なうようにした構成
を有する半導体装置の製造方法に関する。
背景技術
従来からのMOS（Metal Oxide
Semiconductor）素子のゲート電極として、
MOS界面特性が良好である多結晶シリコンが用
いられているが、多結晶シリコンは抵抗率が大き
いため、LSI（大規模集積回路）の大容量化およ
び高速化に対する制限がある。
Semiconductor）素子のゲート電極として、
MOS界面特性が良好である多結晶シリコンが用
いられているが、多結晶シリコンは抵抗率が大き
いため、LSI（大規模集積回路）の大容量化およ
び高速化に対する制限がある。
そこでこのような問題を解決するため多結晶シ
リコン層上に、高融点の金属とシリコンとから成
るシリサイド層を有するMOSゲート構造の開発
が行なわれているが、たとえばダイナミツク
RAM（ランダムアクセスメモリ）のような多結
晶シリコン層の段差を下地にもつデバイスに適用
するためには、エツチング形状の制御が問題とな
る。
リコン層上に、高融点の金属とシリコンとから成
るシリサイド層を有するMOSゲート構造の開発
が行なわれているが、たとえばダイナミツク
RAM（ランダムアクセスメモリ）のような多結
晶シリコン層の段差を下地にもつデバイスに適用
するためには、エツチング形状の制御が問題とな
る。
発明が解決しようとする問題点
要約すれば、MOS素子のゲート電極における
エツチング形状が不良であると、回路の精度およ
び信頼性の向上を図ることができない。
エツチング形状が不良であると、回路の精度およ
び信頼性の向上を図ることができない。
本発明の目的は、エツチング形状が良好であ
り、これによつて回路の精度および信頼性の向上
を図ることができるようにした半導体装置の製造
方法を提供することである。
り、これによつて回路の精度および信頼性の向上
を図ることができるようにした半導体装置の製造
方法を提供することである。
問題点を解決するための手段
本発明は、基材上に絶縁膜を形成し、該絶縁膜
上に多結晶シリコン層を形成し、該多結晶シリコ
ン層上にシリコンと金属とからなるシリサイド層
を形成し、該シリサイド層上に選択的にレジスト
層を形成し、次に、前記多結晶シリコン層と前記
シリサイド層とのサイドエツチレートがほぼ等し
くなるように六フツ化イオウに対する四塩化炭素
の混合比が５％〜25％に設定された四塩化炭素と
六フツ化イオウとの混合ガスを用いて、前記多結
晶シリコン層と前記シリサイド層とをエツチング
することを特徴とする半導体装置の製造方法であ
る。
上に多結晶シリコン層を形成し、該多結晶シリコ
ン層上にシリコンと金属とからなるシリサイド層
を形成し、該シリサイド層上に選択的にレジスト
層を形成し、次に、前記多結晶シリコン層と前記
シリサイド層とのサイドエツチレートがほぼ等し
くなるように六フツ化イオウに対する四塩化炭素
の混合比が５％〜25％に設定された四塩化炭素と
六フツ化イオウとの混合ガスを用いて、前記多結
晶シリコン層と前記シリサイド層とをエツチング
することを特徴とする半導体装置の製造方法であ
る。
作 用
本発明に従えば、多結晶シリコン層とシリサイ
ド層とを、六フツ化イオウと四塩化炭素との混合
ガスによつて、エツチングを行なうようにしたこ
とによつて、MOS素子のゲート電極におけるサ
イドエツチ面の形状が良好となり、回路の精度お
よび信頼性の向上を図ることができる。特に本発
明に従えば、六フツ化イオウに対する四塩化炭素
の混合比を５％〜25％として、多結晶シリコン層
とシリサイド層とのサイドエツチレートがほぼ等
しくなるようにしたので、その後の熱酸化処理や
配線パターン作成などにおいて、回路の選択性お
よび加工精度が高まり、したがつてダイナミツク
RAMのような、下地に大きな段差を持つデバイ
スにも好適に実施することができるようになる。
ド層とを、六フツ化イオウと四塩化炭素との混合
ガスによつて、エツチングを行なうようにしたこ
とによつて、MOS素子のゲート電極におけるサ
イドエツチ面の形状が良好となり、回路の精度お
よび信頼性の向上を図ることができる。特に本発
明に従えば、六フツ化イオウに対する四塩化炭素
の混合比を５％〜25％として、多結晶シリコン層
とシリサイド層とのサイドエツチレートがほぼ等
しくなるようにしたので、その後の熱酸化処理や
配線パターン作成などにおいて、回路の選択性お
よび加工精度が高まり、したがつてダイナミツク
RAMのような、下地に大きな段差を持つデバイ
スにも好適に実施することができるようになる。
実施例
第１図は、本発明の一実施例の製造工程を示す
断面図である。まず第１図１に示されるように、
シリコン基板１上に、SiO2などから成るキヤパ
シタ用絶縁膜２を形成し、そのキヤパシタ用絶縁
膜２上に多結晶シリコンから成るキヤパシタ用第
１電極層３を堆積させる。次にフオトエツチング
によつてキヤパシタ領域Ａのキヤパシタ用絶縁膜
２およびキヤパシタ用第１電極層３を残し、トラ
ンジスタ領域Ｂの部分（本実施例では第１図１の
右方）を除去する。その後、熱酸化工程によつて
キヤパシタ用第１電極層３とシリコン基板１との
段差面に亘つて熱酸化膜４を形成する。熱酸化膜
４は、キヤパシタ領域Ａでは1000〜3000Åの層厚
を有するキヤパシタ用電極間絶縁膜５となり、ト
ランジスタ領域Ｂでは300〜400Åの層厚を有する
トランジスタ用絶縁膜６となる。次に、第１図２
に示されるように熱酸化膜４上に多結晶シリコン
から成る多結晶シリコン層７を堆積した後、リン
(P)の拡散を行なう。このリン濃度は、多結晶シリ
コン層７のシート抵抗が30Ω／□以上となるよう
に選ばれる。次に多結晶シリコン層７上に
LPCVD（減圧による化学気相成長）法などによ
つて高融点の金属たとえばタングステン(W)とシリ
コン（Si）とから成るシリサイド（WSi2）層８
を堆積する。このように熱酸化膜４上に多結晶シ
リコン層７とシリサイド層８とのいわゆるポリサ
イドゲート層９を形成した後、マスク材としての
フオトレジスト層１０，１１を、フオト技術を用
いてキヤパシタ領域Ａおよびトランジスタ領域Ｂ
にそれぞれ選択的に形成する。その後、本発明に
従う反応性（リアクテイブ）イオンエツチング法
によつて、ポリサイドゲート層９を構成する多結
晶シリコン層７とシリサイド層８とのサイドエツ
チ・レート（すなわち単位時間にエツチングされ
る量であつて、横方向のエツチング速度）が等し
くなるようなエツチングを同一のプロセスで行な
う。
断面図である。まず第１図１に示されるように、
シリコン基板１上に、SiO2などから成るキヤパ
シタ用絶縁膜２を形成し、そのキヤパシタ用絶縁
膜２上に多結晶シリコンから成るキヤパシタ用第
１電極層３を堆積させる。次にフオトエツチング
によつてキヤパシタ領域Ａのキヤパシタ用絶縁膜
２およびキヤパシタ用第１電極層３を残し、トラ
ンジスタ領域Ｂの部分（本実施例では第１図１の
右方）を除去する。その後、熱酸化工程によつて
キヤパシタ用第１電極層３とシリコン基板１との
段差面に亘つて熱酸化膜４を形成する。熱酸化膜
４は、キヤパシタ領域Ａでは1000〜3000Åの層厚
を有するキヤパシタ用電極間絶縁膜５となり、ト
ランジスタ領域Ｂでは300〜400Åの層厚を有する
トランジスタ用絶縁膜６となる。次に、第１図２
に示されるように熱酸化膜４上に多結晶シリコン
から成る多結晶シリコン層７を堆積した後、リン
(P)の拡散を行なう。このリン濃度は、多結晶シリ
コン層７のシート抵抗が30Ω／□以上となるよう
に選ばれる。次に多結晶シリコン層７上に
LPCVD（減圧による化学気相成長）法などによ
つて高融点の金属たとえばタングステン(W)とシリ
コン（Si）とから成るシリサイド（WSi2）層８
を堆積する。このように熱酸化膜４上に多結晶シ
リコン層７とシリサイド層８とのいわゆるポリサ
イドゲート層９を形成した後、マスク材としての
フオトレジスト層１０，１１を、フオト技術を用
いてキヤパシタ領域Ａおよびトランジスタ領域Ｂ
にそれぞれ選択的に形成する。その後、本発明に
従う反応性（リアクテイブ）イオンエツチング法
によつて、ポリサイドゲート層９を構成する多結
晶シリコン層７とシリサイド層８とのサイドエツ
チ・レート（すなわち単位時間にエツチングされ
る量であつて、横方向のエツチング速度）が等し
くなるようなエツチングを同一のプロセスで行な
う。
第２図を参照して、本発明に従う反応性イオン
エツチング法に用いるエツチングガスは、SF6
（六フツ化イオウ）とCCl4（四塩化炭素）との混
合ガスであり、その混合比を変化することによつ
て、ポリサイドゲート層９を構成するシリサイド
層８のサイドエツチ・レートは参照符ｌ１で示さ
れるように変化し、多結晶シリコン層７のサイド
エツチ・レートは、参照符ｌ２で示されるように
変化する。本発明では、これら多結晶シリコン層
７とシリサイド層８の各サイドエツチ・レートｌ
１，ｌ２がほぼ等しくなるような混合比すなわち
約10〜20％、好ましくは10％のCCl4を含むSF6の
混合ガスを用いることによつて、多結晶シリコン
層６とシリサイド層７のサイドエツチ・レートを
等しくなるように行ないエツチング形状を良好と
し、回路の選択性および加工精度の向上を図るよ
うにするものである。
エツチング法に用いるエツチングガスは、SF6
（六フツ化イオウ）とCCl4（四塩化炭素）との混
合ガスであり、その混合比を変化することによつ
て、ポリサイドゲート層９を構成するシリサイド
層８のサイドエツチ・レートは参照符ｌ１で示さ
れるように変化し、多結晶シリコン層７のサイド
エツチ・レートは、参照符ｌ２で示されるように
変化する。本発明では、これら多結晶シリコン層
７とシリサイド層８の各サイドエツチ・レートｌ
１，ｌ２がほぼ等しくなるような混合比すなわち
約10〜20％、好ましくは10％のCCl4を含むSF6の
混合ガスを用いることによつて、多結晶シリコン
層６とシリサイド層７のサイドエツチ・レートを
等しくなるように行ないエツチング形状を良好と
し、回路の選択性および加工精度の向上を図るよ
うにするものである。
第３図は、多結晶シリコン層７およびシリサイ
ド層８のサイドエツチ面７ａ，８ａ付近の拡大断
面図である。SF6とCCl4との前記混合比のエツチ
ングガスを用いて多結晶シリコン層７およびシリ
サイド層８をエツチングすると、第３図の矢符Ａ
で示されるように横方向のエツチングが同時に進
行する。レジスト層１０サイド面１０ａとシリコ
ンサイド層８のサイドエツチ面８ａとのエツチ幅
Ｗ１は、第２図のグラフの△点に対応しており、
レジスト層１０のサイド面１０ａと多結晶シリコ
ン層７のサイドエツチ面７ａとのエツチ幅Ｗ２
は、第２図のグラフの〇点に対応するものであ
る。このエツチ幅Ｗ１，Ｗ２が相互に近接した値
となるように、SF6とCCl4との混合比を、前述の
ようにCCl4が約10％となるように設定すること
によつて、サイドエツチ面７ａ，８ａにおけるサ
イドエツチ・レートを等しくすることができる。
ド層８のサイドエツチ面７ａ，８ａ付近の拡大断
面図である。SF6とCCl4との前記混合比のエツチ
ングガスを用いて多結晶シリコン層７およびシリ
サイド層８をエツチングすると、第３図の矢符Ａ
で示されるように横方向のエツチングが同時に進
行する。レジスト層１０サイド面１０ａとシリコ
ンサイド層８のサイドエツチ面８ａとのエツチ幅
Ｗ１は、第２図のグラフの△点に対応しており、
レジスト層１０のサイド面１０ａと多結晶シリコ
ン層７のサイドエツチ面７ａとのエツチ幅Ｗ２
は、第２図のグラフの〇点に対応するものであ
る。このエツチ幅Ｗ１，Ｗ２が相互に近接した値
となるように、SF6とCCl4との混合比を、前述の
ようにCCl4が約10％となるように設定すること
によつて、サイドエツチ面７ａ，８ａにおけるサ
イドエツチ・レートを等しくすることができる。
このようにして、多結晶シリコン層７とシリサ
イド層８のサイドエツチ・レートが等しく進行さ
れると、第１図２の状態から第１図３の状態とな
り、ポリサイドゲート層９はキヤパシタ領域Ａで
はキヤパシタ用第２電極１２となり、またトラン
ジスタ領域Ｂではトランジスタ用ゲート電極１３
となる。
イド層８のサイドエツチ・レートが等しく進行さ
れると、第１図２の状態から第１図３の状態とな
り、ポリサイドゲート層９はキヤパシタ領域Ａで
はキヤパシタ用第２電極１２となり、またトラン
ジスタ領域Ｂではトランジスタ用ゲート電極１３
となる。
このように多結晶シリコン層７およびシリサイ
ド層８のサイドエツチ面７ａ，８ａのサイドエツ
チ・レートが等しくなるようにCCl4の混合比を
設定形成することにより、その後の熱酸化処理や
配線パターン作成などにおいて、回路の選択性お
よび加工精度が高まり、従つてダイナミツク
RAM（ランダムアクセスメモリ）のような、下
地に大きな段差を持つデバイスにも好適に実施す
ることができる。
ド層８のサイドエツチ面７ａ，８ａのサイドエツ
チ・レートが等しくなるようにCCl4の混合比を
設定形成することにより、その後の熱酸化処理や
配線パターン作成などにおいて、回路の選択性お
よび加工精度が高まり、従つてダイナミツク
RAM（ランダムアクセスメモリ）のような、下
地に大きな段差を持つデバイスにも好適に実施す
ることができる。
前記実施例では、タングステン(W)とシリコン
（Si）から成るシリサイド（WSi2）層８を用いた
けれども、その他の高融点金属たとえばモリブデ
ン（Mo）、タンタル（Ta）、チタン（Ti）など
を用いてシリサイド（MoSi2、TaSi2、TiSi2）
層を形成するようにしてもよい。
（Si）から成るシリサイド（WSi2）層８を用いた
けれども、その他の高融点金属たとえばモリブデ
ン（Mo）、タンタル（Ta）、チタン（Ti）など
を用いてシリサイド（MoSi2、TaSi2、TiSi2）
層を形成するようにしてもよい。
またCCl4の混合比を約10〜20％としたけれど
も第２図から明らかなようにその混合比を５％〜
25％とするようにしてもよい。
も第２図から明らかなようにその混合比を５％〜
25％とするようにしてもよい。
効 果
以上のように本発明によれば、六フツ化イオウ
と四塩化炭素との混合ガスを用いて、多結晶シリ
コン層とシリサイド層とをエツチングするように
したことによつて、デバイスの信頼性、加工精度
の向上を図ることができる。特に本発明では、六
フツ化イオウに対する四塩化炭素の混合比を５％
〜25％として、多結晶シリコン層とシリサイド層
とのサイドエツチレートがほぼ等しくなるように
したので、エツチング形状を良好とし、回路の選
択性および加工精度の向上を図ることができるよ
うになるという優れた効果が達成される。
と四塩化炭素との混合ガスを用いて、多結晶シリ
コン層とシリサイド層とをエツチングするように
したことによつて、デバイスの信頼性、加工精度
の向上を図ることができる。特に本発明では、六
フツ化イオウに対する四塩化炭素の混合比を５％
〜25％として、多結晶シリコン層とシリサイド層
とのサイドエツチレートがほぼ等しくなるように
したので、エツチング形状を良好とし、回路の選
択性および加工精度の向上を図ることができるよ
うになるという優れた効果が達成される。
第１図は本発明の一実施例の製造工程を説明す
るための断面図、第２図は反応性イオンエツチン
グ法によるSF6に対するCCl4の混合率（％）とサ
イドエツチ・レート（μｍ／min）との関係を示
すグラフ、第３図はサイドエツチ面７ａ，８ａ付
近の拡大断面図である。 １……半導体基板、７……多結晶シリコン層、
７ａ，８ａ……サイドエツチ面、８……シリサイ
ド層。
るための断面図、第２図は反応性イオンエツチン
グ法によるSF6に対するCCl4の混合率（％）とサ
イドエツチ・レート（μｍ／min）との関係を示
すグラフ、第３図はサイドエツチ面７ａ，８ａ付
近の拡大断面図である。 １……半導体基板、７……多結晶シリコン層、
７ａ，８ａ……サイドエツチ面、８……シリサイ
ド層。
Claims (1)
- １ 基材上に絶縁膜を形成し、該絶縁膜上に多結
晶シリコン層を形成し、該多結晶シリコン層上に
シリコンと金属とからなるシリサイド層を形成
し、該シリサイド層上に選択的にレジスト層を形
成し、次に、前記多結晶シリコン層と前記シリサ
イド層とのサイドエツチレートがほぼ等しくなる
ように六フツ化イオウに対する四塩化炭素の混合
比が５％〜25％に設定された四塩化炭素と六フツ
化イオウとの混合ガスを用いて、前記多結晶シリ
コン層と前記シリサイド層とをエツチングするこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3782185A JPS61198627A (ja) | 1985-02-27 | 1985-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3782185A JPS61198627A (ja) | 1985-02-27 | 1985-02-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198627A JPS61198627A (ja) | 1986-09-03 |
| JPH0518456B2 true JPH0518456B2 (ja) | 1993-03-12 |
Family
ID=12508183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3782185A Granted JPS61198627A (ja) | 1985-02-27 | 1985-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198627A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2574868B2 (ja) * | 1988-04-30 | 1997-01-22 | シャープ株式会社 | 積層金属の反応性イオンエッチング方法 |
| KR0176715B1 (ko) * | 1990-07-30 | 1999-04-15 | 오가 노리오 | 드라이에칭방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126929A (en) * | 1980-02-22 | 1981-10-05 | Eaton Corp | Plasma etching method |
| JPS5951531A (ja) * | 1982-09-18 | 1984-03-26 | Ulvac Corp | ドライエツチング方法 |
-
1985
- 1985-02-27 JP JP3782185A patent/JPS61198627A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126929A (en) * | 1980-02-22 | 1981-10-05 | Eaton Corp | Plasma etching method |
| JPS5951531A (ja) * | 1982-09-18 | 1984-03-26 | Ulvac Corp | ドライエツチング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61198627A (ja) | 1986-09-03 |
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